JPS6146066B2 - - Google Patents

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JPS6146066B2
JPS6146066B2 JP55030649A JP3064980A JPS6146066B2 JP S6146066 B2 JPS6146066 B2 JP S6146066B2 JP 55030649 A JP55030649 A JP 55030649A JP 3064980 A JP3064980 A JP 3064980A JP S6146066 B2 JPS6146066 B2 JP S6146066B2
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JP
Japan
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Takeshi Yamamoto
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Mitsubishi Electric Corp
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
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Description

【発明の詳細な説明】 本発明は改良された半導体装置に関するもので
ある。
本発明は本発明と同一の出願人による先願の特
願昭54−155433の出願をさらに改良し、より実用
的な構造に近づけたものである。前記特願昭54−
155433の出願は、第1図に示すようにn形の半導
体基板1の主面にp形の第1領域2を形成し、こ
の第1領域2を囲繞するようにメサ部3を形成
し、さらに前記主面からメサ部3に達するガード
リング領域4を形成した構造にしてダイオード等
の電力用半導体素子の高耐圧化を計ることを目的
としたものである。前記先願に於ては前記半導体
基板1と前記第1領域2とがなす間隔Wsを設計
値どうりに自由に得ることができ、それによつて
空乏層の伸びを制御して高耐圧半導体装置を得る
ことができる。しかしながら、メサ部3の深さが
pn接合深さの約2倍を必要とするため、第1図
の例のようなダイオード、整流素子の場合は大き
な問題にはならないが、第2図のようなn+形カ
ソードエミツタ領域11、p形カソードベース領
域12、n形アノードベース領域13、p形アノ
ードエミツタ領域14、p形カソードベース領域
12を囲繞する第1のメサ部15、p形アノード
エミツタ領域14を囲繞する第2のメサ部16、
第1のメサ部15に接するように設けられた第1
のガードリング領域17、および第2のメサ部1
6に接するように設けられた第2のガードリング
領域18から成るサイリスタではp形カソードベ
ース領域12(p形アノードエミツタ領域14)
と第1のガードリング領域17(第2のガードリ
ング領域18)とは一般に同時に形成され、この
ため前記ガードリング領域17,18が深くな
り、これに応じて前記メサ部15.16も深く形
成しなければならなかつた。ところで一般に前記
n形アノードベース領域13ぁ順方向電流特性等
の観点より薄く形成されこのため前述のようにメ
サ部15,16を深くするとウエハ割れが生じや
すいという問題があつた。さらに前記メサ部1
5,16を深く形成するためこのエツチング時に
マスク洩れによるエツチング穴が発生するという
問題もあつた。
本発明は、上記従来のダイオードまたはサイリ
スタの問題を除去するためになされたものであ
り、第1導電型の半導体基板にこの第1の主面か
らメサ部に達するように第2導電型の第1領域よ
りも浅く形成された第2導電型の第2領域を設
け、工程中での割れ不良が少なく、高耐圧特性を
有する半導体装置を提供するものである。
第3図a〜cは本発明の一実施例のダイオード
を製造するための製造方法を示す工程別断面図で
ある。
以下、本発明の一実施例について第3図により
詳細に説明する。
まず第3図aに示すようにn形シリコン基板1
にボロンを選択的に浅く拡散して第1のp形拡散
層2Aおよびこの第1のn形拡散層2Aと所定距
離を隔ててこれを囲繞する第2のp形拡散層24
Aを形成し、しかる後、第2のp形拡散層24A
の表面を軽くエツチングし、ボロンの高濃度表面
層を取除く。
この場合の拡散深さは5〜10μ、エツチング深
さは2〜3μが適当である。つぎに第3図bに示
すように、第1のp形拡散層2Aをさらに深く拡
散してこの拡散層の深さを約60μまで到達させ、
第1領域2を形成する。この時第2のp形拡散層
24Aは30〜40μの深さまで拡散されガードリン
グ領域24も形成される。ここで第1領域2とガ
ードリング領域24との間には明らかな拡散深さ
の差が生じる。つぎに第3図cに示すようにガー
ドリング領域24の部分をエツチングしてメサ部
3を形成する。このようにガードリング領域24
を浅くすればメサ部3の深さを、約70〜80μの深
さにするだけで、所望の高耐圧のダイオードを得
ることができる。
上記実施例ではn形シリコン基板1の比抵抗が
約80Ωcm、Wsが約50μ第1領域2の深さ60μの
場合、第1図に示す従来のものでは1600〜1800V
の耐圧を得るためには110〜130μのメサ部3の深
さが必要であるのに対して、本発明の一実施例の
場合は、メサ部3の深さが70〜80μの深さでほぼ
同等の耐圧を得ることができる。
上述のように、メサ部に設けられるガードリン
グ領域24の深さを第1領域2より浅くすること
によりメサ部の深さを浅くしても高耐圧を得るこ
とが可能になり、メサ部3を深くすることによる
ウエハ割れ等の問題点を少なくすることができ
る。
本発明は上記一実施例に示されたような製造方
法で作られたものに限定されるものではなく、例
えば、第2のp形拡散層24Aにn形不純物をイ
オン注入法で注入して、この層の不純物濃度を低
減することにより、ガードリング領域24の拡散
深さを第1領域2よりも浅くすることができる。
また別の方法として、まず、浅く、第1p形拡散
層2Aおよび第2のp形拡散層24Aを拡散し、
つぎに、第1のp形拡散層2Aのみにこの層の露
出表面により少し小さい開口部を有するマスクに
より、さらにp形の不純物を拡散して、ガードリ
ング領域24の拡散深さを第1領域2よりも浅く
することができる。なお上記マスクの開口部を前
記第1のp形拡散2Aの表面よりも少し小さくす
るのは、上記マスクの位置ずれが少々あつても前
記Wsが変らないようにするためである。
第4図は上記と同様の製造方法により作られた
本発明の他の実施例のサイリスタを放熱板に取付
けた状態を示す断面図である。
図に於て第2図の同一符号はこれと相当する部
分であり、第2図のサイリスタと異なる部分のみ
を説明する。すなわち27は第1のメサ部15に
設けられた第1のガードリング領域、28は第2
のメサ部16に設けられた第2のガードリング領
域、29は第1のメサ部15からp形カソードベ
ース領域12とn形カソードエミツタ領域11と
が成すPN接合の露出面に至る表面に形成された
第1のパツシベーシヨン絶縁膜、30は第2のメ
サ部16からp形アノードエミツタ領域14とn
形アノードベース領域13とが成すPN接合の露
出面に至る表面に形成された第2のパツシベーシ
ヨン絶縁膜、31はn形カソードエミツタ領域1
1の表面に設けられた第1のメタライズ電極、3
2はp形カソードベース領域12の表面に設けら
れた第2のメタライズ電極、33はp形アノード
エミツタ領域14の表面に設けられた第3のメタ
ライズ電極、34はこのサイリスタが取付られる
放熱板であり、この一部に前記サイリスタが載置
される台部34aを有する。35は前記サイリス
タを放熱板34に載置するために台部34aとp
形アノードエミツタ領域14とを結合するろう材
である。
前記サイリスタを放熱板34に取付ける場合は
第4図に示すように、p形アノードエミツタ領域
14とn形アノードベース領域13とが成すPN
接合露出面を第2のパツシベーシヨン絶縁膜30
で被覆したり、また放熱板34に台部34aを設
ける等前記サイリスタのn形アノードベース領域
13と放熱板34との間の放電を防止する工夫が
必要である。
上記説明のように本発明は第1導電型の半導体
基板にこの第1の主面からメサ部に達するように
第2導電型の第1領域よりも浅く第2導電型の第
2領域を設けたので高耐圧半導体装置の工程中の
不良率を低減することができるという優れた効果
を有する。
【図面の簡単な説明】
第1図は従来のダイオードを示す断面図、第2
図は従来のサイリスタを示す断面図、第3図は本
発明の一実施例のダイオードの製造方法を示す工
程別断面図、第4図は本発明の他の実施例のサイ
リスタを放熱板に取付た状態を示す断面図であ
る。 図中、同一符号は同一または相当部分を示す。
1はシリコン基板、2は第1領域、3はメサ部、
24はガードリング領域である。

Claims (1)

    【特許請求の範囲】
  1. 1 第1導電型の半導体基板と、この半導体基板
    の第1の主面に設けられた第2導電型の第1領域
    と、前記半導体基板に前記第1領域から離隔し、
    これを囲繞すると共に前記第1の主面からこの主
    面と反対側に位置する第2の主面の方向に拡がる
    ように設けられたメサ部と、前記半導体基板に前
    記第1領域から離隔しこれを囲繞すると共に前記
    第1の主面から前記メサ部に達するように前記第
    1領域よりも浅く形成された第2導電型の第2領
    域とを備えた半導体装置。
JP3064980A 1980-03-10 1980-03-10 Semiconductor device Granted JPS56126968A (en)

Priority Applications (3)

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JP3064980A JPS56126968A (en) 1980-03-10 1980-03-10 Semiconductor device
US06/228,637 US4450469A (en) 1980-03-10 1981-01-26 Mesa type semiconductor device with guard ring
CA000371372A CA1148270A (en) 1980-03-10 1981-02-20 Mesa type semiconductor device with guard ring

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JP3064980A JPS56126968A (en) 1980-03-10 1980-03-10 Semiconductor device

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JPS56126968A JPS56126968A (en) 1981-10-05
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CA1148270A (en) 1983-06-14

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