JP2005167149A - ショットキバリアを有する半導体装置 - Google Patents
ショットキバリアを有する半導体装置 Download PDFInfo
- Publication number
- JP2005167149A JP2005167149A JP2003407651A JP2003407651A JP2005167149A JP 2005167149 A JP2005167149 A JP 2005167149A JP 2003407651 A JP2003407651 A JP 2003407651A JP 2003407651 A JP2003407651 A JP 2003407651A JP 2005167149 A JP2005167149 A JP 2005167149A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- type semiconductor
- semiconductor
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 368
- 230000004888 barrier function Effects 0.000 title claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 51
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000011084 recovery Methods 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 25
- 230000005684 electric field Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】 N型半導体領域14とカソード側N+型半導体領域15とを有する半導体基板10を用意する。基板10におけるショットキバリア電極として機能する第1の電極11の形成予定領域に、複数の内側P型半導体領域16を形成し、これ等を囲む部分にガードリングとして機能する外側P型半導体領域17a、17b、17cを形成する。複数の内側P型半導体領域16の相互間にアノード側N+型半導体領域18を配置する。第1の電極11を内側P型半導体領域16にオーミック接触させ、アノード側N+型半導体領域18にショットキバリア接触させる。内側P型半導体領域16の内部全体に空乏層が広がるように、内側P型半導体領域16及びN+型半導体領域18の不純物濃度及び寸法を設定する。
【選択図】 図2
Description
このため、図1に示すように、絶縁膜4とアノード電極5との境界を含むようにガードリング領域3を形成し、ショットキバリアの周辺耐圧の向上、逆方向電流の抑制を図っている。
しかし、このようなガードリング領域3を形成したショットキバリアダイオードでは、ガードリング領域3から延びる空乏層がN+型半導体領域1に到達することで耐圧が決定される。即ち、空乏層の広がりがN+型半導体領域1で制限され、耐圧向上も制限される。このため、高耐圧化を図るためには、N型半導体領域2の比抵抗を高くし、且つN型半導体領域2の厚みを大きくする必要がある。
ところで、高耐圧化を図るためにN型半導体領域2の比抵抗を高くし、またN型半導体領域2の厚みを大きくすると、ショットキバリアダイオードの利点である高周波特性(スイッチング特性)と順方向特性が著しく損なわれる。
前記基板は、
該基板の一方の主面に露出する部分を有するように配置された第1導電型の第1の半導体領域と、
前記第1の半導体領域と前記基板の他方の主面との間に配置され且つ前記第1の半導体領域よりも高い不純物濃度を有している第1導電型の第2の半導体領域と、
断面形状において、前記基板の一方の主面から前記第1の半導体領域の中に延びており且つ所定の相互間隔を有している複数の領域又は複数の部分から成る第2導電型の第3の半導体領域と、
平面的に見て前記第3の半導体領域の外側を前記第1の半導体領域を介して連続的又は断続的に囲むように配置され且つ前記基板の一方の主面から前記第1の半導体領域の中に延びている第2導電型の第4の半導体領域と
を有し、
前記第1の電極は、前記基板の一方の主面上に配置されて前記第1の半導体領域にショットキ接触し且つ前記第3の半導体領域にオーミック接触し、
前記第2の電極は、前記第2の半導体領域に電気的に接続され、
前記第3の半導体領域の不純物濃度及び幅は、前記第1及び第2の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記第3の半導体領域の内部の全体に空乏層が広がるように決定され、
前記複数の第3の半導体領域の相互間又は前記第3の半導体領域の複数の部分の相互間の幅は、前記第1及び第2の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されていることを特徴とするショットキバリアを有する半導体装置に係わるものである。
また、請求項3に示すように、前記第4の半導体領域は、前記第3の半導体領域から前記基板の外側に向かって順に配置された複数の外側半導体領域を有し、前記複数の外側半導体領域は前記基板の一方の主面から前記第1の半導体領域の中に延びていることが望ましい。
また、請求項4に示すように、前記複数の外側半導体領域の相互間隔は前記複数の第3の半導体領域の相互間隔又は前記第3の半導体領域複数の複数の部分の相互間隔よりも小さく且つ前記複数の外側半導体領域の相互間隔には前記第5の半導体領域が形成されていないことが望ましい。
また、請求項5に示すように、前記第4の半導体領域が1つのときは、前記第1の電極に前記第4の半導体領域を接触させないことが望ましい。
また、請求項6に示すように、前記第1の電極は、前記第4の半導体領域としての前記複数の外側半導体領域の内の内周側に配置された外側半導体領域に接触し、外周側に配置された外側半導体領域に接触していないことが望ましい。
また、請求項7に示すように、前記第5の半導体領域は前記第3の半導体領域の深さと同一又はこれよりも浅く形成されていることが望ましい。
また、請求項8に示すように、前記第3及び第5の半導体領域の深さは、前記第1の半導体領域の厚みの1/6以上であること望ましい。
また、請求項2の発明によれば、第3の半導体領域の相互間の第5の半導体領域に、逆方向電圧印加時に空乏層が良好に広がり、空乏層の平坦性が更に改善され、高耐圧化が更に向上する。また、順方向電圧印加時のショットキバリア即ちショットキ障壁を通って流れる多数キャリアの通路となる第5の半導体領域は第1の半導体領域よりも不純物濃度が高く且つ抵抗率が低いので、多数キャリアの通路の順方向電圧降下が小さくなる。
また、請求項4の発明によれば、前記第4の半導体領域は、前記第3の半導体領域から前記基板の外側に向かって順に配置された複数の外側半導体領域を有し、前記複数の外側半導体領域の相互間隔は前記複数の第3の半導体領域の相互間隔又は前記第3の半導体領域複数の複数の部分の相互間隔よりも小さく且つ前記複数の外側半導体領域の相互間隔には前記第5の半導体領域が形成されていないので、過渡的にパルス状の逆方向電圧が印加された場合でも、連続して一体化した空乏層を確実に得ることができ、この領域での電界集中を安定して緩和できる。このため、サージ耐量が向上する。また、第3の半導体領域の相互間隔が相対的に大きくなっているため、ショットキ接触の面積が比較的大きく取れ、順方向性を犠牲にすることなく、耐圧を向上できる。
また、請求項5の発明によれば、第4の半導体領域が第1の電極に接続されていないので、逆方向電圧印加時における第4の半導体領域と第1の半導体領域との間のPN接合及びこの近傍での電界強度の変化が図1の従来構造の場合よりも緩やかになり、耐圧特性が良くなる。
半導体基板10は、第1の半導体領域としてのN型半導体領域14と、第2の半導体領域としてのカソード側N++型半導体領域15と、第3の半導体領域としての内側P型半導体領域16と、第4の半導体領域又はガードリング領域としての第1、第2及び第3の外側P型半導体領域17a,17b、17cと、第5の半導体領域としてのアノード側N+型半導体領域18とから成り、例えば270〜290μmの厚さH3を有する。
また、図2では、N型半導体領域14の基板10の一方の主面19からの厚みH2が比較的薄い16μmに決定されている。これは、図2のダイオードでは図1の従来のダイオードのようにガードリング領域3から延びる空乏層がN+型半導体領域1に到達することによって耐圧が決定される構造でないためである。
第1、第2及び第3の外側P型半導体領域17a、17b、17cの相互間隔幅W2は0.1〜5μmであり、これらの幅は5〜6μmであり、これらのピッチは、内側P型半導体領域16のピッチよりも狭く、例えば5〜10μmである。
内側及び外側P型半導体領域16、17a、17b、17cを同時に形成する時には、周知のフォトリソグラフィ技術によって形成したシリコン酸化膜等から成る拡散マスクを使用し、N型半導体領域14即ち基板10の一方の主面19からP型不純物を選択的にイオン注入し、これを熱拡散(ドライブン)する。内側及び外側P型半導体領域16、17a、17b、17cのP型不純物濃度はN型半導体領域14のN型不純物濃度よりも高く、1×1016cm-3 〜1×1017cm-3であることが望ましく、この実施例では5×1016cm-3である。
図2においてアノード側N+型半導体領域18の基板10の一方の主面19からの深さは、2.9μmであって、P型半導体領域16の深さよりも若干浅い。アノード側N+型半導体領域18の好ましい深さはH2の1/6〜1/2、より好ましい深さはH2の1/5〜1/3である。また、アノード側N+型半導体領域18の幅はP型半導体領域16の相互間隔W1 と同一の2.94μmである。
なお、アノード側N+型半導体領域18の幅をP型半導体領域16の相互間隔W1 よりも少し狭くすることができる。この場合には、P型半導体領域16の相互間にN+型半導体領域18とN型半導体領域14との両方が配置される。
なお、図2では第1の電極11の外周端が第2の外側P型半導体領域17bの上に配置されているが、絶縁膜13の上にフィールドプレートとして延在させることができる。
(1) ガードリング領域及びFLRとして機能する第1、第2及び第3の外側P型半導体領域17a、17b、17cのみでなく、第1の電極11に接続された複数の内側P型半導体領域16を設けたので、基板10の中央部分で平坦性が良く、基板10の周辺部でなだらかに徐々に狭くなる空乏層を得ることができ、安定的に高耐圧化を達成することができる。
即ち、図1の従来のショットキバリアダイオードでは、P+型ガードリング領域3から延びる空乏層とショットキ接合から延びる空乏層との連続性が悪く、P型ガードリング領域3から延びる空乏層に逆方向電圧が集中的に加わり、この領域でピンポイント的にブレークダウンを発生することがあった。このため、ショットキバリアダイオードの高耐圧化が困難であり且つ量産時における耐圧のバラツキが大きくなった。これに対して、本発明に従う図2のショットキバリアダイオードでは、逆方向電圧印加時に、点線21で示す空乏層を局所的電界集中を防ぐことができる理想又はこれに近い状態に形成することができ、高耐圧化が達成され且つ量産時における耐圧のバラツキが少なくなる。なお、基板10の外周側でのブレークダウンの防止は、第3の外側P型半導体領域17cを第1の電極11に接続しないことによって達成されている。即ち、内側P型半導体領域16とN型半導体領域14との間のPN接合には第1及び第2の電極11、12間の電圧が直接に印加され、空乏層が比較的大きく広がるが、第3の外側P型半導体領域17cには第1及び第2の電極11、12間の電圧が分割して印加されるために第3の外側P型半導体領域17cとN型半導体領域14との間のPN接合からの空乏層の広がりは内側P+型半導体領域16からの空乏層の広がりよりも小さくなり、基板10の周辺に向って徐々に狭くなる空乏層を得ることができ、耐圧特性が良くなる。
(2) 耐圧が図1の従来と同一で良い場合には、N型半導体領域14の厚さを図1よりも薄く(例えば1/4)して順方向耐圧降下を小さくすることができる。
(3) 内側P型半導体領域16を設けて耐圧向上を図っているにも拘らず、内側P型半導体領域16の相互間にN型半導体領域14よりも抵抗率の低いN+型半導体領域18が配置されているので順方向電圧降下を小さくすることができる。
(4) ダイオードのスイッチング特性が比較的良好になる。即ち、図2のダイオードでは、電界緩和を良好に達成する空乏層を形成するPN接合を得るための内側P型半導体領域16の間に、N型半導体領域14よりも相対的に不純物濃度の高いN+型半導体領域18が形成されている。このため、図1の従来のガードリング領域3を備えたショットキバリアダイオードに比較してP型半導体領域16、17a、17b、17cの面積は増大しているが、内側P型半導体領域16の大部分は比較的不純物濃度の高いN+型半導体領域18に接触しているので、内側P型半導体領域16からの少数キャリアの注入量が抑制され且つ伝導度変調が抑制される。この結果、順方向電圧印加の終了時即ち逆方向電圧印加の開始時におけるN+型半導体領域18における少数キャリアの蓄積量が少なくなり、アノード側N+型半導体領域18を設けない場合に比べて逆回復時間が短くなり、スイッチング速度が速くなる。
(5) N型半導体領域14の不純物濃度が従来のJBS構造のそれよりも低く決定され且つこの厚みW2も16μmと小さいので、内側P型半導体領域16からN型半導体領域14への少数キャリアの注入が従来のJBS構造の場合よりも少なくなり、逆回復時間が短くなり、スイッチング速度が速くなる。また、順方向電圧降下も従来のJBS構造のものよりも小さくなる。
(6)基板10の第1の電極11の周辺における絶縁膜13の下に空乏層が形成されるので、逆方向電圧印加時の漏れ電流を小さくすることができる。
(7)内側P型半導体領域16の不純物濃度及び幅は、第1及び第2の電極11、12間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に内側P型半導体領域16の内部の全体に空乏層が広がるように決定され、且つ複数の内側P型半導体領域16の相互間の幅は、第1及び第2の電極11、12間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されているので、内側P型半導体領域16を空乏層の広がり部分として利用できる。このため、所望の厚さの空乏層21を得る時に、内側P型半導体領域16からN++型半導体領域15側に延ばす空乏層を抑えることができ、耐圧が従来と同一でよい場合には、N型半導体領域14の厚さを薄くすること又はN型半導体領域14の不純物濃度を高くすることが可能になる。これにより、N型半導体領域14における順方向電圧の降下を小さくすることができる。また、空乏層21の平坦性が改善され、高耐圧化が可能になる。なお、もし、内側P型半導体領域16の内部の全体に空乏層が広がらず且つ複数の内側P型半導体領域16の相互間の全部に空乏層が広がらない場合は、空乏層21の平坦性が悪くなり、耐圧改善の程度が悪くなる。
(8)複数の外側P型半導体領域17a,17b,17cの相互間隔は複数の内側P型半導体領域16の相互間隔よりも小さく且つ複数の外側P型半導体領域17a,17b,17cの相互間隔にはN+型半導体領域18が形成されていないので、過渡的にパルス状の逆方向電圧が印加された場合でも、連続して一体化した空乏層21を確実に得ることができ、この領域での電界集中を安定して緩和できる。このため、サージ耐量が向上する。また、内側P型半導体領域16の相互間隔が相対的に大きくなっているため、ショットキ接触の面積が比較的大きく取れ、順方向性を犠牲にすることなく、耐圧を向上できる。なお、複数の外側P型半導体領域17a,17b,17cの相互間隔を複数の内側P型半導体領域16の相互間隔と同一にすると、連続して一体化した空乏層21を確実に得ることが困難になる。
(9)第3の外側P型半導体領域17cの内部の全体には空乏層が広がらないが、周知のFLRの機能を有するので、第3の外側P型半導体領域17cは耐圧向上に寄与する。
また、図4では第1の電極11がバリア金属から成る第1の層11aとAlからなり第2の層11bで示されている。
(1) 図8に示すように、内側P型半導体領域16及びアノード側N+型半導体領域18を環状に形成することができる。この場合にも、複数のP型半導体領域16の相互間隔を空乏層で埋まるように設定する。これにより、実施例1〜4と同一の効果が得られる。
(2)図3、図6及び図7の内側P型半導体領域16を図9に示すように櫛歯状に形成し、所定の相互間隔を有して並置された複数の部分を有するパターンとすることができる。また、内側P型半導体領域16を格子状又は網目状又は複数の帯状体に形成することができる。内側P型半導体領域16が櫛歯状又は格子状又は網目状又は複数の帯状体の場合も、これ等の複数の部分の相互間にアノード側N+型半導体領域18を配置することが望ましい。
(3) カソード側N+型半導体領域15の延長部を基板10の一方の主面19に導出し、ここに第2の電極12を接続することができる。
(4) P型半導体領域16、17、17'、17a、17b、17cの深さ及びN+型半導体領域18の深さを任意に変えることができる。しかし、半導体基板10の一方の主面19に形成されるP型半導体領域16、17、17'、17a、17b、17cとN+型半導体領域18の深さは、半導体基板10の一方の主面側に電界集中を良好に緩和できる空乏層を形成するために、N型半導体領域14の厚みの1/6以上、好ましくは1/5以上に設定するのが望ましい。一方、P型半導体領域16、17、17'、17a、17b、17cとN+型半導体領域18があまり深すぎると、空乏層がポイント的にカソード側N+型半導体領域15に到達し、高耐圧化が安定して得られない。従って、N型半導体領域14の厚みの1/2以下、好ましく1/3以下に設定するのが望ましい。
(5) 各領域の不純物濃度を任意に変えることができる。しかし、所定の逆方向電圧が印加された時に、図2で点線21で示すような連続した空乏層を得るために、P型半導体領域16、17、17'、17a、17b、17c及びアノード側N+型半導体領域18の不純物濃度は、好ましくは、N型半導体領域14の不純物濃度の5〜100倍に設定する。
11、12 第1及び第2の電極
14 N型半導体領域
15 カソード側N+型半導体領域
16 内側P型半導体領域
17、17'、17a、17b、17c 外側P型半導体領域
18 アノード側N+型半導体領域
Claims (8)
- 半導体基板と第1及び第2の電極とを備え、
前記基板は、
該基板の一方の主面に露出する部分を有するように配置された第1導電型の第1の半導体領域と、
前記第1の半導体領域と前記基板の他方の主面との間に配置され且つ前記第1の半導体領域よりも高い不純物濃度を有している第1導電型の第2の半導体領域と、
断面形状において、前記基板の一方の主面から前記第1の半導体領域の中に延びており且つ所定の相互間隔を有している複数の領域又は複数の部分から成る第2導電型の第3の半導体領域と、
平面的に見て前記第3の半導体領域の外側を前記第1の半導体領域を介して連続的又は断続的に囲むように配置され且つ前記基板の一方の主面から前記第1の半導体領域の中に延びている第2導電型の第4の半導体領域と
を有し、
前記第1の電極は、前記基板の一方の主面上に配置されて前記第1の半導体領域にショットキ接触し且つ前記第3の半導体領域にオーミック接触し、
前記第2の電極は、前記第2の半導体領域に電気的に接続され、
前記第3の半導体領域の不純物濃度及び幅は、前記第1及び第2の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記第3の半導体領域の内部の全体に空乏層が広がるように決定され、
前記複数の第3の半導体領域の相互間又は前記第3の半導体領域の複数の部分の相互間の幅は、前記第1及び第2の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されていることを特徴とするショットキバリアを有する半導体装置。 - 前記基板は、更に, 前記複数の第3の半導体領域の相互間又は前記第3の半導体領域の前記複数の部分の相互間の少なくとも一部を埋めるように配置され且つ前記第1の半導体領域よりも高い不純物濃度を有している第1導電型の第5の半導体領域を有することを特徴とする請求項1記載の半導体装置。
- 前記第4の半導体領域は、前記第3の半導体領域から前記基板の外側に向かって順に配置された複数の外側半導体領域を有し、前記複数の外側半導体領域は前記基板の一方の主面から前記第1の半導体領域の中に延びていることを特徴とする請求項1又は2記載の半導体装置。
- 前記複数の外側半導体領域の相互間隔は前記複数の第3の半導体領域の相互間隔又は前記第3の半導体領域複数の複数の部分の相互間隔よりも小さく、且つ前記複数の外側半導体領域の相互間隔には前記第5の半導体領域が形成されていないことを特徴とする請求項3記載の半導体装置。
- 前記第1の電極は、前記第4の半導体領域に接触していないことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 前記第1の電極は、前記第4の半導体領域としての前記複数の外側半導体領域の内の内周側に配置された外側半導体領域に接触し、外周側に配置された外側半導体領域に接触していないことを特徴とする請求項3又は4記載の半導体装置。
- 前記第5の半導体領域は前記第3の半導体領域の深さと同一又はこれよりも浅く形成されていることを特徴とする請求項2記載の半導体装置。
- 前記第3及び第5の半導体領域の深さは、前記第1の半導体領域の厚みの1/6以上であることを特徴とする請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003407651A JP4623259B2 (ja) | 2003-12-05 | 2003-12-05 | ショットキバリアを有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003407651A JP4623259B2 (ja) | 2003-12-05 | 2003-12-05 | ショットキバリアを有する半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005167149A true JP2005167149A (ja) | 2005-06-23 |
JP4623259B2 JP4623259B2 (ja) | 2011-02-02 |
Family
ID=34729629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003407651A Expired - Fee Related JP4623259B2 (ja) | 2003-12-05 | 2003-12-05 | ショットキバリアを有する半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4623259B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006112291A1 (ja) * | 2005-04-14 | 2006-10-26 | Rohm Co., Ltd. | 半導体装置 |
JP2007042997A (ja) * | 2005-08-05 | 2007-02-15 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
KR100763848B1 (ko) | 2006-07-05 | 2007-10-05 | 삼성전자주식회사 | 쇼트키 다이오드 및 그 제조 방법 |
JP2007305609A (ja) * | 2006-04-10 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2009059764A (ja) * | 2007-08-30 | 2009-03-19 | Panasonic Corp | ショットキーバリアダイオードおよびその製造方法 |
JP2011222681A (ja) * | 2010-04-08 | 2011-11-04 | Hitachi Ltd | 半導体装置 |
JP2012174895A (ja) * | 2011-02-22 | 2012-09-10 | Shindengen Electric Mfg Co Ltd | 高耐圧半導体装置 |
JP2013065898A (ja) * | 2005-12-27 | 2013-04-11 | Power Integrations Inc | 高速回復整流器構造体の装置および方法 |
CN104465794A (zh) * | 2013-09-24 | 2015-03-25 | 三垦电气株式会社 | 半导体装置 |
WO2022065002A1 (ja) * | 2020-09-24 | 2022-03-31 | ローム株式会社 | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6074582A (ja) * | 1983-08-08 | 1985-04-26 | ゼネラル・エレクトリツク・カンパニイ | ピンチ整流器 |
JPH0324767A (ja) * | 1989-06-22 | 1991-02-01 | Toyota Autom Loom Works Ltd | 半導体整流装置 |
JPH07254718A (ja) * | 1992-12-24 | 1995-10-03 | Nippon Inter Electronics Corp | 半導体装置 |
JP2003051601A (ja) * | 2001-08-03 | 2003-02-21 | Fuji Electric Co Ltd | 半導体装置 |
JP2003243671A (ja) * | 2002-02-20 | 2003-08-29 | Shindengen Electric Mfg Co Ltd | ダイオード素子 |
-
2003
- 2003-12-05 JP JP2003407651A patent/JP4623259B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6074582A (ja) * | 1983-08-08 | 1985-04-26 | ゼネラル・エレクトリツク・カンパニイ | ピンチ整流器 |
JPH0324767A (ja) * | 1989-06-22 | 1991-02-01 | Toyota Autom Loom Works Ltd | 半導体整流装置 |
JPH07254718A (ja) * | 1992-12-24 | 1995-10-03 | Nippon Inter Electronics Corp | 半導体装置 |
JP2003051601A (ja) * | 2001-08-03 | 2003-02-21 | Fuji Electric Co Ltd | 半導体装置 |
JP2003243671A (ja) * | 2002-02-20 | 2003-08-29 | Shindengen Electric Mfg Co Ltd | ダイオード素子 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006112291A1 (ja) * | 2005-04-14 | 2006-10-26 | Rohm Co., Ltd. | 半導体装置 |
JP2006295062A (ja) * | 2005-04-14 | 2006-10-26 | Rohm Co Ltd | 半導体装置 |
US7535075B2 (en) | 2005-04-14 | 2009-05-19 | Rohm Co., Ltd. | Semiconductor device |
JP2007042997A (ja) * | 2005-08-05 | 2007-02-15 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
JP2013065898A (ja) * | 2005-12-27 | 2013-04-11 | Power Integrations Inc | 高速回復整流器構造体の装置および方法 |
JP2007305609A (ja) * | 2006-04-10 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 半導体装置 |
KR100763848B1 (ko) | 2006-07-05 | 2007-10-05 | 삼성전자주식회사 | 쇼트키 다이오드 및 그 제조 방법 |
JP2009059764A (ja) * | 2007-08-30 | 2009-03-19 | Panasonic Corp | ショットキーバリアダイオードおよびその製造方法 |
JP2011222681A (ja) * | 2010-04-08 | 2011-11-04 | Hitachi Ltd | 半導体装置 |
JP2012174895A (ja) * | 2011-02-22 | 2012-09-10 | Shindengen Electric Mfg Co Ltd | 高耐圧半導体装置 |
CN104465794A (zh) * | 2013-09-24 | 2015-03-25 | 三垦电气株式会社 | 半导体装置 |
WO2022065002A1 (ja) * | 2020-09-24 | 2022-03-31 | ローム株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4623259B2 (ja) | 2011-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5474218B2 (ja) | 半導体装置 | |
JP4282972B2 (ja) | 高耐圧ダイオード | |
JP2012023199A (ja) | ショットキバリアダイオード | |
US20040031971A1 (en) | High reverse voltage silicon carbide diode and method of manufacturing the same high reverse voltage silicon carbide diode | |
US20190140084A1 (en) | Semiconductor device | |
JP2016178182A (ja) | 半導体装置およびその製造方法 | |
JP6454443B2 (ja) | フラットゲート転流型サイリスタ | |
JP4623259B2 (ja) | ショットキバリアを有する半導体装置 | |
JP4867131B2 (ja) | 半導体装置およびその製造方法 | |
JP6484304B2 (ja) | ショットキバリアダイオード | |
JP2019216223A (ja) | 半導体装置 | |
US10056501B2 (en) | Power diode with improved reverse-recovery immunity | |
KR101490937B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
JP2004039655A (ja) | 半導体装置 | |
JP3987957B2 (ja) | 半導体素子及びその製造方法 | |
JP6217708B2 (ja) | 半導体装置とその製造方法 | |
KR101438620B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
JP2019021788A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006049455A (ja) | トレンチ型絶縁ゲート半導体装置 | |
JP2008251925A (ja) | ダイオード | |
JP3914852B2 (ja) | ダイオード素子とトランジスタ素子 | |
JP7388027B2 (ja) | 炭化珪素半導体装置 | |
JP3489567B2 (ja) | 半導体素子 | |
JP2017054928A (ja) | 半導体装置 | |
JP3482959B2 (ja) | 半導体素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061025 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100630 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100825 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101006 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101019 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |