JPS6344763A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に、ショット
キ・バリア・ダイオード（以下、ＳＢＤと称する）部を
具備する半導体装置の製造方法に関する。

従来１例えばアイソプレーナ構造の半導体装置において
、その電極材料として、シリコン上の自然酸化膜の影響
を防ぎ、かつ耐熱性のあるＰｔＳｉ合金化層を半導体基
板主面に形成し、該ＰｔＳｉ合ソ 金層上を覆ってＴｉＷのバ＊アメタルを介してｋ１３　
Ｓ　ｉｆｔ積層して引出し電極を形成している。

しかしながら１本願発明者は、かかる構造を形成するだ
めのプロセスについて検討した結果、この公知の構造は
プロセスによって次のような欠陥を有していることが判
明した。

上記ＰｔＳｉ層はシリコンとの間の電位障壁の高さく以
下、φ３で表わす）が０．８５ｅＶと比較的高いのに比
べ、シリコンとバリアメタｙとの間のφ３が０．５５ｅ
Ｖと低くなっているため、ＰｔＳｉ層・の周囲に７リコ
ンと接するバリアメタル層を形成するようなプロセスを
考えると次のような問題があることが判明した。すなわ
ち、動作時においてφ８の低い周囲のバリアメタル−シ
リコンの界面を通して電流が流れ易くなり、所謂、寄生
ＳＢＤが生じて上記ＰｔＳｉによる本来のＳＢＤと並列
に入ってしまい、素子特性に悪影響を与えるという欠点
がある。しかも、上記周囲では特に分離酸化膜−シリコ
ンの界面が汚染され易くなっているので、そこで電流が
流れ易いということは汚染の影響を直接受けることを意
味している。これに加え、バリアメタルの例えばＷとシ
リコンとが低温固相反応を生じるため、その界面では耐
熱性が不良となる。このように、ＳＢＤの特性を決める
上でコンタクト用のＰｔＳｉ層の周辺部の状、態が太き
（影響を及ぼし、熱処理時にＳＢＤの特性変動又はばら
つきに大きな原因となる。従って、ＰｔＳｉ層の周囲の
シリコンＮ（Ｎ−型エピタキシャル層）にＰ＋型半導体
領域をガードリングとして形成し、コンタクト部周辺部
のｉｔＩ＆分を取除く必要があるが、この場合には次の
如き問題点を回避し得ないことが分っている。

すなわち、ＳＢＤの面積がガードリングの分だげ大きく
なるから、集積度を高める上で制約がある。例えば、Ｌ
ＳＩ用として１テクブに８０００個分のＳＢＤを組込む
というように、最大限の集積密度にすることが要求され
る場合、個々のＳＢＤにガードリングを入れること自体
が高集積化の際に大きなネックとなる。逆に言えば、Ｓ
ＢＤの寸法を小さくしたときにはガードリングを入れる
余裕がなくなるが、これでは上記した如き理由によって
コンタクト周辺の電流分に基く特性変動、耐熱不良等が
生じてしまう。また、ガードリングを設げたときの別の
問題として、エピタキシャル層との間にＰＮ接合が形成
されることから寄生接合容量が大きくなり、ＳＢＤの動
作速度を低下させることになる。

従って１本発明の目的は、上記のガードリングの如き付
加領域を省略した上に、特性変動がなく耐熱性も良好で
微小パターン化を可能にするショットキ・バリア構造を
含む半導体装置の製造方法を提供することにある。

このような目的を達成するために、本発明の半導体装置
の製造方法によれは、半導体基板の主面に開口部を有す
る絶縁物層を形成する工程と、前記開口部内に露出てる
半導体基板の主面および前記絶縁物層を覆って第１の金
属材料からなる第１の層を形成し、前記開口部内の前記
半導体基板主面において前記第１の金属材料と前記半導
体基板との第１の合金化反応層を形成する工程と、前記
開口部内に該開口部と自己整合的に前記第１の合金化反
応層を残すように前記第１の層をエツチング処理する工
程と、前記第１の合金化反応層と前記絶縁つ層との間に
前記エツチング処理工程において形成された間隙部に露
出した前記半導体基板の主面、ならびに前記絶縁物層を
覆って第２の金属材料からなる第２の層を形成し、前記
第１の金属材料と前記第２の金属材料との第２の合金化
反応層を形成するとともに、前記間隙部における前記半
導体基板主面に第２の金属材料を接続する工程とを具備
し、前記第１および第２の金属材料の合金化反応層と前
記半導体基板との電位障壁が前記第２の金属材料と前記
半導体基板との間の電位障壁よりも低（なるように前記
第１および前記第２の金属材料が規定されてなることを
％徴とする。

以下１本発明の実施例を図面について詳細に説明する。

第１図〜第３図は、本発明の製造方法によって形成され
たＳＢＤの半導体装置を示すものである。

このＳＢＤは、第１図及び第２図に示すように、アイソ
プレーナ形式により分離酸化膜１で分離されたＮ−型エ
ビタキシャ／Ｌ／層２の表面に、ＰｔＭ。

層３とＳｉ含有Ａ２層（Ｓｉ２％）４とからなる電極５
，６を具備している。Ｐｔ、す１層３は後述する合金化
反応によって選択的に形成されたものであって、電極面
積の大部分を占めている。また、ＡＪ層４は、後述する
工程で周辺域に生じたシリコンの露出面（ＩＩＱ１００
０λ以下）１０に接しているが、ＰｔＡ右層３に連←し
ていて配線として機能するものである。ここで注目すべ
きことは、シリコン（エピタキシャル層）との間の電位
障壁の高さφ８が、ＰｔＡｎ、層３では０．７５ｅＶで
あり１Ｍ層４では０．８５ｅＶである。しかも−Ｐ　ｔ
　ＡＡ　を層３は電極の大部分を構成し、ＡＪ層４はシ
リコンと極めて微小面積でしか接していない。なお、図
中、７はエピタキシャル層２に拡散法で形成されたカソ
ード取出し用のＮ＋＋半導体領域、８はＰ型シリコン基
板、９はＮ＋＋埋込み層である。

上記の如くに構成されたＳＢＤによれば、電極（特に５
）のＰｔＡ右層３の示すφ３が人沼層４のそれよりも充
分に低いために、動作時においてＰｔＭｔ層３を通して
電流が流れ易く、周辺のＡ２層４−シリコン２の界面で
は電流量を著しく少なくすることができる。この結果、
周辺においては既述した如き寄生ＳＢＤカー生じろこと
がなく、しかもこれに関連して酸化膜１による汚染の影
響を笑質的になく丁ことかできる。また、ＰｔＫ肉層３
は熱的に安定であり、シリコン露出面１０が縮小幅であ
ってそこでのＡ２層４は過剰にＳｉを含んでいてＳｉと
は反応しないため、全体として謝熱性が非常に良好とな
っている。

このように、従来のようにガードリング（Ｐ”型半導体
領域）を素子周辺のエピタキシャル層に形成しなくても
、充分良好な特性ケ得ろことができろような構造として
いるから、ガードリングの省略分だけ素子面積を減らし
て病集積化を図ることができ、またＰＮ接合容量をなく
せることから容量分による信号伝達速度の遅れをなくし
て動作速度を上げることもできる。

上記の５ＢＤｋ実際に試作したところ、Ｐ　ｔ、　Ａｃ
ｔ層３のφｎ　＝Ｑ−７５ｅ　Ｖ−項方向寛圧■２及び
順方向電流工２間の公知の関係式におけるｎ値＝１．０
５が得られた。また、５３０ｒ、５００Ｃ，４７５Ｃで
夫々熱処理して評価した結果、各温度の熱処理によるｊ
誤方向立上り電圧の変動は±５ｍＶ以内テＴｈ’）、ま
た耐熱性も良好であつ１こ。このテストは面積３７μ−
という微小なＳＢＤについて行なつたものであるが、そ
のような微小な素子でも既述した如き周辺の影響を充分
に取除けることが分った。

次に、上記の如きガードリングなしのＳＢＤの構造を得
るための本発明の製造方法を第３図について説明する。

まず第３Ａ図のように、常法に従って、基板８の一主面
にＮ＋＋埋込み層９を介してＮ−型エピタキシャル層２
を成長させ、これをＳｉ、Ｎ、膜１１をマスクとするア
イソ酸化技術で形成したＳｉＯ□層１により各素子領域
に分離する。

次いで第３Ｂ図のように、Ｓｉ、Ｎ、膜１１をエツチン
グで除去した後、下地Ｓｉｎ、膜１２の一部を除去し、
そこからリンを熱拡散させて上述したＮ＋型領領域７形
成する。

次いで第３Ｃ図のよ５　Ｋ　、　Ｓ　ｒ　Ｏｘ膜工２を
エツチングで除去してシリコン面を露出させ、更に公知
の真空蒸着技術によりて全面にＰｔ膜１３を付着せしめ
る。

次いで、例えば４７５Ｃで焼成処理（シンター）する。

この結果、シリコンと接した部分のＰＬ膜１３はシリコ
ンと反応し９、第３Ｄ図のように規則合金としてのＰｔ
Ｓｉ層１４全１４する。ＳｉＯ□膜１上のＰｔ層１３は
未反応のまま残る。この合金化反応時に、エピタキシャ
ル層２側から上方へ拡散したシリコンが酸化され、Ｐｔ
Ｓｉ層１４全１４に薄いＳ　ｉＯｔ　＠　１５が生成す
る。

次いで、未反応Ｐｔ膜１３のみを王水によるエツチング
で除去してＰｔ５ｉｉ１４を残した後、第３Ｅ図のよう
に、フッ酸で軽くエツチングして上記ＳｉＯ，ＩＪ１５
を除去する。コノ際、ＰｔＳｉ層１４全１４においてＳ
ｉｎ、膜１の内周部も部分的に除去する事により外側へ
僅かに後退させ、そこにシリコンの露出面ｌＯを形成す
る。

次いで第３Ｆ図のように、公知の真空蒸着技術でＡ−６
−３ｉ（数％のＳｉを含有させる）を全面に付着せしめ
、これをフォトエツチングでパターニングしてＳｉ含有
Ａ！膜４をＰｔＳｉ層１４上から５ｉＯｚ膜１上にかげ
て配線形状に形成する。

次いで、例えば５３０Ｃで１時間、Ｎ２中でアニールす
ることによって、ＰｔＳｉ層１４とこの上のＡ、６膜４
との間で合金化反応を起こさせ、第３Ｇ図のように元の
ＰｔＳｉ層１４（図中、破線で示す）の位置にｐｔ−Ａ
４規則合金としての安定なＰ　ｔ　ｈｉｌｔ層３を選択
的に生成させる。この場合、元のＰｔＳｉ層１４層外４
以外にあるＡ２膜４は反応せず、しかもＳｉを数％含有
しているために露出面１０のシリコンとも反応せず、そ
のまま配線として残される。

この本発明の製造工程によれば、第３Ｄ図でＰｔＳｉ層
１４を選択的に形成後、ツク酸処理（第３Ｅ図）で５ｉ
ｎ２膜１を部分的に除去し、更に第３Ｆ図及び第３Ｇ図
の工程でＰｔＳｉ層１４の位置にのみＰｔＡｈ層３を選
択的に形成しているので、中央部にφ、の低い金属１４
を、周辺部にφ３の高い金属４を共に自己整合的（セル
ファライン）に精度良く形成できる。このため、マスク
合せ作業が不要であり、ＳＢＤの高集積化を歩留良ぐ達
成することができる。

第４図は、本発明をバイポーラＹランジスタに適用した
完施例な示すものである。

Ｎ型半導体基板２２（又はエビタキシャＡ／層）にはＰ
型ベース領域２５、Ｎ＋型型窩ミッタ領域２６夫々拡散
技術によって形成されている。そして、この拡散時にマ
スクとして用いた表面の５ｉＯｚ膜２１の開口２７にお
いては、上述した同様のＰ　割ｘ層２３と周辺のシリコ
ン露出面２０に接するＳｉ含有Ａ、６層２４とからなる
エミッタ電極２８が設げられている。なお、ベース電極
は図示省略した。

電極２８の形成方法は第３Ｃ図〜第３Ｇ図で述べたと同
様であってよ（、ＰＬ膜被着後のンンター処理でエミッ
タ領域２６上にＰｔＳｉを生成させ、更にこのＰｔＳｉ
層表面の５ｉｎ２膜を除去した（このときＳｉＯ２膜２
１の一部が除去されてシリコン露出面２０が形成される
）後、Ｓｉ２％入りＡノをその上に設げて熱処理し、第
４図のようにＰ　ｔＡＪ３２層２４を選択的に形成する
。

このＮＰＮ）ランジスタにおいてもｐｔＡ４を層２４を
主体とする電極２８によって′ＩＬ気特性、耐熱性等力
；充分なものとなっている。また、第５図（但、理解容
易のために断面ノリチングを省略している）に示すよう
に、集積度向上のために配線２４の幅を狭く加工するこ
とが要求される場合・Ｓｉ入り人２２４をパターニング
したときに５ｉｆｔ膜２１の開口２７がＡ、＃２４で完
全に覆われない状態でパターニングされてしまうことが
ある。この場合、ＡＡ２４のパターニングをドライエツ
チングで行なったとしても、人ぶ２４の下には安定なＰ
ｔＳｉ層３４が存在しており、しかもシリコン露出面２
０が非常に小さいことから、ドライエツチング時にシリ
コン（エミッタ領域２Ｇ）が実質的に削られることがな
い。これに反し、通常のＭ電極を設げようとする場合に
は、一点＠線の如くにＡ、、ｇ２４’＆ドライエツチン
グでノくターニングした際、その除去領域下に露出した
シリコン面がかなり広いために一点鎖線の如くにシリコ
ンが削られ、０．２〜０．３μｍの深さの凹部２９が形
成されてしまう。この凹部はエミッタ領域２６の深さに
対しかなり太きいため、トランジスタの特性に悪影響を
与えろことになり、不適当である。本災施例では、こう
した事態は生じないから、非常に有利なプロセス電極を
作成することができる。

以上、本発明を例示し１こが、上述の実施例は本発明の
技術的思想に基いて更に変形が可能である。

例えは、電極を構成するＰｔＡＡ！３の代りにＰｄ−Ａ
Ａ金合金用いることができ、このためには合金化前に設
けるＰｔＳｉの代りにＰｄ２Ｓｉを設げてよい。また、
Ｓｉ入りに、１４は、Ａ！単体又は他１１７）　Ａａ　
ヘ−ス合金（例えばＡＡ−Ｃｕ−３ｉ）で置換えること
ができる。なお、本発明は上述した以外のデバイスにも
適用可能である。

【図面の簡単な説明】 図面は本発明の実施例を示すものであ〜て、第１図はシ
ョットキ・バリア・ダイオードの平面図、第２因は第１
図のＸ−Ｘ線断面図、第３Ａ図〜第３Ｇ図はショットキ
・バリア・ダイオードの製造方法を工程順に示す各断面
図、第４図はＮＰＮ　トランジスタの断面図、第５図は
その電極部分の拡大断面図である。 なお、図面に示された符号において、３及び２３はＰｔ
Ａτ２層、・を及び２４はＳｉ入りＡ１層、５．６及び
２８は電極、１０及び２０はシリコン露出面、１３はＰ
ｔ膜、１４及び３４はｐｔｓＬ５．１５はＳｉ○、膜で
ある。 代理人　弁理士　　小　川　１勝　男・　第　　１　　
　図 第　　２　　図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の主面に開口部を有する絶縁物層を形
   成する工程と、前記開口部内に露出する半導体基板の主
   面および前記絶縁物層を覆って第１の金属材料からなる
   第１の層を形成し、前記開口部内の前記半導体基板主面
   において前記第１の金属材料と前記半導体基板との第１
   の合金化反応層を形成する工程と、前記開口部内に該開
   口部と自己整合的に前記第１の合金化反応層を残すよう
   に前記第１の層をエッチング処理する工程と、前記第１
   の合金化反応層と前記絶縁物層との間に前記エッチング
   処理工程において形成された間隙部に露出した前記半導
   体基板の主面、ならびに前記絶縁物層を覆って第２の金
   属材料からなる第２の層を形成し、前記第１の金属材料
   と前記第２の金属材料との第２の合金化反応層を形成す
   るとともに、前記間隙部における前記半導体基板主面に
   第２の金属材料を接続する工程とを具備し、前記第１お
   よび第２の金属材料の合金化反応層と前記半導体基板と
   の電位障壁が前記第２の金属材料と前記半導体基板との
   間の電位障壁よりも低くなるように前記第１および前記
   第２の金属材料が規定されてなることを特徴とする半導
   体装置の製造方法。