JPS5868986A - シヨツトキ−バリア・ダイオ−ド - Google Patents
シヨツトキ−バリア・ダイオ−ドInfo
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- JPS5868986A JPS5868986A JP16722781A JP16722781A JPS5868986A JP S5868986 A JPS5868986 A JP S5868986A JP 16722781 A JP16722781 A JP 16722781A JP 16722781 A JP16722781 A JP 16722781A JP S5868986 A JPS5868986 A JP S5868986A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はショットキーバリア・ダイオードに関する。
ショットキーバリア・ダイオードの一つとして、第１図
に示すように、バリアメタルからなる電極１０周縁に対
面してガードリング２を配設したものが使用されている
。丁なわち、Ｍ＋型の半導体基１［３の表層部にＭＷＪ
のエピタキシャル層４を形成した後、このエピタキシャ
ル層４の表層部にリング状【ｔのガードリング２を設け
、その後、エヒタ、キシャル層番の表層部を絶縁膜５で
被い、かつ部分的にこの絶縁膜５を除去してコンタクト
窓金膜ける。このコンタクト窓の外周はガードリング２
の略中央層に沿って延在する。また、コンタクト窓部分
には、” ｉ ＊ Ｍ Ｏ，、Ｗ等のバリアメタルから
なる電極１が形成される。前記ガードリング２Ｆｉバリ
アメタルからなる電極１の周縁部に起きる電界集中を低
減させてリーク電ｆｆｔ−小さくさせて偽る。
に示すように、バリアメタルからなる電極１０周縁に対
面してガードリング２を配設したものが使用されている
。丁なわち、Ｍ＋型の半導体基１［３の表層部にＭＷＪ
のエピタキシャル層４を形成した後、このエピタキシャ
ル層４の表層部にリング状【ｔのガードリング２を設け
、その後、エヒタ、キシャル層番の表層部を絶縁膜５で
被い、かつ部分的にこの絶縁膜５を除去してコンタクト
窓金膜ける。このコンタクト窓の外周はガードリング２
の略中央層に沿って延在する。また、コンタクト窓部分
には、” ｉ ＊ Ｍ Ｏ，、Ｗ等のバリアメタルから
なる電極１が形成される。前記ガードリング２Ｆｉバリ
アメタルからなる電極１の周縁部に起きる電界集中を低
減させてリーク電ｆｆｔ−小さくさせて偽る。
このようなシアヨツトキーパリ了拳ダイオード６のブレ
イクダウン電圧（耐圧）ＢＴ、はパ゛リアメタル１の下
層のエピタキシャル層４の深さａおよびその不純物濃度
によって決まる。
イクダウン電圧（耐圧）ＢＴ、はパ゛リアメタル１の下
層のエピタキシャル層４の深さａおよびその不純物濃度
によって決まる。
ところで、このショットキーバリア・ダイオードの電ｍ
＜工Ｒ）−電圧（ＶＲ）特性は第２図に示すようになり
、ブレイクダウン電圧（ＢＹＲ）の寸前から急激にリー
ク電渡（工８）が増大する。
＜工Ｒ）−電圧（ＶＲ）特性は第２図に示すようになり
、ブレイクダウン電圧（ＢＹＲ）の寸前から急激にリー
ク電渡（工８）が増大する。
そして、このブレイクダウンは抵抗値が大キいことから
１ＩＩＩが発生し、同じような信号が流れている場合に
は順次工３成分が増大して最終的には熱破壊金起こして
しまう。
１ＩＩＩが発生し、同じような信号が流れている場合に
は順次工３成分が増大して最終的には熱破壊金起こして
しまう。
ｔた、エピタキシャル層４は不純物濃廖が半導体基板３
よりも供いことからシリーズ抵抗が高くなるため、腸方
向電′流（工、）が大きくできない難慨がある。
よりも供いことからシリーズ抵抗が高くなるため、腸方
向電′流（工、）が大きくできない難慨がある。
したがって、本発明の目的Ｆｉ熱熱破壊先生難い３．１
ｌｌＩＰなブレイクダウン波形を有しかつｊＷＡ方向ｉ
ｌｒ流が大きくできるショットキーバリア・ダイオード
？提供することにある。
ｌｌＩＰなブレイクダウン波形を有しかつｊＷＡ方向ｉ
ｌｒ流が大きくできるショットキーバリア・ダイオード
？提供することにある。
このような目的ケ達成するために本発明は、第１導電型
の半導体基板の主面に設けた第１導電型のエピタキシャ
ル層の表面にバリアメタルからなる電極を設け、かつこ
の電極の周縁に対応するエピタキシャル層表層部に第２
導電型のガードリング１設けてなるショットキーバリア
ーダイオードにおいて、前記ガードリングの内側のエピ
タキシャル層領域の半導体基板との界面部分に高濃度の
第１導電型からなる埋込層を設けておくとともに、前記
ガードリングの底面と半導体基板との間のエピタキシャ
ル層の厚さｔ選び、ショットキーバリフがブレイクダウ
ンを起こす前にガードリングの空乏層が半導体基板に達
するように構成してなるものであって、以下実施例によ
り本発明を詐明する。
の半導体基板の主面に設けた第１導電型のエピタキシャ
ル層の表面にバリアメタルからなる電極を設け、かつこ
の電極の周縁に対応するエピタキシャル層表層部に第２
導電型のガードリング１設けてなるショットキーバリア
ーダイオードにおいて、前記ガードリングの内側のエピ
タキシャル層領域の半導体基板との界面部分に高濃度の
第１導電型からなる埋込層を設けておくとともに、前記
ガードリングの底面と半導体基板との間のエピタキシャ
ル層の厚さｔ選び、ショットキーバリフがブレイクダウ
ンを起こす前にガードリングの空乏層が半導体基板に達
するように構成してなるものであって、以下実施例によ
り本発明を詐明する。
第３図１ｍｌ〜■は本発明の一実施例によるショットキ
ーバリア・ダイオードの製造ｉｗ’ｉ示す断面図である
。同図１１１に示すように、厚さ数百μｍのｗ ＋ ｇ
のシリコン半導体基板３會用意した彼、イオン打込みに
よってＮ型不純物ｔｖ百〜数千Ｘの深さに部分的に打ち
込み杓込み層７ケ形作る。この際、Ｎ＋型の半導体基板
３ＯＮ型決定不純物は熱による拡散係数の小さなもの、
たとえばアンチモン（！１ｂ）ｔ＝Ｊｆ］い、イオン打
込みに用いるＮ型決定不純物は熱拡散係数の大きなもの
、たとえばリン（Ｐ）？用いる。
ーバリア・ダイオードの製造ｉｗ’ｉ示す断面図である
。同図１１１に示すように、厚さ数百μｍのｗ ＋ ｇ
のシリコン半導体基板３會用意した彼、イオン打込みに
よってＮ型不純物ｔｖ百〜数千Ｘの深さに部分的に打ち
込み杓込み層７ケ形作る。この際、Ｎ＋型の半導体基板
３ＯＮ型決定不純物は熱による拡散係数の小さなもの、
たとえばアンチモン（！１ｂ）ｔ＝Ｊｆ］い、イオン打
込みに用いるＮ型決定不純物は熱拡散係数の大きなもの
、たとえばリン（Ｐ）？用いる。
つぎに、同図（ｂｌに示すように、半導体基板３の主面
（上面）にに型のエピタキシャル層４會たとえば５μｍ
の厚さに形成する。この場合、エピタキシャル層４中に
拡散させる不純物は８１）’Ｑ用いる。その後、熱感１
ｔｔ−施こして、前記打込み層７奮引延し拡散７行なっ
て、エピタキシャル層４および半導体基板３に゛延在す
るＮ＋型の埋込層８を形成する。この際、半導体基板３
およびエピタキシャル層４の不純物は熱拡散係斂が小さ
いため、アウトディフュージョンは起き／にくい。また
、打込み層７の不純物は熱拡散係数か大きいことから、
容易（比較的短時間）に所望の厚さの埋込層８とするこ
とができる。
（上面）にに型のエピタキシャル層４會たとえば５μｍ
の厚さに形成する。この場合、エピタキシャル層４中に
拡散させる不純物は８１）’Ｑ用いる。その後、熱感１
ｔｔ−施こして、前記打込み層７奮引延し拡散７行なっ
て、エピタキシャル層４および半導体基板３に゛延在す
るＮ＋型の埋込層８を形成する。この際、半導体基板３
およびエピタキシャル層４の不純物は熱拡散係斂が小さ
いため、アウトディフュージョンは起き／にくい。また
、打込み層７の不純物は熱拡散係数か大きいことから、
容易（比較的短時間）に所望の厚さの埋込層８とするこ
とができる。
つぎに、同図ＩＣＩに示すように１工ピタキシヤル層４
の表層部にたとえば円形リング状のガードリング２を形
成する。このガードリンク２はボロンγ１〜１．５μｍ
程度の深場に数ｐｍの−のリング状に拡散讐ることによ
って形成し、Ｐ 型とする。
の表層部にたとえば円形リング状のガードリング２を形
成する。このガードリンク２はボロンγ１〜１．５μｍ
程度の深場に数ｐｍの−のリング状に拡散讐ることによ
って形成し、Ｐ 型とする。
つぎに、エピタキシャル層４の表層部に数μｍの厚さに
絶縁膜（８１０ｆｉ膜）５全形成した後、この絶縁膜５
會円形状に除去して、同図１ｄｌで示すようにコンタク
ト窓會形成する。このコンタクト窓ｔ−影成する絶縁膜
５の縁はガードリング２のリング幅の略中央に沿って延
びている。
絶縁膜（８１０ｆｉ膜）５全形成した後、この絶縁膜５
會円形状に除去して、同図１ｄｌで示すようにコンタク
ト窓會形成する。このコンタクト窓ｔ−影成する絶縁膜
５の縁はガードリング２のリング幅の略中央に沿って延
びている。
つぎに、コンタクト窓およびコンタクト窓？形作る絶縁
膜５の縁に亘って円形状の電極１全常用のフオ゛トエッ
チング技術を用いて形成する。この電極１はＭｏ、Ｗ、
Ｔｔ＃によって形成し、ショットキーパリフ會形成する
バリアメタルとなる。
膜５の縁に亘って円形状の電極１全常用のフオ゛トエッ
チング技術を用いて形成する。この電極１はＭｏ、Ｗ、
Ｔｔ＃によって形成し、ショットキーパリフ會形成する
バリアメタルとなる。
ところで、このショットキーバリ了ｅダイオード６の逆
方陶工、−Ｖ、特性は第４図の実線で示すような特性を
示す。しかし、この実施例では、第３図１６１で示すよ
うに、ガードリング２の底面と半導体基板３との間のエ
ピタキシャル層４の厚さｂｔ−適尚に選び、ショットキ
ーバリアがブレイクダウンする前にガードリング２の空
乏層が半導体基板３に到達するようにする。丁なわち、
ガードリング下のエピタキシャル層４の厚さｂに対して
埋込層８上のエピタキシャル層４の厚さＣは大キくシ、
第４図で示すように、二点鎖線で示すガードリング部分
でのパン争スルー電圧Ｖ！ｌＲ−Ｐｕショットキーバリ
アのブレイクダウン電圧（耐圧）ＢｖＲ（ショットキー
バリアの特性？Ｉ−ｅａで示す。）よりも小さくなるよ
うにしてお（。
方陶工、−Ｖ、特性は第４図の実線で示すような特性を
示す。しかし、この実施例では、第３図１６１で示すよ
うに、ガードリング２の底面と半導体基板３との間のエ
ピタキシャル層４の厚さｂｔ−適尚に選び、ショットキ
ーバリアがブレイクダウンする前にガードリング２の空
乏層が半導体基板３に到達するようにする。丁なわち、
ガードリング下のエピタキシャル層４の厚さｂに対して
埋込層８上のエピタキシャル層４の厚さＣは大キくシ、
第４図で示すように、二点鎖線で示すガードリング部分
でのパン争スルー電圧Ｖ！ｌＲ−Ｐｕショットキーバリ
アのブレイクダウン電圧（耐圧）ＢｖＲ（ショットキー
バリアの特性？Ｉ−ｅａで示す。）よりも小さくなるよ
うにしてお（。
このような実施例によれば、このショットキーバリア・
ダイオード６のブレイクダウンは急峻なブレイクダウン
波形を有するＰＮ接合の破壊によって起き、緩慢なブレ
イクダウン波形のショット／ キーパリアによるブレイクダウンは起きない。このため
、ブレイクダウンによる熱の発生は極めて少なく、熱破
壊は発生せず、信頼性の高論ショットキーパリ゛アーダ
イオード奢得ることができる。
ダイオード６のブレイクダウンは急峻なブレイクダウン
波形を有するＰＮ接合の破壊によって起き、緩慢なブレ
イクダウン波形のショット／ キーパリアによるブレイクダウンは起きない。このため
、ブレイクダウンによる熱の発生は極めて少なく、熱破
壊は発生せず、信頼性の高論ショットキーパリ゛アーダ
イオード奢得ることができる。
また、この実施例では、ショットキーバリア下のエピタ
キシャル層ａｔｔｏ、下層にＮ＋型の埋込層８？有する
ことから、ガードリング下以外の他のエピタキシャル層
４の厚さよりも薄い。このため、比抵抗の大きなエピタ
キシャル層−７）ＫＱと薄いため、シリーズ抵抗が／１
１さぐなり、順方向電＃（１，）が゛大きくなって特性
の向上が図れる。
キシャル層ａｔｔｏ、下層にＮ＋型の埋込層８？有する
ことから、ガードリング下以外の他のエピタキシャル層
４の厚さよりも薄い。このため、比抵抗の大きなエピタ
キシャル層−７）ＫＱと薄いため、シリーズ抵抗が／１
１さぐなり、順方向電＃（１，）が゛大きくなって特性
の向上が図れる。
なお、本発明は前記実施９！１に限定されない。また、
各部の導電型は逆導電型でもよい。
各部の導電型は逆導電型でもよい。
以上のように、本発明によれば、熱破壊を生じ難い急峻
なブレイクダウン波形を有しかつ順方向Ｉｆ流が大きく
できるショットキーバリア・ダイオードを提供すること
ができる。
なブレイクダウン波形を有しかつ順方向Ｉｆ流が大きく
できるショットキーバリア・ダイオードを提供すること
ができる。
第１図は従来のショットキーバリアーダイオードの断面
図、第２−は同じく逆方向Ｉ、−ｖ、特性全示特性予示
、第３図ｆａｌ〜ｔ（Ｑは本発明の一実施例によるショ
ットキーバリア・ダイオードの製造禍稈勿示す断面図、
第４図は同じく逆方陶工、−Ｖ 、、−１＃性全示すグ
ラフである。 １・・・電極、２・・・ガードリング、−３・・・半導
体基板、４・・・エピタキシャル層、６・・・ショット
キーバリア・ダイオード、８・・・埋込層。 代理人 弁理士 薄 １）本（１±、丁・’−，，。 第 １ｒ □□□−□ニー」 （ｄ） ／ ｒｒ−コ θ研＝ 第 ２ 図 ／ ＼３
図、第２−は同じく逆方向Ｉ、−ｖ、特性全示特性予示
、第３図ｆａｌ〜ｔ（Ｑは本発明の一実施例によるショ
ットキーバリア・ダイオードの製造禍稈勿示す断面図、
第４図は同じく逆方陶工、−Ｖ 、、−１＃性全示すグ
ラフである。 １・・・電極、２・・・ガードリング、−３・・・半導
体基板、４・・・エピタキシャル層、６・・・ショット
キーバリア・ダイオード、８・・・埋込層。 代理人 弁理士 薄 １）本（１±、丁・’−，，。 第 １ｒ □□□−□ニー」 （ｄ） ／ ｒｒ−コ θ研＝ 第 ２ 図 ／ ＼３
Claims (1)
- １、第１導電型の半導体基板の主面に設は九第１導電型
のエピタキシャル層の表面にバリアメタルからなる電極
を設け、かつ仁の電極の周縁に対応するエピタキシャル
層表層部に第２導電型のガードリング金膜けてなるショ
ットキーバリアーダイオードにおいて、前記ガードリン
グの内側のエピタキシャル層領域の半導体基板との界面
部分に高濃度の第１導電型からなる埋込層１設けておく
とともに、前記ガードリングの底面と半導体基板との間
のエピタキシャル層の厚さｔ選び、シミツトキーバリア
がブレイクダウン奮起こ丁前にガードリングの空乏層が
半導体基板に達するように構成してなること１に％徴と
するショットキーバリア・ダイ、オード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16722781A JPS5868986A (ja) | 1981-10-21 | 1981-10-21 | シヨツトキ−バリア・ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16722781A JPS5868986A (ja) | 1981-10-21 | 1981-10-21 | シヨツトキ−バリア・ダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868986A true JPS5868986A (ja) | 1983-04-25 |
Family
ID=15845800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16722781A Pending JPS5868986A (ja) | 1981-10-21 | 1981-10-21 | シヨツトキ−バリア・ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975013B2 (en) * | 1997-06-02 | 2005-12-13 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| US7588958B2 (en) * | 2003-07-04 | 2009-09-15 | Panasonic Corporation | Schottky barrier diode and manufacturing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4823334U (ja) * | 1971-07-27 | 1973-03-16 | ||
| JPS4936512A (ja) * | 1972-06-27 | 1974-04-04 | ||
| JPS528778A (en) * | 1975-07-10 | 1977-01-22 | Mitsubishi Electric Corp | Schottky barrier diode |
-
1981
- 1981-10-21 JP JP16722781A patent/JPS5868986A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7276771B2 (en) | 1997-06-02 | 2007-10-02 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| DE19824514B4 (de) * | 1997-06-02 | 2010-02-11 | Fuji Electric Co., Ltd., Kawasaki | Diode |
| US7588958B2 (en) * | 2003-07-04 | 2009-09-15 | Panasonic Corporation | Schottky barrier diode and manufacturing method thereof |
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