JPS59145567A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59145567A JPS59145567A JP58020129A JP2012983A JPS59145567A JP S59145567 A JPS59145567 A JP S59145567A JP 58020129 A JP58020129 A JP 58020129A JP 2012983 A JP2012983 A JP 2012983A JP S59145567 A JPS59145567 A JP S59145567A
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- JP
- Japan
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- emitter
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- buried
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002347 injection Methods 0.000 abstract description 10
- 239000007924 injection Substances 0.000 abstract description 10
- 230000003321 amplification Effects 0.000 abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
最近、ディジタル装置の発達に伴い、集積注入論理素子
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｉ、
ｏｇｉｃ ：以下ＩＬと記″ｊ）が多く１吏用されるよ
うになった。
（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｉ、
ｏｇｉｃ ：以下ＩＬと記″ｊ）が多く１吏用されるよ
うになった。
ＩＬ は通常のプレーナ型バイポーラ集積回路の製造プ
ロセスで比較的容易に実現出来る為、種々の用途に用い
られているう ところで、ＩＬ はプレーナ型バイポーラトランジスタ
を逆動作させ、通常コレクタとして用いる領賊金エミッ
タ、エミッタとして用いる領域をコレクタとして使用し
ている。その際電流増幅率全十分に犬さくすることが必
要であり、従来はＩＬのエミッタとなる領域の濃度を上
げること。
ロセスで比較的容易に実現出来る為、種々の用途に用い
られているう ところで、ＩＬ はプレーナ型バイポーラトランジスタ
を逆動作させ、通常コレクタとして用いる領賊金エミッ
タ、エミッタとして用いる領域をコレクタとして使用し
ている。その際電流増幅率全十分に犬さくすることが必
要であり、従来はＩＬのエミッタとなる領域の濃度を上
げること。
あるいはベース幅を狭くすること等の方法がとられてキ
タ。しかし、上記方法によると、電流増幅率を上げると
コレクタ・エミッタ間耐圧が下るという問題を生じ、高
い歩留で半導体装置を製造することが困難であるという
欠点があった。
タ。しかし、上記方法によると、電流増幅率を上げると
コレクタ・エミッタ間耐圧が下るという問題を生じ、高
い歩留で半導体装置を製造することが困難であるという
欠点があった。
本発明は上記欠点を除去し、電流増幅率が高く。
高い歩留で安定に製造することのできる半導体装置を提
供するものである。
供するものである。
本発明は、第１導電型の半導体基板と、該半導体基板上
に設けられた第２導電型の半導体層と。
に設けられた第２導電型の半導体層と。
前記半導体基板と半導体層の間に選択的に埋込まれた第
２導電型の高濃度領域を有する半導体装置に於て、前記
高濃度領域の前記半導体層側に、他の第１導電型領賊と
接触しない第１導電型の埋込み領域を選択的に形成した
ことｆｆ：特徴とする。
２導電型の高濃度領域を有する半導体装置に於て、前記
高濃度領域の前記半導体層側に、他の第１導電型領賊と
接触しない第１導電型の埋込み領域を選択的に形成した
ことｆｆ：特徴とする。
次に、本発明の実施例について図面を用いて説明する。
第１図及び第２図は本発明の一実施例の製造方法を説明
するための工程順に示した断面図である。
するための工程順に示した断面図である。
まず、第１図に示すように、比抵抗が１〜４０Ω・口程
度のＰ型半導体基板ｌに表面濃度１Ｏ１８／７〜ｘｏ／
ｃｎｔの１型埋込領域２を形成し１次に表面濃度ｌＯ／
７程度のＰ型埋込層３を形成する。そして全面に比抵抗
０．５〜１０Ω・儂程度のＮ型エピタキシアル層４（ｉ
ｌ−形成する。ここでＰ型埋込領吠３が後でエピタキシ
アル層４に形成する他のＰ型領域と接触しないように、
Ｎ型埋込領域２を予め十分深く拡散しておくことが必要
であり、また、Ｐ型領域３を形成するＰ型不純物の波数
係数はＮ型埋込領域３を形成するＮ型不純物の拡散係数
より大きいことが望ましい。
度のＰ型半導体基板ｌに表面濃度１Ｏ１８／７〜ｘｏ／
ｃｎｔの１型埋込領域２を形成し１次に表面濃度ｌＯ／
７程度のＰ型埋込層３を形成する。そして全面に比抵抗
０．５〜１０Ω・儂程度のＮ型エピタキシアル層４（ｉ
ｌ−形成する。ここでＰ型埋込領吠３が後でエピタキシ
アル層４に形成する他のＰ型領域と接触しないように、
Ｎ型埋込領域２を予め十分深く拡散しておくことが必要
であり、また、Ｐ型領域３を形成するＰ型不純物の波数
係数はＮ型埋込領域３を形成するＮ型不純物の拡散係数
より大きいことが望ましい。
次に、第２図に示すように、Ｎ型エピタキシアル層４に
Ｐ型不純物拡散を行って、Ｐ型領域５゜６を形成する。
Ｐ型不純物拡散を行って、Ｐ型領域５゜６を形成する。
Ｐ型領戟５はＩＬ のインジェクタに、Ｐ型領域６はＩ
Ｌ のベースになる。次に、Ｐ型領威６内にＮ＋型
領領域を形成する５Ｎ＋型領域７はＩＬ のコレクタ
となる。
Ｌ のベースになる。次に、Ｐ型領威６内にＮ＋型
領領域を形成する５Ｎ＋型領域７はＩＬ のコレクタ
となる。
上記のように溝成したＩＬ において、エミッタとなる
エピタキシアル層２からＰ型ベース６へ注入される電子
による電流は、Ｐ型埋色領域３の存在しない時と殆んど
変らない。しかし、Ｐ型ベース６からエミッタ４へ注入
される正孔はＰ型埋込領域３に捕獲される ｐ Ｈ２埋
込領賊３はＢＦｆ、気的に浮いた状態、いわゆる７０−
ティング状態にあるから、捕獲された正孔は増加して行
さ、その増加とともに電位が上昇し１遂にはエミッタ領
域４への正孔の注入が始まる。その結果ベース・エミッ
タ接合近傍のエミッタ側における正孔濃度が上昇し、ベ
ースからの正孔の注入が抑制され、注入効率が向上する
。電流増幅率の大部分は注入効率で決定されるから電流
増幅率が向上する。しかも。
エピタキシアル層２からＰ型ベース６へ注入される電子
による電流は、Ｐ型埋色領域３の存在しない時と殆んど
変らない。しかし、Ｐ型ベース６からエミッタ４へ注入
される正孔はＰ型埋込領域３に捕獲される ｐ Ｈ２埋
込領賊３はＢＦｆ、気的に浮いた状態、いわゆる７０−
ティング状態にあるから、捕獲された正孔は増加して行
さ、その増加とともに電位が上昇し１遂にはエミッタ領
域４への正孔の注入が始まる。その結果ベース・エミッ
タ接合近傍のエミッタ側における正孔濃度が上昇し、ベ
ースからの正孔の注入が抑制され、注入効率が向上する
。電流増幅率の大部分は注入効率で決定されるから電流
増幅率が向上する。しかも。
この購造は簡単であり、容易に安定に製造できるもので
ある。
ある。
上記実施例では、第１導電型ｉＰ型、第２４電型（ｉ７
Ｎ型として説明したが、導電型が逆であっても本発明は
同様に適用できることは明らかである。
Ｎ型として説明したが、導電型が逆であっても本発明は
同様に適用できることは明らかである。
ま礼上記実施例の説明は、ＩＬ （集積注入論理素子
）を例にして行ったが、本発明はこれに限定されず、他
の半導体装置に適用できる。
）を例にして行ったが、本発明はこれに限定されず、他
の半導体装置に適用できる。
以上詳細に説明したように、本発明によれば、電流増幅
率が高く、高い歩留で安定に製造することのできる半導
体装置が得られるのでその効果は太きい。
率が高く、高い歩留で安定に製造することのできる半導
体装置が得られるのでその効果は太きい。
第１図及び第２図は本発明の一実施例の製造方法を説明
するための工程順に示し文断面図であるっｌ・・・・・
・Ｐ型半導体基板、２・−・・・・Ｎ 型埋込領域。 ３・・・・・・Ｐ型埋込領域、４・・・・・・Ｎ型エピ
タキシアル層（エミソク領域）、５・・・・・・Ｐ型領
域（インジェクタ）、６・・・・・・Ｐ型領域（ベース
）、７・・・・・・Ｎ＋型領領域コレクタ）。 峯１図 第Ｚ図
するための工程順に示し文断面図であるっｌ・・・・・
・Ｐ型半導体基板、２・−・・・・Ｎ 型埋込領域。 ３・・・・・・Ｐ型埋込領域、４・・・・・・Ｎ型エピ
タキシアル層（エミソク領域）、５・・・・・・Ｐ型領
域（インジェクタ）、６・・・・・・Ｐ型領域（ベース
）、７・・・・・・Ｎ＋型領領域コレクタ）。 峯１図 第Ｚ図
Claims (1)
- 第１導電型の半導体基板と、該半導体基板上に設けられ
た嶋２導電型の半導体層と、前記半導体基板と半導体層
の間に選択的に埋込まれた第２導電型の高濃度領域を有
する半導体装置に於て、前記高濃度領域の前記半導体層
側に、他の第１４電型領賊と接触しない第１導電型の埋
込み領吠ヲ選、択的に形成したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020129A JPS59145567A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020129A JPS59145567A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59145567A true JPS59145567A (ja) | 1984-08-21 |
Family
ID=12018514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020129A Pending JPS59145567A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145567A (ja) |
-
1983
- 1983-02-09 JP JP58020129A patent/JPS59145567A/ja active Pending
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