CN1889252A - 半导体存储元件及其制作方法 - Google Patents

Abstract

本发明提供一种半导体存储元件及其制作方法，半导体存储元件包含有一半导体基板以及多个储存单元设于半导体基板上，各储存单元包含有一深沟槽设于半导体基板上以及一电容设于深沟槽的底部，深沟槽中另设有一颈氧化层，其包含有一第一侧壁与一第二侧壁，该第一侧壁边顶部的高度约略等于该基板表面，而该第二侧壁边顶部的高度约略与电容相等，深沟槽内电容与颈氧化层的第二侧壁边上方另设有一埋藏式导电层，且半导体基板内邻接于该埋藏式导电层处则设有一埋藏式导电带，半导体存储元件另包含有一金属氧化半导体晶体管设于半导体基板表面，并经由埋藏式导电带与埋藏式导电层电连接至电容。

Description

半导体存储元件及其制作方法

技术领域

本发明是关于一种半导体存储元件结构及其制作方法，特别是关于一种动态随机存取存储器(DRAM)的电路布局、结构及其制作方法。

背景技术

动态随机存取存储器是一种广泛应用于各种电子产品的集成电路组件，尤其在今日的信息电子产业中更占有不可或缺的地位，而随着技术的演进，目前生产线上常见的DRAM储存单元大多是由一晶体管和一电容所构成，基本上，晶体管的源极是连接到一对应的位线(bit line)BL，漏极连接到一电容的一储存电极(storage electrode)，而栅极则连接到一对应的字符线(wordline)WL，电容的一相对电极(opposed electrode)是连接到一固定电压源，而在储存电极和相对电极之间则设置一介电层。如熟习此项技艺者所熟知，晶体管是用来作为一开关，以控制读取与写入，电容则可藉由其内部电荷的储存与否来代表字符1或0，而达到储存电子信息的功能。

请参考图1及图2，图1是显示一习知半导体存储元件10的俯视图，而图2则为图1中A-A′线上的剖面示意图。如图1及图2所示，半导体存储元件10设于一基板上，其上设有多条沿一第一方向30排列的字符线12，以及多条沿一第二方向40排列的位线(未显示)。如前所述，字符线12可用来形成一栅极，而有源区域20内的掺杂区则可用来形成一源极24与一漏极25，而与字符线12中的栅极共同构成一MOS晶体管26。

此外，在半导体基板表面另设有多个深沟槽(deep trench，DT)14，各深沟槽14底部设有一电容18，其上设有一埋藏式导电层22，而在深沟槽14侧壁上邻近埋藏式导电层22的一侧设有一埋藏式导电带(buried strap)23，而在深沟槽14中的另一侧则设有一绝缘结构28，以使电容18不会与上方的字符线12b短路，而能经由埋藏式导电带23电连接至相邻的字符线12a，亦即MOS晶体管26。

如图1所示，半导体存储元件10中包含有多个储存单元50，各储存单元50皆包含有一位于深沟槽14底部的电容18以及一相邻的晶体管26，且二相邻的储存单元50则具有一共享的源极24，经由接触插塞16电连接到位线，因此可藉由位线与字符线12来对储存单元50来进行写入与抹除。

随着集成电路组件尺寸的不断下降以及组件积集度的不断提升，即使采用沟槽或堆栈的结构，二相邻储存单元50间的最短距离也会随之缩小，如图1所示，在习知的半导体存储元件10中，二相邻储存单元50间的最短距离L1为深沟槽14与上方储存单元50中有源区域20间的距离，在半导体存储元件10的电路布局设计中，一旦L1过小，就很可能因制程误差或是其它因素而发生短路的问题，进而影响半导体组件10的可靠度与稳定性，因此，若要避免因L1过小而发生短路的问题，就需要预留一定的安全距离，换言之，势必要进一步缩限各深沟槽14的大小，以使L1变大，然而当深沟槽14的尺寸缩小时，不但会对储存单元50的资料储存时间造成影响，更会加大制程的困难度。因此，目前迫切需要一种新的半导体存储元件结构与制作方法，以进一步提升资料的储存时间，并改善半导体存储元件的可靠度与稳定性。

发明内容

本发明的目的之一在于提供一种半导体存储元件及其制作方法，以在维持半导体存储元件可靠度的情况下，进一步提升半导体存储元件的资料储存时间，并克服习知技术中的缺点。

为达上述与其它目的，本发明的一实施例中提供了一半导体存储元件，其包含有一半导体基板以及多个储存单元设于该半导体基板上，各储存单元包含有一深沟槽设于该半导体基板上以及一电容设于该深沟槽的底部，其中各深沟槽包含有一第一侧与相对于该第一侧的一第二侧，而电容则包含有一下电极、一上电极以及一介电层位于该下电极与该上电极之间，在深沟槽的侧壁上，另设有一颈氧化层，该颈氧化层包含有一第一侧壁位于该深沟槽的该第一侧与一第二侧壁位于该深沟槽的该第二侧，该第一侧壁边顶部的高度约略等于该基板表面，而该第二侧壁边顶部的高度约略等于该该上电极，该深沟槽内该上电极与该颈氧化层的该第二侧壁边上方另设有一埋藏式导电层，而在该半导体基板内邻接于该埋藏式导电层处则设有一埋藏式导电带，该半导体存储元件令包含有一金属氧化半导体晶体管设于半导体基板表面，该金属氧化半导体晶体管包含有一栅极、一源极以及一漏极，其中该漏极是电连接至该电容。

根据本发明中的半导体存储元件的制作方法，首先提供一半导体基板，该半导体基板表面具有多个深沟槽，各该深沟槽包含有一第一侧、相对于该第一侧的一第二侧以及一第三侧位于该第一侧与该第二侧之间，该半导体基板表面并定义有多个有源区域邻接于各该深沟槽的第二侧，接着于各该深沟槽内形成一颈氧化层，该颈氧化层包含有一第一侧壁、一第二侧壁以及一第三侧壁，分别邻接于各该深沟槽的该第一侧、该第二侧以及该第三侧，再于各该深沟槽底部形成一电容，该电容包含有一下电极、一上电极以及一介电层位于该下电极与该上电极之间，该上电极的顶部高度是高于该颈氧化层的底部高度，但低于该颈氧化层的顶部高度，随后部分移除该颈氧化层的该第二侧壁，以使该第二侧壁的顶部高度约略等于该上电极的顶部高度，接着于该上电极与该第二侧壁的上方形成一埋藏式导电层，再于该半导体基板内邻近该深沟槽的该第二侧边处形成一埋藏式导电带，该埋藏式导电带是邻接于该埋藏式导电层，最后于该半导体基板表面邻近于该深沟槽的该第二侧边处形成一晶体管，各该晶体管是包含有一源极、一漏极以及一栅极，且该漏极是经由该埋藏式导电带以及该埋藏式导电层电连接至该电容的该上电极。

附图说明

图1为一习知半导体存储元件的俯视图。

图2为图1中A-A′线上的剖面示意图。

图3至图13为本发明一实施例中一半导体存储元件的制作方法示意图。

符号说明：

10～半导体存储元件；        12～字符线；

12a～字符线；               12b～字符线；

14～深沟槽；                16～接触插塞；

18～电容；                  20～有源区域；

22～埋藏式导电层；            23～埋藏式导电带；

24～源极；                    25～漏极；

26～晶体管；                  28～绝缘结构；

30～第一方向；                40～第二方向；

110～半导体存储元件；         112～半导体基板；

114～氧化硅层；               116～氮化硅层；

118～深沟槽；                 118a～第一侧；

118b～第二侧；                118c～第三侧；

119～衬层；                   120～牺牲层；

122～颈氧化层；               122a～第一侧壁；

122b～第二侧壁；              122c～第三侧壁；

124～下电极；                 126～介电层；

128～上电极；                 130～电容；

132～埋藏式导电层；           133～有源区域；

134～埋藏式导电带；           135～开口；

136～隔离层；                 137～栅极氧化层；

138～漏极；                   142～源极；

140～晶体管；                 150～字符线；

160～位线；                   162～接触插塞；

170～储存单元；

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

请参考图3至图13，图3至图13为本发明一实施例中一半导体存储元件110的制作方法示意图，其中图3、图9与图13均为俯视图，图4至图8为图3中A-A′线上的剖面示意图，图10至图11则为图9中B-B′线上的剖面示意图，图12则为图9中A-A′线上的剖面示意图。

如图3及图4所示，首先提供一半导体基板112，例如一硅基板，接着于半导体基板112上依序形成二氧化硅层114与氮化硅层116，再藉由一光阻层(未显示)来于氮化硅层116上定义出具有多个深沟槽开口的硬掩模。接着去除该光阻层留下该硬掩模，以进行一非等向蚀刻制程，沿着该些深沟槽图案向下蚀刻，以于半导体基板112内形成多个深沟槽118，各深沟槽118均具有一第一侧118a与相对于第一侧118a的一第二侧118b，以本实施例为例，第一侧118a是位于图4中的左侧，而第二侧118b是位于图4中的右侧。

如图5所示，接着于深沟槽118表面形成一衬层(liner layer)119，例如一氮化硅衬层，再于深沟槽118内填入一牺牲层(sacrificial layer)120，其中牺牲层120的高度高于深沟槽118的底部，并藉由一湿蚀刻制程将超过牺牲层120的部分衬层119移除。

如图6所示，在移除牺牲层120后，会进行一氧化制程，以于深沟槽118侧壁的衬层119上方上形成一颈氧化层(collar oxide)122，再去除衬层119。其中颈氧化层122包含有一第一侧壁122a以及一第二侧壁122b，分别邻接于深沟槽118的第一侧118a与第二侧118b。

如图7所示，接着再于深沟槽118底部颈氧化层122的下方依序形成一下电极124、一介电层126以及一上电极128，以构成一电容130。在本发明的一实施例中，下电极124是藉由对深沟槽118底部的半导体基板112掺入N型或P型杂质所形成，介电层126为一复合介电层，例如一氮化硅-二氧化硅(NO)介电层或二氧化硅-氮化硅-二氧化硅(ONO)介电层，而上电极128则包含有已掺杂的多晶硅层。

如图8所示，接着于半导体基板112上形成一图案化的光阻层(未显示)覆盖住第一侧壁122a处而露出第二侧壁122b，接着再对未受光阻层覆盖的第二侧壁122b进行一蚀刻制程，将露出的部分第二侧壁122b去除，而使第二侧壁122b顶部约略与上电极128具有相同的高度，借着去除该光阻层，并于上电极128与颈氧化层122的第二侧壁122b上形成一埋藏式导电层132，例如可为一已掺杂的多晶硅层。值得注意的是各深沟槽118中的埋藏式导电层132均位于相对应的位置上，例如在图8中，各埋藏式导电层132便均位于深沟槽118的右侧。

如图9所示，接着对半导体基板112进行一黄光制程，藉由图案化的光阻层(未显示)于半导体基板112表面定义出一有源区域133，设于各深沟槽118之上，且与各深沟槽118部分重叠。

如图10至11图(图9中B-B′沿线的剖面示意图)所示，再进行一蚀刻制程，移除二有源区域133间未受光阻层覆盖的半导体基板112以及颈氧化层122的第三侧壁122c(如图9所示，第三侧壁122c为颈氧化层122中未受有源区域133的光阻层覆盖的区域)，以形成平行于有源区域133的开口135。值得注意的是此时在A-A′沿线上的剖面尚未有任何改变，但在B-B′沿线上的剖面结构将如图10所示，其中第三侧壁122c与邻接第三侧壁122c的半导体基板122的顶部高度将低于第一侧壁122a的顶部高度。然后于半导体基板112表面形成一隔离层136，例如可为二氧化硅层，填入于各有源区域133之间的开口135，并藉由一化学机械研磨制程，使隔离层136与有源区域133处的半导体基板112表面具有相同的高度。接着去除半导体基板112表面的氮化硅层116以及二氧化硅层114。

如图12所示，接着藉由热制程来使埋藏式导电层132中所掺杂的杂质向外扩散，以于半导体基板112中邻接于埋藏式导电层132的一侧形成一掺杂区，以作为一埋藏式导电带(buried strap)134。之后再于半导体基板112表面形成一栅极氧化层137，并于栅极氧化层137的上方形成多条字符线150，各字符线150是由已掺杂的金属硅化物及多晶硅所构成，并分别通过各深沟槽118的正上方。接着再进行一离子布植制程，于字符线150两侧分别形成掺杂区138与142，以分别作为源/漏极，而与作为栅极的字符线150共同构成一晶体管140，其中掺杂区138是连结到埋藏式导电带134，以经由埋藏式导电带134与埋藏式导电层132电连接至电容130中的上电极128，而能藉由晶体管140来控制对电容130的读取与写入。

如图13所示，接着会于字符线150上形成一介电层(未显示)，并于该介电层上形成多条平行排列的位线(bit line)160，其排列方向与字符线150相垂直，各位线160是藉由接触插塞(contact plug)162穿过该介电层，电连接到下方的掺杂区142，亦即晶体管的源极，而于半导体基板112表面形成多个储存单元170。

在半导体存储元件110中，每一个储存单元170皆是包含有一个位于深沟槽118底部的电容130以及一个位于深沟槽118右侧的晶体管140，晶体管140与电容130之间并是以埋藏式导电带134与埋藏式导电层132相电连接。此外，由于在先前的制作过程中，仅对颈氧化层122的第二侧壁122b进行部分蚀刻，因此对深沟槽118中的埋藏式导电层132而言，除了在颈氧化层122的第二侧壁122b处具有开口而可形成电路连通外，其余部分(如隔离层136与颈氧化层122的第一侧壁122a)皆受到绝缘材料的保护，因此，埋藏式导电层132仅可经由第二侧壁122b处的埋藏式导电带134向外形成电连接，而不会与附近的其它电路组件(例如邻近储存单元170中晶体管140或接触插塞162)形成短路。

在本发明的存储元件110中，由于电路布局的改变，因此各储存单元170间的最短距离也随之改变，如图11与图13所示，由于第三侧壁及隔离层136的存在，因此深沟槽118将不会与相邻储存单元170的有源区域133形成电连接，故两相邻储存单元170间的就不会受到习知技术中的L1的限制。因此，在本发明的电路布局架构下，显然可以制作较大尺寸的深沟槽118以进一步提升资料储存的时间，并同时享有较高的制程稳定度，不会产生短路的问题。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视申请专利范围所界定者为准。

Claims (15)

1.一种半导体存储元件的制作方法，其包含有；

提供一半导体基板，该半导体基板表面具有多个深沟槽，各该深沟槽包含有一第一侧、相对于该第一侧的一第二侧以及一第三侧位于该第一侧与该第二侧之间，该半导体基板表面并定义有多个有源区域，设于各该深沟槽之上，且与该深沟槽部分重叠；

于各该深沟槽内形成一颈氧化层，该颈氧化层包含有一第一侧壁、一第二侧壁以及一第三侧壁，分别邻接于各该深沟槽的该第一侧、该第二侧以及该第三侧；

于各该深沟槽底部形成一电容，该电容包含有一下电极、一上电极以及一介电层位于该下电极与该上电极之间，该上电极的顶部高度高于该颈氧化层的底部高度，但低于该颈氧化层的顶部高度；

部分移除该颈氧化层的该第二侧壁，以使该第二侧壁的顶部高度低于该第一侧壁的顶部高度；

于该上电极与该第二侧壁的上方形成一埋藏式导电层；

于该半导体基板内邻近该深沟槽的该第二侧边处形成一埋藏式导电带，该埋藏式导电带是邻接于该埋藏式导电层；以及

于该半导体基板表面邻近于该深沟槽的该第二侧边处形成一晶体管，各该晶体管包含有一源极、一漏极以及一栅极，且该漏极是经由该埋藏式导电带以及该埋藏式导电层电连接至该电容的该上电极。

2.根据权利要求1所述的半导体存储元件的制作方法，其中该方法在制作该些晶体管前，另包含有下列步骤：

形成一图案化的光阻层，覆盖于该些深沟槽及该些有源区域上；

进行一黄光制程，以部分移除该半导体基底以及该第三侧壁，而于邻近各该深沟槽的该第三侧处形成一开口，该开口是平行于该有源区域；以及

于该开口内形成一隔离层。

3.根据权利要求1所述的半导体存储元件的制作方法，其中该方法另包含有：

于该半导体基板表面形成一介电层；

于该介电层内形成多个接触插塞，各该接触插塞是分别电连接至一晶体管；以及

于该介电层上形成多条平行排列的位线，该位线是电连接至多个接触插塞，并藉由该些接触插塞电连接至多个晶体管。

4.根据权利要求1所述的半导体存储元件的制作方法，其中制作该晶体管包含有下列步骤：

于该半导体基板表面形成多条字符线，各该字符线穿过该有源区域；以及

进行一离子布植制程，以于该半导体基板表面的有源区域内形成二掺杂区，该二掺杂区分别位于该字符线的两侧。

5.根据权利要求4所述的半导体存储元件的制作方法，其中该些字符线是用来做为该晶体管的栅极。

6.根据权利要求4所述的半导体存储元件的制作方法，其中该二掺杂区是分别用来做为该晶体管的源极与漏极。

7.根据权利要求1所述的半导体存储元件的制作方法，其中该埋藏式导电层为一已掺杂的多晶硅层。

8.根据权利要求1所述的半导体存储元件的制作方法，其中该晶体管为一金属氧化半导体晶体管。

9.根据权利要求1所述的半导体存储元件的制作方法，其中该埋藏式导电层掺杂有杂质，且该方法另包含有一热制程，以使埋藏式导电层内的杂质向外扩散，以于该埋藏式导电层的一侧形成该埋藏式导电带。

10.一种半导体存储元件，其包含有：

一半导体基板；

多个储存单元位于该半导体基板上，各储存单元包含有：

一深沟槽，设于该半导体基板上，该深沟槽包含有一第一侧与相对于该第一侧的一第二侧；

一电容，设于该深沟槽的底部，该电容包含有一下电极、一上电极以及一介电层位于该下电极与该上电极之间；

一颈氧化层，设于该深沟槽的侧壁上，该颈氧化层包含有一第一侧壁位于该深沟槽的该第一侧与一第二侧壁位于该深沟槽的该第二侧，该第二侧壁的顶部高度低于该第一侧壁的顶部高度；

一埋藏式导电层，设于该深沟槽内该上电极与该颈氧化层的该第二侧壁边上方；以及

一金属氧化半导体晶体管，设于半导体基板表面的一有源区域上，该有源区域是邻接于该深沟槽的该第二侧，该金属氧化半导体晶体管包含有一栅极、一源极以及一漏极，其中该漏极是藉由该埋藏式导电层电连接至该电容；以及

一隔离层，设于该半导体基板中二相邻的储存单元之间，并平行于该有源区域。

11.根据权利要求10所述的半导体存储元件，其中该第一侧壁边顶部的高度等于该基板表面，而该第二侧壁边顶部的高度等于该上电极。

12.根据权利要求10所述的半导体存储元件，其中该颈氧化层另包含有一第三侧壁，位于该第一侧壁与该第二侧壁之间，该第三侧壁顶部的高度低于该第一侧壁。

13.根据权利要求12所述的半导体存储元件，其中该隔离层是邻接于该第三侧壁，并包覆该埋藏式导电层。

14.根据权利要求10所述的半导体存储元件，其中各该第二侧壁是位于各该深沟槽内的同一位置上。

15.根据权利要求10所述的半导体存储元件，其中各该储存单元另包含有一埋藏式导电带，邻接于该埋藏式导电层的一侧。

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