CN1612328A - 埋入式电容器介层窗的制造方法 - Google Patents
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Abstract
本发明披露了一种埋入式电容器介层窗的制造方法，此埋入式电容器具有一下电极、一电容介电层、一上电极及一抗反射层，其中，电容介电层、上电极及抗反射层组成埋入式电容器的侧壁，形成一介层窗，此一介层窗暴露出该埋入式电容器的侧壁。
Description
技术领域
本发明涉及一种半导体组件的制造方法，且特别涉及一种随机存取存储器(DRAM)电容器插塞的制造方法。
背景技术
目前有趋向于持续增加集成电路的存储器的存储密度，以增加单一芯片上的数据存储密度。高密度存储器所提供的存储空间通常会较密度较高，且与早期密度较低的存储器相比，在提供相同存储量的条件下每单位造价会更为便宜。而且通常比密度较低的的存储器芯片能提供较高的存储程度，或能改善其效率。公知的方法，是通过降低如导线(wiring lines)和晶体管栅极等部份结构的大小，以及降低结构间的分离来实现集成电路组件密度的提高的。其中降低电路结构的大小通常涉及缩小制造集成电路组件的“设计规则(design rules)”。
众所周知的随机存取存储器中，例如动态随机存取存储器(DRAM)或单晶体管静态随机存取存储器(One Transistor Static Random AccessMemory；1T-SRAM)中，数据的存储方式是：通过在半导体基底表面所形成的一列电容器中的每个电容器，选择性地充电(charging)或放电(discharging)而达到存储数据的目的。多数情况下，是借助于利用逻辑上为0的放电电容状态和逻辑上为1的充电电容状态，或者相反，而将二位数据中的其中一位存储在各电容器中。
存储器电容器电极的表面积可以决定被存储的电荷量，借助于电压的操作、可靠的分离电极的制造、和电容器介电材料的介电常数在电荷存储电容器电极之间的使用，可将电荷存储在每一个电容器上。可以通过使用转移场效应晶体管(FET)将电荷存储电容器选择性地耦合到位线(bit line)，再将电荷转移到电容器或将电荷由电容器中取出，借以进行存储器的读写操作。位于位线和转移场效应晶体管之间的接触窗做为转移场效应晶体管的一个源极/漏极(source/drain)电极，电荷存储电容器则与该转移场效应晶体管的另一个源极/漏极电极接触。字线(word line)的信号由场效应晶体管的栅极提供，栅极经由转移场效应晶体管与电荷存储电容器的下电极(lower electrode)连接，使电荷存储电容和位线之间易于进行电荷的转移。
然而，随着超大规模集成电路(ULSI)的发展，为了符合高密度集成电路的设计趋势，存储单元的尺寸也随之降至亚微米以下。另外，为能提高集成电路的集成度，目前半导体工业的趋势是将存储器单元以及快速反应的逻辑电路置于同一芯片(Chip)上。而且由于组件不断地缩小，促使存储器中电容的尺寸也随之减少，故其存储载流子的性能也相对降低。为了满足随机存取存储器组件的需求，其中一种涉及随机存取存储器结构的技术是采用埋入式电容器的设计。虽然埋入式电容器可以满足达到较小组件尺寸的需求，然而，公知的适用于随机存取存储器结构的埋入式电容器包括一下电极、一电容介电层、一上电极和一位于上电极之上的抗反射层。接着，在电容器上覆盖一介电层，并在此介电层及抗反射层中形成一介层窗，该介层窗暴露出上电极。通过在介层窗中形成插塞而使电容器的上电极得以和其它电路电性连接。抗反射层的材料一般是氮氧化硅、氮化硅、氮化钛或是氮化钽。这些材料的蚀刻难度较高，因此，若此介层窗和一逻辑组件或源漏极接的触窗的加工同时进行，则常常需要一种过蚀刻加工，否则需以两道掩模分别形成介层窗和接触窗。两道掩模使加工成本提高，而过蚀刻常会损伤逻辑组件或源漏极结构从而造成漏电流。提供低成本且可靠度高的上电极介层窗工艺成为一具有高度挑战性的工作。
发明内容
鉴于上述的发明背景中，随机存取存储器结构在加工埋入式电容器的介层窗时，若非采用成本较高的两道掩模的加工来得到较好的成品率，就得冒着过蚀刻常会损伤逻辑组件或源漏极结构而造成漏电流的风险来降低制造成本。因此本发明的目的就是提供一种埋入式电容器介层窗的制造方法，利用该方法，仅需一道掩模的加工，即可同时形成随机存取存储器结构埋入式电容器的介层窗及逻辑组件或源漏极的接触窗。
本发明的又一目的是提供一种埋入式电容器介层窗的制造方法，该方法是在随机存取存储器结构的埋入式电容器的上电极的侧壁形成介层窗，如此可以避开抗反射层的蚀刻，而介层窗也暴露出上电极的侧壁，后续介层插塞形成于介层窗内而可以和上电极具有良好的电性接触。由于无须蚀穿埋入式电容器的抗反射层，因此无须过蚀刻加工或是两道掩模的加工即能同时形成逻辑组件或源漏极的接触窗。
根据以上所述的目的，本发明提供了一种埋入式电容器介层窗的制造方法，至少包括：在一基底上形成一下电极、与覆盖该下电极的一第一介电层、一第一导体层及一抗反射层之后，以光刻加工蚀刻上述抗反射层、第一导体层及第一介电层，从而在预定位置形成埋入式电容器，接着，再形成一第二介电层于埋入式电容器之上并覆盖该埋入式电容器的侧壁，第一导体层系用作埋入式电容器的上电极。在要形成上电极的介层窗时，该介层窗的位置不完全处于抗反射层的上方，而是约在埋入式电容器的侧壁的位置，如此一来，介层窗会暴露出埋入式电容器的侧壁，也就是暴露出上电极的侧壁。
根据上述目的，本发明提供了一种适用于单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法，该方法包括：设置一基底，该基底上具有一存储器区及一逻辑组件区。在存储器区的一浅沟道隔离结构上形成多个开口，并在开口内形成下电极。接着于下电极及基底之上形成电容介电层、上电极与抗反射层。通过光刻加工而蚀刻除去部分位于基底上的抗反射层、上电极与电容介电层，构造出埋入式电容器。位于基底上的抗反射层、上电极与电容介电层组成该埋入式电容器的侧壁，形成为第一介电层覆盖的埋入式电容器。另外，在逻辑组件区形成逻辑组件并覆盖上一第二介电层。以一道掩模通过曝光限定出预定形成埋入式电容器介层插塞及逻辑组件接触(介层)插塞的位置，蚀刻第一介电层与第二介电层以形成介层窗及接触窗，其中，介层窗会暴露出埋入式电容器的侧壁。因为在介层窗的蚀刻过程中不需蚀穿抗反射层，因此不需过蚀刻加工，从而可以避免损伤逻辑组件造成漏电流。
根据以上所述的目的，本发明提供了一种适用于动态随机存取存储器的埋入式电容器的制造方法。该方法包括：在一基底上形成动态随机存取存储器的晶体管，在该晶体管上覆盖一第一介电层，在第一介电层内设置一接触插塞，其连接晶体管的漏极及电容器的下电极，其中电容器位于第一介电层之上。以一电容介电层覆盖下电极，并使之位于下电极周围的第一介电层的表面，在该电容介电层之上依序设置一上电极及一抗反射层。以一第二介电层覆盖第一介电层及电容器。以光刻加工限定出要形成连接晶体管源极的接触窗及连结电容器上电极介层窗的位置，并以蚀刻加工形成接触窗插塞及介层窗插塞，其中，介层窗会暴露出埋入式电容器的侧壁。因为在介层窗的蚀刻过程中不需蚀穿抗反射层，因此不需过蚀刻加工，从而可以避免损伤晶体管源极造成漏电流。
根据以上所述的目的，本发明提供了又一种适用于随机存取存储器的埋入式电容器介层窗的制造方法，可以避免在形成接触窗时的误对准造成无法有效暴露出埋入式电容器的侧壁。该方法包括：于电容器的两侧同时分别形成至少二个接触窗，以便同时暴露出电容器两侧的侧壁。即使稍有误对准发生，一侧的介层窗落于抗反射层之上，但另一侧介层窗仍能有效地暴露出。另外，尚可在电容器的每一侧或单侧形成至少两个接触窗，电容器每一侧的接触窗的中心相对于电容器侧壁的偏移量均不同，以确保至少有一个接触窗能暴露出电容器的侧壁，从而使接触窗对误对准的容许度大幅提高。
根据以上所述的目的，本发明还提供了一种介层窗结构，其包括至少一个介层窗，适用于埋入式电容器，该埋入式电容器位于一基底上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，电容介电层、上电极及抗反射层组成埋入式电容器的侧壁，其特征在于：介层窗暴露出侧壁。其中埋入式电容器适用于一随机存取存储器。而随机存取存储器可以是动态随机存取存储器或单一晶体管静态随机存取存储器。
根据以上所述的目的，本发明更提供了一种介层窗结构，其包括多个介层窗，适用于埋入式电容器。该埋入式电容器位于一基底上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，电容介电层、上电极及抗反射层组成埋入式电容器的侧壁，其特征在于：这些介层窗其中之一的中心与侧壁间的距离与其它介层窗的中心与侧壁的距离不同，以确保至少有一个介层窗可以暴露出侧壁。此一埋入式电容器适用于随机存取存储器且该随机存取存储器可以是动态随机存取存储器或单一晶体管静态随机存取存储器。
附图说明
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
图1为一埋入式电容器的剖面示意图，用以说明依照本发明第一较佳实施例的一种动态随机存取存储器的埋入式电容器介层窗的制造方法；
图2为一埋入式电容器的剖面示意图，用以说明依照本发明第二较佳实施例的一种单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法；
图3A为一埋入式电容器的俯视示意图，用以说明依照本发明第三较佳实施例的一种单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法；
图3B为依照图3A所示剖面线I-I′剖开的剖面示意图；
图4A为一俯视示意图，用以说明如图3A所示的介层窗加工发生误对准的情形；
图4B为依照图4A所示剖面线II-II′剖开的剖面示意图；
图5为一埋入式电容器的俯视示意图，用以说明一种单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法；以及
图6为一电压与电流关系曲线图，其对应于运用本发明所制造的电路。
各组件指代符号简单说明
100、200、300：基底
102：栅极
104：公共源极
106：漏极
108：接触插塞
110、114、120、210、216、303、314：介电层
112、208、301：下电极
116、212、304：上电极
118、214、306：抗反射层
122、224：接触窗
124、222、310、312、316：介层窗
126、226、308：侧壁
202：逻辑组件区
204：单一晶体管静态随机存取存储器区
206、302：浅沟道隔离结构
218：栅极结构
220：硅化金属层
具体实施方式
实施例1
请参照图1，该图为说明依照本发明第一较佳实施例的一种动态随机存取存储器的埋入式电容器介层窗的制造方法的剖面示意图。在一基底100上具有栅极102、公共源极104及漏极106。在栅极102、公共源极104及漏极106上覆盖一介电层110，而一下电极112位于介电层110之上，形成介电层110的材料可以为利用一化学气相沉积工艺沉积的氧化硅或低介电系数材料。一接触插塞108电性连接漏极106及下电极112。一第一介电层114、一上电极116与一抗反射层118覆盖下电极112，下电极112、第一介电层114、上电极116与抗反射层118构成一埋入式电容器，其中，上电极116及下电极112的材料为一种导体材料，例如可为多晶硅、掺杂多晶硅或金属。第一介电层114为一电容介电层，一般为氧化硅及氮化硅的复层结构或是高介电系数的金属氧化物材料，例如五氧化二钽(Ta2O5)等等。至于形成抗反射层118的材料，一般系为氮化硅或氮氧化硅。一介电层120覆盖于埋入式电容器之上，形成介电层112的材料可以为一化学气相沉积工艺所沉积的氧化硅或低介电系数材料。
接着，通过一光刻加工形成暴露出埋入式电容器(上电极116)的侧壁126的介层窗124。众所周知，若欲减少掩模数，即需介层窗124的形成与公共源极104的接触窗122的加工同时进行，由于为了蚀穿抗反射层118而暴露出上电极116，常常需要一种过蚀刻加工，而该过蚀刻加工会损伤到公共源极104从而造成漏电流，甚至可能蚀穿公共源极104而造成组件故障。为避免过蚀刻的缺点，公知的是采用两道掩模的加工，以分别形成介层窗124和接触窗122。
运用本发明所提供的方法，可以使用一道掩模的加工同时形成介层窗124和接触窗122，且无须使用过蚀刻加工，如此可提高加工成品率且降低加工成本。介层窗124形成的位置不完全处于抗反射层118的上方，而是约在埋入式电容器的侧壁126的位置，如此一来，介层窗124会暴露出埋入式电容器的侧壁126，也就是暴露出上电极116的侧壁。因此，可以避开蚀穿抗反射层118却有效地暴露出上电极116，从而使后续形成的介层插塞(图中未示)能和上电极116形成良好的电性接触。另外，由于无须过蚀刻加工，接触窗122可以同时进行而无须第二道掩模加工。
实施例2
请参照图2，其为说明依照本发明第二较佳实施例的一种单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法的剖面示意图。在一基底200上具有逻辑组件区202及单一晶体管静态随机存取存储器区204。在逻辑组件区202上具有栅极结构218及硅化金属层220。在单一晶体管静态随机存取存储器区204具有一浅沟道隔离结构206，一埋入式电容器位于浅沟道隔离结构206之内。该埋入式电容器包括一下电极208、一第一介电层210、一上电极212及一抗反射层214，其中，上电极212及下电极208的材料为一种导体材料，例如可为多晶硅、掺杂多晶硅或金属。第一介电层210为一电容介电层，一般为氧化硅及氮化硅的复层结构或是高介电系数的金属氧化物材料，例如五氧化二钽(Ta2O5)等等。至于形成抗反射层214的材料，一般为氮化硅或氮氧化硅。
在基底200所有的组件上覆盖一第二介电层216，形成第二介电层216的材料可以为一化学气相沉积工艺所沉积的氧化硅或低介电系数材料。接着，需要形成暴露出上电极212的介层窗222。众所周知，若欲减少掩模数，介层窗222的形成需要和硅化金属层220的接触窗224的加工同时进行，由于为蚀穿抗反射层214而暴露出上电极212，常常需要一种过蚀刻加工，过蚀刻加工会损伤到硅化金属层220而造成漏电流，甚至可能蚀穿硅化金属层220而造成逻辑组件故障。为避免过蚀刻的缺点，公知的是采用两道掩模的加工以分别形成介层窗222和接触窗224。
运用本发明所提供的方法，可以使用一道掩模的加工同时形成介层窗222和接触窗224，且无须使用过蚀刻加工，如此可提高加工成品率且降低加工成本。介层窗222形成的位置不完全处于抗反射层214上方，而是约在埋入式电容器的侧壁226的位置，如此一来，介层窗222会暴露出埋入式电容器的侧壁226，也就是暴露出上电极212的侧壁。因此可以避开蚀穿抗反射层214，却能有效暴露出上电极212，而使后续形成的介层插塞(未示于图中)能和上电极212形成良好的电性接触。另外，由于无须过蚀刻加工，接触窗224可以同时进行，无须第二道掩模的加工。
实施例3
由前两个实施例中可知，利用介层窗暴露出埋入式电容器(上电极)侧壁的加工，可以避免过蚀刻加工可能造成的伤害及减少一道掩模的加工以降低成本。但与公知技术相比，在形成介层窗的过程中的加工裕度(Window)较小，在发生误对准时会造成介层窗无法有效暴露出埋入式电容器(上电极)的侧壁，为在使用本发明所披露的介层窗制造方法时解决这一问题，本实施例中披露一种简单的设计，可以增加形成介层窗的过程中的加工裕度。
请参照图3A，该图为说明依照本发明第三较佳实施例的一种单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法的俯视示意图。在介电层314的下方为一单一晶体管静态随机存取存储器的埋入式电容器。在沉积介电层314之前，在执行构造埋入式电容器的光刻步骤时，同时限定一开口(如虚线所示)，此一开口的四边均为系为埋入式电容器(上电极)的侧壁308。在形成介电层314之后，再以一如前二实施例中所述的光刻加工形成介层窗310，介层窗310暴露出埋入式电容器(上电极)的侧壁308。
请参照图3B，其为依照图3A所示剖面线I-I′剖开的剖面示意图。在一基底300上具有一浅沟道隔离结构302，一埋入式电容器位于浅沟道隔离结构302之内。埋入式电容器包括一下电极301、一第一介电层303、一上电极304及一抗反射层306，其中，上电极304及下电极301的材料为一导体材料，例如可为多晶硅、掺杂多晶硅或金属。第一介电层303为一电容介电层，一般为氧化硅及氮化硅的复层结构或是高介电系数的金属氧化物材料，例如五氧化二钽(Ta2O5)等等。至于形成抗反射层306的材料，一般系为氮化硅或氮氧化硅。在执行构造埋入式电容器的光刻步骤时，同时构造出一开口以暴露出埋入式电容器(上电极)的侧壁308，接着，在基底300所有的组件上覆盖一第二介电层314，形成第二介电层314的材料可以为一化学气相沉积工艺所沉积的氧化硅或低介电系数材料。两个介层窗310分别暴露出埋入式电容器(上电极)的侧壁308。
请参照图4A，其为说明如图3A所示的介层窗加工发生误对准的情形的俯视示意图。在沉积介电层314之前，在执行构造埋入式电容器的光刻步骤时，同时限定一开口(如虚线所示)，此一开口的四边均为系为埋入式电容器(上电极)的侧壁308。在形成介电层314之后，再以一种如前二个实施例中所述的光刻加工形成介层窗312，介层窗312必须暴露出埋入式电容器(上电极)的侧壁308，但在加工中发生误对准，和图3A相比，介层窗312较介层窗310向左偏移。
请参照图4B，其为依照图4A所示剖面线II-II′剖开的剖面示意图。图4B与图3B所示结构大致相同，故不再赘述。在形成介层窗312时发生了误对准，向左侧偏移，所以左侧的介层窗312停在抗反射层306之上，无法暴露出上电极304或是埋入式电容器(上电极)的侧壁308，但右侧的介层窗312仍可以有效地发挥作用，从而暴露出埋入式电容器(上电极)的侧壁308。
除了如图3A及图3B所示的设计可有效地增加形成介层窗的过程中的加工裕度之外，请参照图5，可以将形成介层窗的过程中的加工裕度再大幅提高。图5为说明一种单一晶体管静态随机存取存储器的埋入式电容器介层窗的制造方法的俯视示意图。在沉积介电层314之前构造埋入式电容器的光刻步骤时，同样还限定一开口(如虚线所示)，此一开口的四边均为系为埋入式电容器(上电极)的侧壁308。在形成介电层314之后，再以如前二个实施例中所述的光刻加工形成介层窗316。介层窗316的数目至少为两个，可仅形成于开口的一侧，当然也可形成于开口的两侧，图5中所示单边4个介层窗316，目的仅在于表示介层窗316的数目应该是多个，图5中所示两边各形成四个介层窗316，目的仅在于表示介层窗316可分别形成于开口的两侧，而非表示介层窗316必须形成于开口的两侧。
如图5所示，在同侧至少二个介层窗316的中心与埋入式电容器(上电极)的侧壁308间的距离不一，在此设计下，即使在光刻加工中发生误对准，至少有一个介层窗316可以有效地暴露出埋入式电容器(上电极)的侧壁308。在图5中所示的同侧四个介层窗316的排列方式仅为例示，在设计上仅需使位于同侧不同的介层窗316的中心与埋入式电容器(上电极)的侧壁308间的距离产生差异即可，至于位于同侧的不同介层窗316如何排列并非本发明的重点。
另外，本实施例所披露的埋入式电容器的介层窗制造方法，并不仅局限适用于单一晶体管静态随机存取存储器，也可适用于动态随机存取存储器或其它随机存取存储器的中。
请参照图6，该图为对应于运用本发明所制造的电路的电压与电流关系曲线图，其中X轴表示电压而Y轴表示电流。利用本发明所披露的埋入式电容器的介层窗制造方法，形成连结埋入式电容器上电极的介层窗后，在介层窗中形成介层窗插塞。在具有四千个插塞的电路的两端加上电压并量测电流，由图6中发现，运用本发明所制造的电路随着两端所加电压的改变，量测到的电流也随之改变，电压与电流间呈线性关系，此电路的特性符合欧姆定律。
由上述本发明数个较佳实施例可知，应用本发明具有下列优点。运用本发明所提供的方法，可以使用一道掩模的加工而同时形成介层窗和接触窗，且无须使用过蚀刻加工，如此可提高加工成品率且降低加工成本。介层窗形成的位置不完全在抗反射层的上方，而是约在埋入式电容器的侧壁的位置，埋入式电容器的侧壁可以在构造埋入式电容器的光刻加工中一并形成，如此一来，介层窗会暴露出埋入式电容器的侧壁，也就是暴露出上电极的侧壁。因此可以避开蚀穿抗反射层，却能有效地暴露出上电极，从而使后续形成的介层插塞能和上电极212形成良好的电性接触。另外，由于无须过蚀刻加工，用来形成逻辑组件或公共源极接触插塞的接触窗可以同时进行，无须第二道掩模的加工。
虽然本发明已以数较佳实施例披露如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围的条件下，当可作各种的更动与修改，因此本发明的保护范围当视所附权利要求书范围为准。
Claims (15)
1.一种埋入式电容器介层窗的制造方法，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，该制造方法至少包括：
形成一介电层覆盖该埋入式电容器及该基底；以及
形成一介层窗于该介电层之内以暴露出该埋入式电容器的侧壁。
2.一种埋入式电容器介层窗的制造方法，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，该方法制造至少包括：
形成一介电层覆盖该埋入式电容器及该基底；以及
形成多个介层窗于该介电层之内，其中，该多个介层窗中至少一个介层窗的中心与该侧壁的距离不同于该多个介层窗中其余介层窗的中心与该侧壁的距离，以确保有效地暴露出该埋入式电容器的侧壁。
3.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该电容介电层的材料可以为氧化硅、氮化硅或高介电系数金属氧化物。
4.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中该埋入式电容器适用于随机存取存储器。
5.根据权利要求4所述的埋入式电容器介层窗的制造方法，其中该随机存取存储器可以为动态随机存取存储器或单一晶体管静态随机存取存储器。
6.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该介电层的材料为氧化硅或低介电系数材料。
7.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中于该基底表面更形成一氧化层。
8.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该下电极的材料为多晶硅、掺杂多晶硅或金属。
9.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该上电极的材料为多晶硅、掺杂多晶硅或金属。
10.根据权利要求5所述的埋入式电容器介层窗的制造方法，其中该动态随机存取存储器具有位于一基底上的晶体管，一第一介电层覆盖该晶体管，一接触插塞位于该第一介电层内并电性连接该晶体管的漏极，该制造方法进一步包括：
在形成该介电层之前，包括：
形成一下电极于该第一介电层之上，且该下电极与该接触插塞电性连接；
形成一电容介电层，该电容介电层覆盖该下电极及该第一介电层；
形成一上电极，该上电极覆盖该电容介电层；
形成一抗反射层于该上电极之上；以及
进行第一光刻加工以构造一埋入式电容器，其中，该埋入式电容器位于该第一介电层上的侧壁系由该抗反射层、该上电极及该电容介电层所组成；以及
于形成该介层窗的同时，包括：
形成一接触窗，该接触窗暴露出该晶体管的源极。
11.根据权利要求5所述的埋入式电容器介层窗的制造方法，其中该单一晶体管静态随机存取存储器具有位于一基底上的一浅沟道隔离结构，该基底表面具有一氧化层，该浅沟道隔离结构具有至少一个开口，该制造方法进一步包括：
在形成该介电层之前，包括：
形成一下电极于该开口之内；
形成一电容介电层，该电容介电层覆盖该下电极及该氧化层；
形成一上电极于该电容介电层之上；
形成一抗反射层于该上电极之上；以及
进行第一光刻加工以构造一埋入式电容器，其中，该埋入式电容器位于该氧化层上的侧壁系由该抗反射层、该上电极及该电容介电层所组成；以及
于形成该介层窗的同时，包括：
形成一接触窗，该接触窗暴露出位于该基底上的一逻辑组件区的导体结构。
12.一种介层窗结构，包括至少一介层窗，适用于覆盖于一埋入式电容器上的介电层之内，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，其特征在于：该介层窗暴露出该侧壁。
13.一种介层窗结构，包括多个介层窗，适用于覆盖在一埋入式电容器上的介电层之内，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，其特征在于：该多个介层窗中至少一个介质窗的中心与该侧壁的距离不同于该多个介质窗中其余介层窗的中心与该侧壁的距离以便暴露出该侧壁。
14.根据权利要求12或13所述的介层窗结构，其中该埋入式电容器适用于随机存取存储器。
15.根据权利要求12或13所述的介层窗结构，其中该随机存取存储器可以为动态随机存取存储器或单一晶体管静态随机存取存储器。
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