TWI223894B - A method for fabricating a window of a buried capacitor - Google Patents
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Description
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五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種半導體元件的製造方法，且特別是有 關於一種隨機存取記憶體（Random Dynamic Access Memory ; DRAM)電容器插塞的製造方法。 【先前技術】 目前有持續增加積體電路記憶體儲存密度的趨勢，以增加 單一晶片資料儲存的程度。高密度記憶體所提供的儲^ ^ 常會較緊密，且每位元單位造價會比早期不緊密的記憶體 提供相同儲存量的複數晶片便宜。而且通常比早期不g宓 的記憶體晶片能提供較高程度的儲存，或能改善其效率= 習知提高積體電路元件密度的方法，已藉由降低部份結構 的大小比如導線（wiring !ines)和電晶體閘極 (transistor gates)，以及降低結構間的分離來達成。 二中、=低電路結構的大小通常是指縮小製造積體電路元件 ，设計規則（design rules )，，。 白機存取記憶體，例如動態隨機存取記憶體（Dwamic a lc Random Access Mem〇ry ; dr
Transistor statlc；anl^ M-ory ;1T —SRAM)，資料的儲存方式，是經由在半導體y n:形成的一列電容器中之每個電容器'，選擇性地； i 曰^ng)或放電荷Ulscharglng)而達成儲存 荷雷六灿& 、 疋猎由、纟口合邏輯上為〇的放電 何電合狀恶，㈣輯上為！的帶電荷電容狀態、，或者相 五、發明說明（2) 反，而將二位元資料中的 > 記憶體電容器電極的表面 兀儲存在每個電容器中。 經由電壓的操作、掣^可、可以決定被儲存的電荷數量， 質的介電常數在電荷儲分離電㉟、和《容器介電 荷儲存在每一個電容器上广=電極之間的使用，而將電 由使用轉移場效應電晶體j f記憶體讀寫操作的進行可以藉 FET)將電荷儲存電容哭選摆=ld effect transistor， Une)，再將電荷轉移°到電擇/=輕合到位元線（blt 出。位於位元線和轉移場效應；：：電二由電容器中取 移場效應電晶體的一個 7曰曰體之間的接觸窗做為轉 極，電荷儲存電容器則與轉二i=』S〇YCe / 電 /汲極電極接觸。字元 =政應電晶體的另一個源極 電晶體的閘極供應，妒由曰;1 lne )的訊號由場效應 容器下電極（1 ^ %效應電晶體與電荷儲存電 和位元線之間很容易進行電荷的轉連移接使電何儲存電容 體ΐϊ超大型積體電路(ULSI)的發展，為了符合高② :?體電路之設計趨勢，記憶胞(Ce⑴之尺寸亦 台匕 月匕 中 =米^下。另夕卜’為能提升積體電路的集積I，目前半 :體業的趨勢係將記憶體單元以及快速反應之邏輯電路 放在同一晶片（Chip)上。而且由於元件不斷的縮小 使記憶體中電容的尺寸也隨之減少，故其儲存載子之性 亦相對降低。為了滿足隨機存取記憶體元件的需求，其寸 一種没计係於隨機存取記憶體結構係採埋入式電容器的$ 計。雖然埋入式電容器可以達到較小的元件尺寸的需求1
五、發明說明（3) ς而，1知適用於隨機存取記憶體結 ^ 括—下電極、—電容介電層、一里入式電各器包 接著，在電容器上復蓋位於 !層及抗反射層中形成-介層窗，介層窗並在此介 精由在介層窗中形成插塞而 1 *露出上電極。 電路電性連接。抗反射層二!極得以和其他 石夕' i化鈇或是氮化组。：匕=氣氣化石夕、氮化 此，若此介層窗和—邏輯I ^、及=難度較高，因 時進行，常常需要-過觸窗的製程同 刻常會損傷邏輯二程的成本提高，過』 成本且可靠度高之極結籌而造成漏電流。提供低 性的工作。 ° "層f製程成為1有高度挑戰 種 隨機存取記憶體結構在製作埋^ 非採用成本較高Μ +t 田#、 平乂阿的兩道光罩製卷 目著過钱刻常备招旅 > A ^ φ曰禎傷邏輯元件$ 的風險來降低赞i皮+ 士 叶^ 種撣入<1 成本。因此才 ，即二，容器介層窗的製造方 窗及邏^蚪形成隨機存取記憶體 邏輯7"件或源汲極接的接觸 【發朋内容】 鑒於上述之發明背景中， 式電容器的介層窗時，若 來得到較好的良率，就得 源/及極結構而造成漏電流 發明的目的就是在提供一 法’僅需一道光罩的萝 結構埋入式電容器的介層 窗。 本發明之又一目的為提供 種埋入式電容器介層窗 1223894 五、發明說明（4) 製造方法，其係 電極的側壁形成 而介層窗也暴露 層窗内可以和上 埋入式電容器之 光罩製程即能同 根據以上所述之 層窗的 一第一後，以 介電層 一第二 側壁， 欲形成 層的上 來，介 上電極 根據以 體靜態 法’提 區。在 開〇内 射層於 部分位 製造方法 介電層、 一微影蝕 ，以在預 介電層於 第一導體 上電極的 方，而是 層窗會暴 之側壁。 上所述之 隨機存取 供一基底 記憶體區 形成下電 下電極及 於基底上 於隨機存取 介層窗，如 出上電極的 電極具有良 抗反射層， 時形成邏輯 目的，本發 記憶體結 此可以避 側壁，後 好的電性 因此無須 元件或源 構之埋入式 開抗反射層 續介層插塞 接觸。由於 過餘刻製程 沒極接的接 明提供了一種埋入式 至少包括··在一基底上形成 第一導體層與一抗 刻製程蝕刻 定位置形成 埋入式電容 層係作為埋 介層窗時， 約在埋入式 露出埋入式 抗反射層 埋入式電 器之上並 入式電容 介層窗的 電容器之 電容器之 反射層覆蓋 、第一導體 容器，接著 覆蓋埋入式 器之上電極 位置不完全 侧壁的位置 側壁，也就 明提供了一種適用於 入式電容器介層窗之 目的，本發 記憶體之埋 ，基底上具有一記憶體區及 邏 之一淺溝渠隔離上形成複數個開 成電容介電層、上電 以一微影餘刻製程， 、上電極與電容介電 極。接著形 基底之上。 之抗反射層 電容器上 的普虫刻， 形成於介 無須蝕穿 或是兩道 觸窗。 電容器介 下電極， 下電極之 層及第一 ，再形成 電容器之 之用。在 在抗反射 5 如此一 是暴露出 單一電晶 製造方 輯元件 口，並在 極與抗反 蝕刻移除 層以定義
第8頁 1223894 五、發明説明（5) 出埋入式電 容介電層組 蓋埋入式電 蓋上〆第一 器介層插塞 一介電層與 層窗會暴露 過程中不需 免損傷邏輯 根據以上所 存取犯憶體 動態隨機存 介電層’一 及電容器之 介電層覆蓋 面，一上電 第二介電層 出欲形成連 層窗的位置 塞，其中， 介層窗的|生 製程而可以 根據以上所 取記憶體之 容器。位 成埋入式 容器。另 介電層。 及邏輯元 第二介電 出埋入式 蝕穿抗反 元件而造 述之目的 之埋入式 取記憶體 接觸插塞 下電極， 下電極並 極及一抗 覆蓋第一 接電晶體 ，並以一 介層窗會 刻過程中 避免損傷 述之目的 埋入式電 於基底 電容器 外，在 以一道 件接觸 層以形 電容器 射層， 成漏電 ，本發 電容器 的電晶 位於第 電容器 位於下 反射層 介電層 源極之 蝕刻製 暴露出 不需蝕 電晶體 ’本發 容器介 之上之抗 的側壁， 邏輯元件 光罩曝出 (介層） 成介層窗 之側壁。 因此不需 流〇 明提供了 之製造方 體，在電 反射層 電極與電 形成一第一介電層覆 區形成邏輯元件並覆 預定形成埋入式電容 插塞的位置，钮刻第 及接觸窗，其中，介 因為在介層窗的餘刻 過蝕刻製程而可以避 一種適用於動態隨機 法。在一基底上具有 晶體上覆蓋 —介電層内連接電晶體的汲極 位於第一介電層之上 上 第 電極周圍 依序位於 及電容器 接觸窗及 程形成界 埋入式電 穿抗反射 源極而造 明更提供 層窗之製 之第一介電 電容介電層 。以 微影 。一電容 層之表 之上。一 製程定義 上電極介 介層窗插 。因為在 需過蝕刻 連結電容器 處窗插塞及 容器之側壁 層，因此不 成漏電流。 了一種適用於隨機存 造方法，可以避免在
1223894 五、發明說明（6) 形成接觸窗時的誤對準而盔 之側壁。i少二接觸窗同日、寺$效的暴露出埋入式電容器 能同時暴露出電容器兩側二」形成於電容器兩側以期望 一側的介層窗停於抗反射層」^。即使稍有誤對準發生， 效的暴露出。另外，尚可^ 丄但另一側介層窗仍能有 少兩個接觸窗，雷究哭怠“各态的每一側或單側形成至 器側壁的偏移量接觸窗的中心相對於電容 容器的側壁，而使接觸窗對誤對^:接觸窗能暴露出電 根據以上所述之目的，本發明更楹极谷忍度大幅提高。 容器位於-上ίίΓ入式電容器之上，埋入式電 上電極及-抗反射層1中，電容介電層電 射層組成埋入式電容器的側壁， 和及抗反 出側壁。其中埋入式電容哭欲在於·介層窗暴露 電晶體靜態隨機存取記憶體。"機存取§己憶體或單一 所述…，本發明更提供了-種介層窗結構， ο括稷數個介層窗，適用於埋入式電容器之上。 容器位於一基底之上且具有一下電極'一電容介電層1一 上電極及一抗反射層，其中，電容介電層、上電極i抗反 射層組成埋入式電容器的側壁，其特徵在於：這些介層窗 其中之一之中心與側壁間的距離與其他介層窗之^心二側 壁的距離不同，以確保至少一個介層窗可以暴露出側壁。 此一埋入式電容器適用於一隨機存取記憶體之上且隨機存
1223894 五、發明說明（7) ，，憶體可以為動態隨機存取記憶體或單一電晶體靜態隨 機存取記憶體。 實施方式 f施例丄 =ί =第1圖，係繪示依照本發明第一較佳實施例的一種 恶，機存取記憶體之埋入式電容器介層窗之製造方法剖 面不思圖。在一基底100上具有閘極102 '共同源極104及 二06。在閘極102、共同源極104及汲極上覆蓋一介 2奸=一下電極112位於介電層11()之上，形成介電 1低入Φ材/可以為一化學氣相沉積製程所沉積之氧化矽 i極11 ?。係數材質。一接觸插塞1 0 8電性連接没極1⑽及下 ll/f f it f第一介電層114、一上電極116與一抗反射層 η6ί;::;;12，Τ電極112、第一介電層114、上電極 ^抗反射層118形成一埋入式電容器，其中，上電極 及下電極11 2的材質為一導體材質 摻雜多晶矽或金屬。坌一人φ ^ , 例如可為多晶矽、 般為氧化石夕及氮化石夕之複；,4二為;八電容介電層，-化物材質，例如五氧化二;/:以=電係數之金屬氧 射層U8的材f，一般係為氮化石;5)“。至於形成抗反 120覆蓋於埋入式電容器之上 ^ =化石夕。一介電層 為-化學氣相沉積製程所沉積之氧成二電層112的材質可以 質。 檟乳化矽或低介電係數材 1223894
接者，藉由一微影蝕刻製程形成暴露出埋入哭 電極η"之側壁126的介層窗124。習知在形气::二= r同時進扞士罩數，έ和共同源極104的接觸窗122的製 私同$進订’由於為了要蝕穿抗反射層118而異㊉山 極116，常常需要一過蝕刻製程，過蝕刻製程；：傷= 同源=1G4而造成漏電流，甚至可能#穿共同源極叫而迭 成兀件的失敗。為避免過蝕刻的缺點，習知採兩道光 私以为別形成介層窗1 2 4和接觸窗；[2 2。 / 運用本發明所提供的方法，可以使用一道光罩製程同時形 成介層自1 2 4和接觸窗1 2 2，且無須使用過飯刻製程，如此 可提升製程良率且降低製程的成本。介層窗丨24形成的位 置不完全在抗反射層11 8的上方，而是約在埋入式電容器 之側壁126的位置，如此一來，介層窗124會暴露出埋入式 電容裔之側壁1 2 6 ’也就是暴露出上電極11 6之側壁。如此 一來，可以避開蝕穿抗反射層丨丨8，卻能有效的暴露出上 電極11 6，使後續形成之介層插塞（未繪示於圖上），能 和上電極11 6形成良好的電性接觸。另外，由於無須過餘 刻製程，接觸窗1 2 2可以同時進行，無須第二道光罩製 程0 : 施例2 請參照第2圖，係繪示依照本發明第二較佳實施例的一種 單一電晶體靜態隨機存取記憶體之埋入式電容器介層窗之 製造方法剖面示思圖。在一基底2〇〇上具有邏輯元件區2〇2
第12頁 1223894 五、發明說明（9) 及單一電晶體靜態隨機存取記憶體區2 0 4。在邏輯元件區 2 0 2上具有閘極結構2 1 8及矽化金屬層2 2 0。在單一電晶體 靜悲隨機存取記憶體區2 〇 4具有一淺溝渠隔離結構2 〇 6，一 埋入式電容器位於淺溝渠隔離結構2 〇 6之内了埋入式電容 器包括一下電極2〇8、一第一介電層21〇、一上電極2 12及 一抗反射層214，其中，上電極212及下電極208的材質為 一導體材質，例如可為多晶矽、摻雜多晶矽或金屬。第一 介$層210為一電容介電層，一般為氧化矽及氮化矽之複 層結構或是高介電係數之金屬氧化物材質，例如五氧化二 麵（ΤΑ〇5 )等等。至於形成抗反射層2 1 4的材質，一般传 為氮化矽或氮氧化矽。 係 ^基底200所有的元件上覆蓋一第二介電層216，形成第二 介電層216的材質可以為一化學氣相沉積製程所沉積之氧 ，石夕或低介電係數材質。接著，需要形成暴露出上電極 的η層窗222。習知在形成介層窗222時，若欲減少光 ^ 會和矽化金屬層的接觸窗224的製程同時進行， 於為了要蝕穿抗反射層214而暴露出上電極212，常當+ = !製程’過餘刻製程會損傷到石夕化金屬層22。而而 我甚至可罐石夕化金屬層220而造成邏輯元 八 、、為避免過蝕刻的缺點，習知採兩道光罩製鞋 刀別形成介層窗2 2 2和接觸窗2 2 4 〇 ::=明所提供的方法，τ以使用一道光罩製程 成’丨層囪222和接觸窗224，且鉦須使用汛铋引制$ 夕 可捭乳制，A 儿"、、々便用過餘刻製程，如此 衣王良率且降低製程的成本。介層窗2 2 2形成的位
1223894 五、發明説明（ίο) 置不完全在抗反射層214的上方，而是約在埋入式電容器 之側壁2 2 6的位置，如此一來，介層窗2 2 2會暴露出埋入式 電容器之側壁226，也就是暴露出上電極21 2之側壁。如此 一來，可以避開蝕穿抗反射層214，卻能有效的暴露出上 電極2 1 2，使後續形成之介層插塞（未繪示於圖上），能 和上電極2 1 2形成良好的電性接觸。另外，由於無須過飯 刻製程’接觸窗2 2 4可以同時進行，無須第二道光罩製 程。 ' 實施例3 由前兩個實施例中可4口，妥丨丨& θ , U T J知，利用介層窗暴露出埋入式電容哭 傷=^ =:二：：避免過触刻製程可能造成： 形成介層窗的過程成本。但與習知相較’在 準發生時會造成介層^ 度較小，在誤對 電極）的側壁，為^，有效暴露出埋入式電容器（上 製造方法，本實；2問題而使本發明所揭露的介層窗 成介層窗的過程中之制々、t由種間早的5又计，可以增加形 請參照第3A圖，係绔t二：又。 單一電晶體靜態p :J々照本發明第三較佳實施例的一種 製造方法之俯二：音‘取二己憶體之埋入式電容器介層窗之 晶體靜態隨機存取：：二電層3“的下方為一單 314之前，在執行定式電容器。在沉積介電層 同時定義1 口（如虛線所二器：^
第14頁 )’此-開口的四邊岣為係 1223894
為埋入式電容器（上電極）的側壁3 〇 8。在形成介電層3 i 4 之ί ’再以一如前二實施例中所述之微影蝕刻製程形成介 層窗3 1 0 ’介層窗3 1 0暴露出埋入式電容器（上電極）的侧 壁308。 J :參照^ 3B圖，係繪示依照第3 A圖之剖面線丨_丨，所繪示之 d面示思圖。在一基底3 〇 〇上具有一淺溝渠隔離結構3 〇 2， 一埋入式電容器位於淺溝渠隔離結構3〇2之内。埋入式電 容器包括一下電極301、一第一介電層3〇3、一上電極3〇4 及一抗反射層30 6，其中，上電極3 04及下電極3〇1的材質 為-導體材質，例如可為多晶石夕、摻雜多晶石夕或金屬。、 -介電層30 3為-電容介電層’一般為氧化石夕及氣化石夕之 複層結構或是高介電係數之金屬氧化物 二组（Ta2〇5)料。至於形成抗反射層3〇6的材質，—氧般化 係為氮化石夕或氮，切。在定義埋人式電容器的微影 步驟時，同時定義一開口以暴露出埋入式電容器（上」 )的側壁308，接^，在基底3 0 0所有的元件上覆蓋—第二 介電層314 ’形成第二介電層314的材質可以為—化學氣相 沉積製程所沉積之氧化矽或低介電係數材質。兩個介層 310分別暴露出埋入式電容器（上電極）的側壁3〇8。θ 請參照第4Α圖，係繪示如第3Α圖所示之介層窗製程發生莩 對準的情形之俯視示意圖。在沉積介電層314之前，在執、 行定義埋入式電容器的微影蝕刻步驟時，同時定義一開口 (如虚線所示），此一開口的四邊均為係為埋入式電^哭 (上電極）的側壁3〇8。在形成介電層314之後，再以一二
第15頁 1223894 、發明說明（12) 二實施例中所述之妈旦7 窗川必須暴露出埋^式^容刻哭製(程上形層窗川，介層 在製程中發生誤對二電二厂乂上電極）的側壁308，但 ^層窗310向左偏移弟3Α圖相較之下，介層窗312較 : ΐ:會示依ί第“圖之剖面線Π-Π’所繪示 故不再瞽=i = B圖與第3Β圖所緣示之結構大致相同， ^ ^ >成介層窗31 2時發生了誤對準，向左側
，移’所以左側的介層窗31 J 埋入气電右Λ的/1上層/312仍可以有效的發揮作用，暴露出 里入式電谷态（上電極）的側壁3〇8。 的;::ί5效:增 _ !:?的過谷度再大“提升：：：： 处種單一電晶體靜恶隨機存取記憶體之埋入式容器人 =之3造方法之俯視示意圖。在沉積介電層314之前定V 埋入式電容器的微影蝕刻步驟時，同樣同時定義一開口 ;如虛線所示），此一開口的四邊均為係為埋入式電容琴 (上電極）的側壁308。在形成介電層314之後， 列中Λ述為之二虫刻製程形成介層窗316。介層 固316的數目至少為兩個，可僅形成於開口的一卷 然，亦可形成於開口之兩側’第5圖中所繪示單邊4個田 = 316僅為表現介層窗316的數目需為複數個， 曰 、會示兩邊各形成四個介層窗316僅為表現介層窗316可分別 1223894 五、發明說明（13) 形成於開口的 的兩側。 如第5圖所示， 電容器（上電 下，即使在微 3 1 6可以有效白 308。在第5圖 僅為例示，在 中心與埋入式 差異即可，至 發明之重點。 另外，本實施 法，並不僅侷 也可適用於動 中 〇 請參照第6圖 電壓與電流的 利用本發明所 成連結埋入式 介層窗插塞。 量測電流，由 著兩端所加之 壓與電流間成 由上述本發明 兩側，而非表示介層窗3 1 6必須形成於開口 在同側至少二個介層窗3 1 6的中心與埋入式 極）的側壁3 0 8間的距離不一，在此設計之 影製程中發生誤對準，至少有一個介層窗 暴露出埋入式電容器（上電極）的側壁 中所繪示之同側四個介層窗3丨6的排列方式 設計上僅需使位於同侧不同之介層窗3 1 6的 電容器（上電極）的側壁3 〇 8間的距離產生 於位於同側不同介層窗3丨6如何排列並非本 例所揭露的埋入式電容器的介層窗製造方 限適用於單一電晶體靜態隨機存取記憶體， 態隨機存取記憶體或其他隨機存取記^體之 ，第6圖係繪示一運用本發明所製造之電路的 對應圖，其中軸代表電壓W軸代表電流。 揭露的埋入式電容器的介層窗製造方法，形 電容器上電極的介層窗冑，在介層窗中形成 f具有四千個插塞的電$的兩端加上電壓並 苐6圖中發現，運用本發明所製造 電壓的改變，量測到的電流也跟著改變 線性關係，此電路之特性符合歐姆 ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ „ 1223894 五、發明說明（14) 優點。運用本發明所提供的方法，可以使用一道光罩製程 同時形成介層窗和接觸窗，且無須使用過蝕刻製程，如此 可提升製程良率且降低製程的成本。介層窗形成的位置不 完全在抗反射層的上方，而是約在埋入式電容器之侧壁的 位置，埋入式電容器之侧壁可以在定義埋入式電容器的微 影#刻製程中一併形成，如此一來，介層窗會暴露出埋入 式電容器之側壁，也就是暴露出上電極之側壁。如此一 來，可以避開蝕穿抗反射層，卻能有效的暴露出上電極， 使後續形成之介層插塞，能和上電極2 1 2形成良好的電性 接觸。另外，由於無須過蝕刻製程，用來形成邏輯元件或 共同源極接觸插塞之接觸窗可以同時進行，無須第二道光 罩製程。 雖然本發明已以數較佳實施例揭露如上，然其並非用以限 定本發明，任何熟習此技藝者，在不脫離本發明之精神和 範圍内，當可作各種之更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。
第18頁 1223894 圖式簡單說明 為讓本發明之上述和其他目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 第1圖係繪示依照本發明第一較佳實施例的一種動態隨機 存取記憶體之埋入式電容器介層窗之製造方法剖面示意 圖， 第2圖係繪示依照本發明第二較佳實施例的一種單一電晶 體靜態隨機存取記憶體之埋入式電容器介層窗之製造方法 剖面不意圖， 第3 A圖係繪示依照本發明第三較佳實施例的一種單一電晶 體靜態隨機存取記憶體之埋入式電容器介層窗之製造方法 之俯視不意圖， 第3B圖係繪示依照第3 A圖之剖面線I - Γ所繪示之剖面示意 圖； 第4 A圖係繪示如第3 A圖所示之介層窗製程發生誤對準的情 形之俯視不意圖， 第4B圖係繪示依照第4 A圖之剖面線I I - I I ’所繪示之剖面示 意圖； 第5圖係繪示一種單一電晶體靜態隨機存取記憶體之埋入 式電容器介層窗之製造方法之俯視示意圖；以及 第6圖係繪示一運用本發明所製造之電路的電壓與電流的 對應圖。
第19頁 1223894 圖式簡單說明 【元件代表符號簡單說明】 1 0 0、2 0 0、3 0 0 :基底 1 0 2 :閘極 1 0 4 :共同源極 1 0 6 :汲極 1 0 8 :接觸插塞 110、114 > 120、210、216、303、314 ··介電層 112、208、301 :下電極 116、212、304 :上電極 1 1 8、2 1 4、3 0 6 :抗反射層1 2 2、2 2 4 :接觸窗 124、222、310、312、316 :介層窗 126、226、308 :侧壁 202 :邏輯元件區
2 0 4 ·早一電晶體靜態隨機存取記憶體區 2 0 6、3 0 2 :淺溝渠隔離結構 2 1 8 :閘極結構 2 2 0 :矽化金屬層
第20頁
Claims (1)
1223894 六、申請專利範圍 % 種埋入式電容器介層窗之製造方法，該埋入式電容， =位於一基底之上且具有一下電極、一電容介電層、一上 電極及一抗反射層，其中，該電容介電層、該上電極及該 抗反射層組成該埋入式電容器的側壁，該方法至少包含· 形成一介電層覆蓋該埋入式電容器及該基底；以及3 形成一介層窗於該介電層之内以暴露出該埋入式電容器 側壁。 2.如申請專利範圍第丨項所述之埋入式電容器介屛 形成該電容介電層的材質可以為氧：矽、ϊ 化石夕或尚”電係數金屬氧化物。 亂 3二申請么利f圍第1項所述之埋入式電容器介層窗之彭 以方法、、中邊埋入式電容器適用於一隨機存取記憶體： 4·如申請專利範圍第3項所述之埋入 造方？，其中該隨機存取記憶體可以為動製 體或單一電晶體靜態隨機存取記憶體。 現 ' 子取5己憶 5.如申請專利範圍第丨項所述之埋入式電 八 造方法，其中形成該介電層之材質為氧化:；丨a窗之製 材質。 匕石夕或低介電係數 之製 6 ·如申請專利範圍第1項所述之埋入式抑 、电谷斋介層窗 第21頁 1223894 六、申請專利範圍 造方法，其中形成該基底表面更具有一氧化層。 7. 如申請專利範圍第1項所述之埋入式電容器介層窗之製 造方法，其中形成該下電極的材質為多晶矽、摻雜多晶矽 或金屬。 8. 如申請專利範圍第1項所述之埋入式電容器介層窗之製 造方法，其中形成該上電極的材質為多晶矽、摻雜多晶矽 或金屬。 9 造 製 之 窗 層 介 器 容 式 入 埋 體 憶 記 取 存 機 隨 能5 動 二e一 一 種 上 之 底 基一 之 體 晶 ^6-一 有 具 於 用 適 法 方 該 法 方 第 内 之 層 電 介： 一括 第包 該少 於至 位法 塞方 插該 觸， 接極 一汲 ，之 晶晶 一- 亥亥 =口=口 蓋接 覆連 層fi 電電 介並 塞 拒 觸 接 1 第 該 與 並 上 之 層 ^¾ 介一 第 該 於 極 If、6- 下； 一接 成連 形性 層 電 介一 第 該 及·， 極層 ^与^vg 下介 該容 蓋電 覆該 層蓋 電覆 介極 容電 電上 1 t 成成 形形 中 其 器 容 式 入 埋 •， 一 上義 之定 極以 電程 上製 該刻 於蝕 層影 射微 反一 抗第 一 一 成行 形進 射 反 抗 該 由 係 壁 侧 之·， 上成 層組 電所 介層 一 電 第介 該容 於電 位該 器及 容極 ^¾^¾ ^¾^9 式上 入該 埋、 該層 器 容 電 式 入 fml il 該 及 層 介 - 第 該 蓋 覆 層 ^¾ 介 二 第 1 成及 形以
第22頁 六、申請專利範圍 進 <亍^_ 中仃if二微影蝕刻製程形成〆介層窗及一接觸窗，其 露出；雷Ϊ Ϊ暴露出該埋入式電容器之側壁，該接觸窗暴 Λ电日日體之源極。 10·如 入式電 材質為 11. 如 入式電 材質為 12. 如 入式電 為多晶 13. 如 入式電 為多晶 I請專利範圍第9項所述之動態隨機存取記憶體埋 ，器介層窗之製造方法，其中形成該第一介電層之 虱化矽或低介電係數材質。 I請專利範圍第9項所述之動態隨機存取記憶體埋 ，器介層窗之製造方法，其中形成該第二介電層之 虱化矽或低介電係數材質。 =請專利範圍第9項所述之動態隨機存取記憶體埋 各器介層窗之製造方法，其中形成該下電極的材質 矽、摻雜多晶矽或金屬。 、 申請專利範圍第9項所述之動態隨機存取記憶體堙 容器介層窗之製造方法，其中形成該上電極的材質 矽、摻雜多晶矽或金屬。 、 1 4 ·、如申請專利範圍第9項所述之動恶隨機存取記憶體埋 入式電容器介層窗之製造方法，其中形成該電容介電層的 材質可以為氧化矽、氮化矽成高介電係數金屬氧化物。
1223894 六、申請專利範圍 15办一種單一電晶體靜態隨機存取記憶體埋入式電容器介 二由之製造方法，該方法適用於具有一淺溝渠隔離結構之 一基底之上，該基底表面具有一氧化層，該淺溝渠隔離結 構具有至少一開口，該方法至少包括： 形成一下電極於該開口之内； 形成一電容介電層覆蓋該下電極及該氧化層； 形成一上電極於該電容介電層之上； 形成一抗反射層於該上電極之上； 進行一第一微影蝕刻製程以定義一埋入式電容器，其中， 違埋入式電容器位於該氧化層上之側壁係由該抗反射層、 該上電極及該電容介電層所組成； 形成一介電層覆蓋該墊氧化層及該埋入式電容器；以及 進行一弟一微影|虫刻製程形成一介層窗及一接觸窗，其 中，該接觸窗暴露出該埋入式電容器之側壁，該接觸窗暴 露出位於該基底上一邏輯元件區之一導體結構。 16·如申請專利範圍第丨5項所述之單一電晶體靜態隨機存 取記憶體埋入式電容器介層窗之製造方法，其中形成該介 電層之材質為氧化石夕或低介電係數材貝。 17·如申請專利範圍第丨5項所述之單一電晶體靜態隨機存 取記憶體埋入式電容器介層窗之製造方法，其中形成該下 電極的材質為多晶石夕、換雜多晶石夕或至屬。 1223894
8二如申請專利範圍第1 5項所述之單一 取5己憶體埋入式電容器介層窗之製造方 電極的材質為多晶矽、摻雜多晶矽或金 電晶體靜態隨機存 法，其中形成該上 屬。 19.如申請專利範 取記憶體埋入式電 谷介電層的材質可 氧化物。 圍第1 5項所述之單一 容器介層窗之製造方 以為氧化石夕、氮化石夕 電晶體靜態隨機存 法，其中形成該電 或高介電係數金屬 t〇· 一種埋入式電容器介層窗之製造方法，該埋入式電容 器位於一基底之上且具有一下電極、一電容介電層、一上 電極及一抗反射層，其中，該電容介電層、該上電極及該 抗反射層組成該埋入式電容器的側壁，該方法至少包含·· 形成一介電層覆蓋該埋入式電容器及該基底；以及 形成複數個介層窗於該介電層之内，其中，至少一該些介 層窗之中心與該側壁的距離與其他該些介層窗之中心與該 侧壁的距離不同，以確保有效地暴露出該埋入式電容器的 側壁。 21·如申請專利範圍第2〇項所述之埋入式電容器介層窗之 製造方法，其中形成該電容介電層的材質可以為氧化石夕、 氮化矽或高介電係數金屬氧化物。 2 2.如申請專利範圍第2 〇項所述之埋入式電容器介層
1223894 六、申請專利範圍 製造方法，其中該埋入式電容器適用於一隨機存取記憶 體。 2 3.如申請專利範圍第2 2項所述之埋入式電容器介層窗之 製造方法，其中該隨機存取記憶體可以為動態隨機存取記 憶體或單一電晶體靜態隨機存取記憶體。 24. 如申請專利範圍第20項所述之埋入式電容器介層窗之 製造方法，其中形成該介電層之材質為氧化矽或低介電係
數材質。 25. 如申請專利範圍第20項所述之埋入式電容器介層窗之 製造方法，其中形成該下電極的材質為多晶矽、掺雜多晶 石夕或金屬。 26. 如申請專利範圍第20項所述之埋入式電容器介層窗之 製造方法，其中形成該上電極的材質為多晶矽、摻雜多晶 石夕或金屬。
27. 如申請專利範圍第20項所述之埋入式電容器介層窗之 製造方法，其中形成該基底表面更具有一氧化層。 28. —種介層窗結構，包括至少一介層窗，適用於埋入式 電容器之上，該埋入式電容器位於一基底之上且具有一下
第26頁 1223894
六、申請專利範圍 電極、一電容介電層、一上電極及一抗反射層，其中^ 電谷"電層、該上電極及該抗反射層組成該埋入式办2 的側壁，其特徵在於··該介層窗暴露出該側壁。 谷為 2 9.、如申請專利範圍第28項所述之介層窗結構，其中該埋 入式電容器適用於一隨機存取記憶體。 / 3^ ·如申請專利範圍第2 9項所述之介層窗結構，其中該隨 ，存取記憶體可以為動態隨機存取記憶體或單一電晶體靜 悲'隨機存取記憶體。 ^ 一種介層窗結構，包括複數個介層窗，適用於埋入式 電合裔之上’該埋入式電容器位於一基底之上且具有一下 ^極一電谷介電層、一上電極及一抗反射層，其中，該 電容介電層、該上電極及該抗反射層組成該埋入式電容器 的側壁’其特徵在於：至少一該些介層窗之中心與該侧壁 的距離與其他該些介層窗之中心與該側壁的距離不同以暴 露出該側壁。 3 2 ·如申請專利範圍第3 1項所述之介層窗結構，其中該埋 入式電容器適用於一隨機存取記憶體。 如申請專利範圍第32項所述之介層窗結構，其中該隨 機存取記憶體可以為動態隨機存取記憶體或單一電晶體靜
1223894 六、申請專利範圍 態隨機存取記憶體 1BI 第28頁
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