CN101996940B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。在制造半导体器件的方法中，到达单元晶体管扩散区的第一接触孔、到达单元晶体管扩散区的位线接触孔和与位线接触孔连通的互连凹槽被掩埋在第一绝缘膜中。另外，通过将导电材料掩埋在第一接触孔、位线接触孔和互连凹槽中，分别形成第一接触插塞和位线接触，并且第一接触插塞通过在第二绝缘膜中形成的开口被电连接到在第三绝缘膜中形成的电容器。

Description

半导体器件及其制造方法
本申请基于日本专利申请No.2009-194665，其内容通过引用结合于此。
技术领域
本发明涉及一种存储器嵌入式逻辑半导体器件及其制造方法，在该半导体器件中，存储器部和逻辑电路集成在同一半导体衬底上。
背景技术
在存储器嵌入式逻辑LSI中，存储器部和逻辑电路集成在同一半导体衬底上。由于动态随机存取存储器(DRAM)的单元面积小于静态RAM(SRAM)的单元面积，因此DRAM嵌入式逻辑LSI具有的优点在于能够嵌入大容量存储的存储器器件，并且另一方面，其具有的缺点在于除了形成逻辑电路的工艺之外还需要DRAM形成工艺，这导致高的制造成本。作为DRAM存储器单元的结构，被称作堆叠型和沟槽型的两种结构是已知的。在沟槽型中，由于蚀刻导致在半导体衬底中形成深的凹槽，并且电容器材料掩埋在该凹槽中。为此，问题在于，必须以高精度形成具有高纵横比的凹槽，并且需要在所形成的凹槽内均匀地形成电容器绝缘膜，这导致难以变薄。
同时，堆叠型被分为位线上电容器(COB)型和位线下电容器(CUB)型。CUB型结构是其中电容器被形成在比位线更靠下的层中的结构。另一方面，在COB型结构中，电容器被形成在比位线更靠上的层中。通常，COB型结构在变薄方面相对于CUB型结构具有优势。在例如日本未审专利公布No.2002-353334中公开了这种COB型结构。
下文中，将概述包括日本未审专利公布No.2002-353334中公开的COB型结构的DRAM嵌入式逻辑半导体器件。图1是半导体器件的示意性横截面图。如图1中所示，半导体器件包括在同一半导体衬底11上的其中形成存储器单元的DRAM区和其中形成逻辑电路的逻辑区。在半导体衬底11上，顺序地堆叠第一绝缘膜19、第二绝缘膜25、第三绝缘膜40、第四绝缘膜43和第五绝缘膜44。
在DRAM区中，在第二绝缘膜25中形成的凹槽内形成位线34，在比位线34更靠上的第三绝缘膜40的凹部41中形成具有金属-绝缘体-金属(MIM)结构的电容器(电容元件)42。在第一绝缘膜19和第二绝缘膜25中分别形成接触孔20和38，并且将引出电极(takeoffelectrode)21和存储节点接触插塞39掩埋在接触孔20和38中。引出电极21和存储节点接触插塞39电连接在MOS晶体管的杂质扩散区13与电容器42之间。互连凹槽151和152被形成在最上层的第五绝缘膜44中，以及由铜等制成的互连161和162掩埋在互连凹槽151和152中。互连161通过电极141被连接到电容器42。
另一方面，在逻辑区(标准电压逻辑区和高电压逻辑区)中，形成穿过第二绝缘膜25、第三绝缘膜40和第四绝缘膜43的接触孔133、134、137、135和136。引出电极(接触插塞)143、144、147、145和146分别掩埋在接触孔133、134、137、135和136内。另外，引出电极(接触插塞)59和69掩埋在第一绝缘膜19中形成的接触孔内。引出电极59和69通过硅化物膜连接到杂质扩散区(源区和漏区)55和65。互连凹槽153、154、155和156被形成在最上层的第五绝缘膜44中，由铜等制成的金属互连163、164、165和166被掩埋在互连凹槽153、154、155和156中。引出电极59、69、143至147电连接在最上层的金属互连163至166与MOS晶体管的杂质扩散区(源区和漏区)55和65之间。
本发明的发明人已经认识到如下问题。在日本未审专利公布No.2002-353334所公开的半导体器件的COB型结构中，存在如下问题：第二绝缘膜25被形成在第一绝缘膜19上，然后位线34和存储节点接触39平行地形成在第二绝缘膜25中，这导致制造工艺的数目增加。
如上所述，在DRAM区中，在第一绝缘膜19中形成接触孔20，以便将杂质扩散区13连接到电容器42，以及在第二绝缘膜25中形成接触孔38。存储节点接触插塞39和引出电极21堆叠在这些接触孔20和38内。因此，存在的问题在于接触孔20和38的纵横比高，这导致电容器42与杂质扩散区13之间的连接电阻增大。
另一方面，在逻辑区中，通过以下步骤形成引出电极144至146：形成穿过第二绝缘膜25、第三绝缘膜40和第四绝缘膜43的接触孔134至136，并且将诸如钨的金属材料掩埋在这些接触孔134至136中。因此，存在的另一个问题在于接触孔134至136的纵横比高，这导致连接电阻增大。
通常，在制造半导体器件的过程中，虽然通过执行各向异性干法蚀刻形成接触孔，但是与所形成的接触孔的开口相邻的侧壁从垂直方向略微倾斜，在所述各向异性干法蚀刻中，对于绝缘膜，光致抗蚀剂用作掩模。因此，由于接触孔的底部面积小于开口的面积，因此其底部的接触电阻增大。因此，当接触孔20、38和134至136的纵横比变高时，连接电阻增大。
考虑到这种环境，本发明的目的在于提供一种半导体器件及其制造方法，该半导体器件具有能够减少制造工艺的数目并实现低连接电阻的结构。
发明内容
在一个实施例中，提供一种制造半导体器件的方法，该方法包括：在半导体衬底的存储器区中形成单元晶体管，以及在半导体衬底的逻辑区中形成逻辑器件；形成第一绝缘膜，所述第一绝缘膜用于覆盖半导体衬底上方的单元晶体管和逻辑器件；通过利用蚀刻对第一绝缘膜进行选择性地处理，形成位线互连凹槽；通过利用蚀刻对第一绝缘膜进行选择性地处理，形成到达单元晶体管的第一扩散区的第一接触孔，以及形成到达单元晶体管的第二扩散区并且与互连凹槽连通的位线接触孔；通过将导电材料掩埋在第一接触孔中，形成第一接触插塞，并且通过将导电材料掩埋在位线接触孔和互连凹槽中，形成位线接触插塞和位线；形成第二绝缘膜，所述第二绝缘膜用于覆盖第一绝缘膜上方的第一接触插塞和位线；通过利用蚀刻对第二绝缘膜进行选择性地处理，形成到达第一接触插塞的第一开口；在形成第一开口之后，在第二绝缘膜上方形成第三绝缘膜；通过利用蚀刻对第三绝缘膜进行处理，形成与第一开口连通的凹部；以及在凹部中形成电容器，电容器通过第一开口被电连接到第一接触插塞。
如上所述，在根据本发明的制造半导体器件的方法中，到达单元晶体管的第一扩散区的第一接触孔、到达单元晶体管的第二扩散区的位线接触孔和与位线接触孔连通的互连凹槽被掩埋在同一绝缘膜(第一绝缘膜)中，并且通过将导电材料掩埋在第一接触孔、位线接触孔和互连凹槽中，分别形成第一接触插塞、位线接触插塞和位线。另外，在该制造方法中，第一接触插塞通过第二绝缘膜中形成的第一开口被电连接到第二绝缘膜上的第三绝缘膜中形成的电容器。由此，电容器与单元晶体管的第一扩散区之间的距离可以被缩短，由此使得电容器与单元晶体管之间的连接电阻减小。
另外，由于第一接触孔的纵横比相对小，因此即使在第一开口的尺寸(开口直径)减小，也可以确保足够的连接电阻。为此，通过减小第一开口的尺寸(开口直径)，可以防止第一开口内的导电材料与位线之间的短路。
另外，通过将导电材料同时掩埋在第一接触孔和互连凹槽中，可以同时形成第一接触插塞和位线，由此使得工艺数目减小。
在另一个实施例中，提供了一种半导体器件，该半导体器件包括：单元晶体管，所述单元晶体管形成在半导体衬底的存储器区中；逻辑器件，所述逻辑器件形成在半导体衬底的逻辑区中；第一绝缘膜，所述第一绝缘膜形成在半导体器件上方，以便覆盖单元晶体管和逻辑器件；第一接触插塞，所述第一接触插塞掩埋在第一绝缘膜中，并且电连接到单元晶体管的第一扩散区；位线接触插塞，所述位线接触插塞掩埋在第一绝缘膜中，并且电连接到单元晶体管的第二扩散区；位线，所述位线掩埋在第一绝缘膜中，并且电连接到位线接触插塞的上部；第二绝缘膜，所述第二绝缘膜形成在第一绝缘膜上方，以便覆盖位线，并且具有第一贯通孔；第三绝缘膜，所述第三绝缘膜形成在第二绝缘膜上方；以及电容器，所述电容器掩埋在第三绝缘膜中，并且通过第一贯通孔被电连接到第一接触插塞。
如上所述，在根据本发明的半导体器件中，位线接触插塞、位线和第一接触插塞中的任一个被掩埋在第一绝缘膜中，以及第一接触插塞通过在第二绝缘膜中形成的第一贯通孔被电连接到第三绝缘膜内的电容器。因此，电容器与单元晶体管的第一扩散区之间的距离可以被缩短，由此使得电容器与单元晶体管之间的连接电阻减小。
另外，由于第一接触孔的纵横比相对小，因此即使第一开口的尺寸(开口直径)减小时，也可以确保足够的连接电阻。为此，通过减小第一开口的尺寸(开口直径)，可以防止在第一开口与位线之间的短路。
根据本发明，可以降低电容器与单元晶体管之间的连接电阻。另外，通过减少制造工艺的数目，可以抑制制造半导体器件的成本。
附图说明
从下面结合附图对某些优选实施例进行的说明中，本发明的以上和其他目的、优点和特征将变得清楚，其中：
图1是现有技术的半导体器件的示意性横截面图；
图2是示出根据本发明实施例的半导体器件的示意性构造的横截面图；
图3是示意性示出根据实施例的制造半导体器件的方法的过程的横截面图；
图4是示意性示出制造根据实施例的半导体器件的方法的过程的横截面图；
图5是示意性示出制造根据实施例的半导体器件的方法的过程的横截面图；
图6是示意性示出制造根据实施例的半导体器件的方法的过程的横截面图；
图7是示意性示出制造根据实施例的半导体器件的方法的过程的横截面图；
图8是示意性示出制造根据实施例的半导体器件的方法的过程的横截面图；
图9是示意性示出制造根据实施例的半导体器件的方法的过程的横截面图；
图10是示意性示出图4所示的堆叠结构中的存储器区结构的上表面的图示。
具体实施方式
现在，本文中将参照示例性实施例来描述本发明。本领域的技术人员将认识到，使用本发明的教导可以实现许多可替选的实施例，并且本发明不限于为了说明目的而示出的实施例。
下文中，将参照附图来描述本发明的实施例。在所有附图中，用类似的附图标记表示类似的元件，并且将不再重复对其的说明。
图2是示出根据本发明实施例的半导体器件200的示意性构造的横截面图。半导体器件200包括在半导体衬底201的存储器区中形成的单元晶体管(未示出)和在半导体衬底201的逻辑区中形成的逻辑器件。该逻辑器件包括逻辑晶体管。在图2中，示出具有栅氧化物膜203、栅电极204和扩散区(源区和漏区)206G和206H的逻辑晶体管。
在存储器区和逻辑区上，第一层间绝缘膜208P、第二层间绝缘膜212、第三层间绝缘膜214P、第四层间绝缘膜219、第五层间绝缘膜222和第六层间绝缘膜223按此顺序形成在半导体衬底201上。
第一层间绝缘膜208P被形成为覆盖在半导体衬底201上形成的单元晶体管和逻辑器件。在存储器区中，与单元晶体管的扩散区(源区和漏区：第一扩散区)206A、206C、206D和206F分别电连接的接触插塞210A、210B、210C和210D被掩埋在第一层间绝缘膜208P中。
另外，具有T形横截面的位线接触211B和211F被掩埋在第一层间绝缘膜208P内，位线接触211B和211F分别电连接到单元晶体管的扩散区(源区和漏区：第二扩散区)206B和206E。位线接触211B和211F中的每个由连接到半导体衬底201内的扩散区206B或206E的位线接触插塞以及连续地连接到该位线接触插塞的上部的位线构成。
第二层间绝缘膜212覆盖位线接触211B和211F并且具有多个贯通孔。通过这些贯通孔与第一层间绝缘膜208P内的接触插塞210A、210B和210C、210D电连接的电容器被掩埋在第三层间绝缘膜214P中。如图2所示，该电容器具有金属-绝缘体-金属(MIM)结构，该MIM结构由与接触插塞210A至210D电连接的下电极层216、用于覆盖下电极层216的电介质膜217和在电介质膜217上形成的上电极层218构成。
在逻辑区中，与逻辑晶体管的扩散区(源区和漏区)206G和206H分别电连接的接触插塞210E和210F被掩埋在第一层间绝缘膜208P内。与上互连226A和226B分别电连接的上部接触插塞221A和221B被掩埋在第三层间绝缘膜214P和第四层间绝缘膜219内，以及这些上部接触插塞221A和221B通过在第二层间绝缘膜212中形成的贯通孔(第二贯通孔)被连接到接触插塞210E和210F。
第一层间绝缘膜208P、接触插塞210A至210D、位线接触211B和211F以及接触插塞210E和210F的上表面被平坦化，并且位于同一平面。为此，可以减薄第二层间绝缘膜212的厚度以等于或小于50nm，而没有通过CMP工艺对在第一层间绝缘膜208P上形成的第二层间绝缘膜212的上表面进行平坦化。
图3至图9是示意性示出制造上述半导体器件200的方法的过程的横截面图。该制造半导体器件200的方法包括：
(a)在半导体衬底201的存储器区中形成单元晶体管，并且在半导体衬底201的逻辑区中形成逻辑器件(图3)；
(b)形成第一层间绝缘膜208，用于覆盖半导体衬底201上的单元晶体管和逻辑器件(图3)；
(c)通过利用蚀刻对第一层间绝缘膜208进行选择性地处理，形成位线互连凹槽(图4)；
(d)通过利用蚀刻对第一层间绝缘膜208进行选择性地处理，形成到达单元晶体管的第一扩散区206A、206C、206D和206F的第一接触孔；以及形成位线接触孔，所述位线接触孔到达单元晶体管的第二扩散区206B和206E并且与互连凹槽连通(图4)；
(e)通过将导电材料掩埋在第一接触孔中，形成接触插塞210A至210D，以及通过将导电材料掩埋在位线接触孔和互连凹槽中，形成由位线接触插塞和位线构成的位线接触211A、211B、211C、211D、211E、211F和211G(图4)；
(f)形成第二层间绝缘膜212，用于覆盖在第一层间绝缘膜208P上的接触插塞210A至210D和位线接触211A至211F(图5)；
(g)通过利用蚀刻对第二层间绝缘膜212进行选择性地处理，形成到达接触插塞210A至210D的开口213A至213D(图5)；
(h)在步骤(g)之后，在第二层间绝缘膜212上形成第三层间绝缘膜214(图6)；
(i)通过利用蚀刻对第三层间绝缘膜214进行处理，形成与开口213A至213D连通的凹部215(图7)；以及
(j)在凹部215中，形成电容器，该电容器通过开口213A至213D被电连接到接触插塞210A至210D(图8和图9)。
下文中，将更详细地描述根据实施例的制造方法。
如图3所示，在存储器区中，在半导体衬底201中形成元件隔离区202A至202G，以及在逻辑区中，在半导体衬底201中形成元件隔离区202H和202I。通过例如以浅沟槽隔离(STI)方法形成凹槽、在凹槽中填充绝缘膜并将其平坦化，形成这些元件隔离区202A至202G、202H和202I。在由这些元件隔离区202A至202G隔离的晶体管形成区中，形成单元晶体管(例如，DRAM晶体管)或逻辑晶体管。
如图3中所示，在存储器区中，在半导体衬底的上层中，形成作为单元晶体管的源区和漏区的扩散区206A至206F。在这些扩散区206A至206F上，分别形成镍硅化物等的硅化物层(自对准硅化物)207A至207F。另一方面，在逻辑区中，通过栅氧化物膜203在半导体衬底201上形成栅电极204，并且在其上形成用于覆盖栅电极204两侧的侧壁分隔物205A和205B。通过离子注入，以自对准方式在半导体衬底201的上层上形成扩散区(源区和漏区)206G和206H，在所述离子注入中，使用侧壁分隔物205A和205B以及元件隔离区202H和202I作为掩模。另外，在这些扩散区206G和206H上分别形成镍硅化物等的硅化物层(自对准硅化物)207G和207H。
接着，通过如下步骤形成第一层间绝缘膜208(图3)：在半导体衬底201上沉积氧化硅膜等，以便覆盖上述单元晶体管或逻辑晶体管，并且通过CMP法对氧化硅膜的上表面进行平坦化。
在形成第一层间绝缘膜208之后，通过利用光刻法和选择性蚀刻对第一层间绝缘膜208进行构图，形成其中掩埋图4中的位线接触211A至211G的上部(位线)的互连凹槽。
随后，通过利用光刻法和选择性蚀刻对第一层间绝缘膜208进行构图，形成其中掩埋图4的接触插塞210A至210D的接触孔，并且形成其中掩埋图4中的接触插塞210E和210F的接触孔。这些接触孔中的每个暴露扩散区206A、206C、206D、206F、206G和206H上的硅化物层207A、207C、207D、207F、207G和207H。同时，在第一层间绝缘膜208中还形成其中掩埋位线接触211A至211G的下部(位线接触插塞)的位线接触孔。其中掩埋图4中所示的位线接触孔211B和211F的下部的位线接触孔暴露在扩散区206B和206F上的硅化物层207B和207F。
同时，在实施例中，虽然在执行形成互连凹槽的步骤之后执行形成接触孔或位线接触孔的步骤，但是可以改变这些步骤的程序。
此后，通过化学气相沉积(CVD)法等，在上述接触孔、位线接触孔和互连凹槽中，形成诸如氮化钛的阻挡金属。另外，诸如钨的导电材料通过这些阻挡金属被掩埋在上述接触孔、位线接触孔和互连凹槽中。随后，通过用CMP工艺，通过去除额外的阻挡金属或导电材料，同时形成接触插塞210A至210D、位线接触211A至211G以及接触插塞210E和210F。同时，通过该CMP工艺，对接触插塞210A至210D、位线接触211A至211G以及接触插塞210E和210F进行平坦化，使表面不粗糙。结果，如图4所示，形成第一层间绝缘膜208P，接触插塞210A至210D、位线接触211A至211G以及接触插塞210E和210F被掩埋在第一层间绝缘膜208P中。
同时，虽然在图4的横截面图中没有示出位线接触211A、211C、211D、211E和211G的下部，但是它们连接到图4中没有示出的扩散区上的硅化物层。
图10是示意性示出图4所示的堆叠结构中的存储器区结构的上表面的图示。沿着图10的线A1-A2截取的横截面图对应于图4的横截面图。为了方便说明，在图10中没有示出第一层间绝缘膜208P。如图10所示，构成多个单元晶体管的栅电极230A至230F被平行地布置，以及位线接触211A至211G被平行地布置，以便与这些栅电极230A至230F相交。
接着，在第一层间绝缘膜208P上，沉积具有的厚度约为50nm的诸如氮化硅的氮化物膜制成的第二层间绝缘膜212。随后，利用光刻法和选择性蚀刻对第二层间绝缘膜进行构图。结果，如图5中所示，在第二层间绝缘膜212中，分别形成用于暴露接触插塞210A至210D的开口213A至213D。
然后，如图6所示，形成第三层间绝缘膜214，在第三层间绝缘膜214中掩埋MIM电容器。通过利用光刻法和干法蚀刻处理第三层间绝缘膜214，形成与第二层间绝缘膜212的开口213A至213D连通的凹部215(图7)。在第三层间绝缘膜214与第二层间绝缘膜212的选择性比足够高的情况下，执行这种情况下的干法蚀刻。由此，可以通过去除开口213A至213D中掩埋的绝缘材料，再次暴露接触插塞210A至210D的上表面。
接着，在凹部215的底部和其侧壁中，生长诸如氮化钛的电极层。随后，将抗蚀剂掩埋在凹部215中之后，以及执行回蚀刻，通过去除抗蚀剂来形成图8中所示的下电极层216。此时，开口213A至213D中掩埋的导电材料变成贯通孔部，由此电连接在下电极层216与接触插塞210A至210D之间。
接着，如图9中所示，生长用作电容膜的电介质膜217，以便覆盖下电极层216，并且在此后，在电介质膜217上生长诸如氮化钛的电极层。通过利用光刻法和选择性蚀刻对电介质膜217和电极层进行构图，形成图9中所示的电介质膜217和上电极层218。结果，形成具有MIM结构的电容器，其中电介质膜217插入在下电极层216与上电极层218之间。
此后，在图9中的堆叠结构上，沉积第四层间绝缘膜219。接着，在存储器区中，通过利用光刻法和选择性蚀刻处理第四层间绝缘膜219，形成互连凹槽，以及在该互连凹槽中形成与上电极层218电连接的阻挡金属224和上部接触插塞225B。
另一方面，在逻辑区中，通过选择性蚀刻，形成开口，所述开口分别穿过第四层间绝缘膜219和第三层间绝缘膜214P并且到达第一层间绝缘膜208P的接触插塞210E和210F。接着，在这些开口中形成诸如氮化钛的阻挡金属膜，并且诸如钨的导电材料通过这些阻挡金属膜被掩埋在开口中。此后，执行CMP工艺。结果，通过阻挡金属220A而与接触插塞210E连接的上部接触插塞221A和通过阻挡金属220B而与接触插塞210F连接的上部接触插塞221B被形成在图2中所示的第四层间绝缘膜219和第三层间绝缘膜214P内。
此后，形成其中掩埋铜互连226A、226B和227的第五层间绝缘膜222和第六层间绝缘膜223。铜互连226A和226B分别电连接到上部接触插塞221A和221B，以及铜互连227电连接到上接触插塞225B。
如上所述，在根据实施例的制造半导体器件200的方法中，到达扩散区206A、206C、206D和206F的接触孔、到达扩散区206B和206E的位线接触孔以及与位线接触孔连通的互连凹槽被掩埋在同一绝缘膜208P中。由于通过将导电材料掩埋在第一接触孔、位线接触孔和互连凹槽中，同时形成接触插塞210A至210D以及位线接触211B和211F，所以可以减少工艺的数目。
另外，在制造方法中，接触插塞210A至210D通过在第二层间绝缘膜212中形成的开口213A至213D(图5)被电连接到第二层间绝缘膜212上的第三层间绝缘膜214P中形成的电容器。为此，由于电容器与单元晶体管的扩散区206A、206C、206D和206F之间的距离可以缩短，因此可以减小电容器与单元晶体管之间的连接电阻。由此，可以实现集成度的提高和生产率的提高。
另外，由于其中掩埋接触插塞210A至210D的接触孔的纵横比相对小，因此即使当开口213A至213D的尺寸(开口直径)减小时也可以确保足够的连接电阻。为此，通过减小开口213A至213D的尺寸(开口直径)，可以防止开口213A至213D内的导电材料与位线之间的短路。
如上所述，虽然已经参照附图阐述了本发明的实施例，但是它们仅是本发明的示例，并且也可以采用与上述不同的各种构造。
显而易见的是，本发明不限于以上实施例，而是在不脱离本发明的范围和精神的情况下可以对本发明进行修改和变化。

Claims (13)

1.一种制造半导体器件的方法，包括：
在半导体衬底的存储器区中形成单元晶体管，以及在所述半导体衬底的逻辑区中形成逻辑器件；
形成第一绝缘膜，所述第一绝缘膜用于覆盖所述半导体衬底上方的所述单元晶体管和所述逻辑器件；
通过利用蚀刻对所述第一绝缘膜进行选择性地处理，形成位线互连凹槽；
通过利用蚀刻对所述第一绝缘膜进行选择性地处理，形成到达所述单元晶体管的第一扩散区的第一接触孔，以及形成到达所述单元晶体管的第二扩散区并且与所述互连凹槽连通的位线接触孔；
通过将导电材料掩埋在所述第一接触孔中，形成第一接触插塞，以及通过将导电材料掩埋在所述位线接触孔和所述互连凹槽中，分别形成位线接触插塞和位线；
形成第二绝缘膜，所述第二绝缘膜用于覆盖所述第一绝缘膜上方的所述第一接触插塞和所述位线；
通过利用蚀刻对所述第二绝缘膜进行选择性地处理，形成到达所述第一接触插塞的第一开口；
在形成所述第一开口之后，在所述第二绝缘膜上方形成第三绝缘膜；
通过利用蚀刻对所述第三绝缘膜进行处理，形成与所述第一开口连通的凹部；以及
在所述凹部中形成电容器，所述电容器通过所述第一开口被电连接到所述第一接触插塞。
2.根据权利要求1所述的制造半导体器件的方法，还包括：
通过利用蚀刻对所述第一绝缘膜进行选择性地处理，形成到达所述逻辑器件的第二接触孔；以及
通过将导电材料掩埋在所述第二接触孔中，形成第二接触插塞，
其中，使用相同的掩模图案同时执行所述形成所述第一接触孔的步骤和所述形成所述第二接触孔的步骤。
3.根据权利要求2所述的制造半导体器件的方法，
其中，通过相同的步骤，在所述存储器区和所述逻辑区上方形成所述第二绝缘膜。
4.根据权利要求3所述的制造半导体器件的方法，还包括通过利用蚀刻对所述第二绝缘膜进行选择性地处理，形成到达所述第二接触插塞的第二开口，
其中，使用相同的掩模图案，同时执行所述形成所述第一开口的步骤和所述形成所述第二开口的步骤。
5.根据权利要求4所述的制造半导体器件的方法，还包括：
通过利用蚀刻对所述第三绝缘膜进行选择性地处理，形成与所述第二开口连通的第三接触孔；以及
通过将导电材料掩埋在所述第三接触孔和所述第二开口中，形成第三接触插塞。
6.根据权利要求1所述的制造半导体器件的方法，还包括：
紧挨在所述形成所述第二绝缘膜的步骤之前，对包括所述第一绝缘膜、所述第一接触插塞和所述位线接触插塞的堆叠结构的表面进行平坦化。
7.根据权利要求1所述的制造半导体器件的方法，所述第二绝缘膜是氮化物膜。
8.根据权利要求1所述的制造半导体器件的方法，其中，所述形成所述电容器的步骤包括：
在所述第一开口和所述凹部中，形成与所述第一接触插塞电连接的第一电极层；
形成电介质膜，所述电介质膜用于覆盖所述第一电极层；以及
在所述电介质膜上方形成第二电极层。
9.一种半导体器件，包括：
单元晶体管，所述单元晶体管被形成在半导体衬底的存储器区中；
逻辑器件，所述逻辑器件被形成在所述半导体衬底的逻辑区中；
第一绝缘膜，所述第一绝缘膜被形成在所述半导体器件上方，以便覆盖所述单元晶体管和所述逻辑器件；
第一接触插塞，所述第一接触插塞被掩埋在所述第一绝缘膜中，并且与所述单元晶体管的第一扩散区电连接；
位线接触插塞，所述位线接触插塞被掩埋在所述第一绝缘膜中，并且与所述单元晶体管的第二扩散区电连接；
位线，所述位线被掩埋在所述第一绝缘膜中，并且与所述位线接触插塞的上部连接；
第二绝缘膜，所述第二绝缘膜被形成在所述第一绝缘膜上方，以便覆盖所述位线，并且具有第一贯通孔；
第三绝缘膜，所述第三绝缘膜被形成在所述第二绝缘膜上方；以及
电容器，所述电容器被掩埋在所述第三绝缘膜中，并且通过所述第一贯通孔被电连接到所述第一接触插塞。
10.根据权利要求9所述的半导体器件，其中，
所述位线的上表面、所述第一绝缘膜的上表面以及所述第一接触插塞的上表面位于相同平面处。
11.根据权利要求9所述的半导体器件，还包括：
第二接触插塞，所述第二接触插塞被掩埋在所述第一绝缘膜中，并且电连接到所述逻辑器件；以及
第三接触插塞，所述第三接触插塞被掩埋在所述第三绝缘膜中，并且与上互连电连接，
其中，所述第二接触插塞和所述第三接触插塞通过在所述第二绝缘膜中形成的第二贯通孔彼此连接。
12.根据权利要求9所述的半导体器件，
其中，所述第二绝缘膜是氮化物膜。
13.根据权利要求9所述的半导体器件，
其中，所述电容器包括：
第一电极层，所述第一电极层与所述第一接触插塞电连接；
电介质膜，所述电介质膜用于覆盖所述第一电极层；以及
第二电极层，所述第二电极层形成在所述电介质膜上方。
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