JP2000077626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000077626A JP2000077626A JP10248797A JP24879798A JP2000077626A JP 2000077626 A JP2000077626 A JP 2000077626A JP 10248797 A JP10248797 A JP 10248797A JP 24879798 A JP24879798 A JP 24879798A JP 2000077626 A JP2000077626 A JP 2000077626A
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- Japan
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- electrode
- contact hole
- capacitor
- bit
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Abstract
(57)【要約】
【課題】 小型の半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上にワードライン４、トラ
ンジスタＴ、第１絶縁膜１０５、第２絶縁膜１１２、第
３絶縁膜１１３を順次積層し、第３絶縁膜１１３からト
ランジスタＴに達するビットコンタクトホール１０７及
び第１キャパシタコンタクトホール１０６を形成し、各
コンタクトホール１０６、１０７にビット電極１２２及
びキャパシタ電極１２３を形成し、第３絶縁膜１１３を
エッチングしてビット電極１２２周辺の第２絶縁膜１１
２を露出させてビット電極１２２の先端部分１３２を突
出させる溝１１４を形成し、溝１１４にビットライン１
１０を形成し、第４絶縁膜１１６を積層し、第２キャパ
シタコンタクトホール１２１を形成し、第４絶縁膜１１
６上にスタックキャパシタ１１８（キャパシタＣ）を形
成する半導体装置の製造方法を採用する。
ンジスタＴ、第１絶縁膜１０５、第２絶縁膜１１２、第
３絶縁膜１１３を順次積層し、第３絶縁膜１１３からト
ランジスタＴに達するビットコンタクトホール１０７及
び第１キャパシタコンタクトホール１０６を形成し、各
コンタクトホール１０６、１０７にビット電極１２２及
びキャパシタ電極１２３を形成し、第３絶縁膜１１３を
エッチングしてビット電極１２２周辺の第２絶縁膜１１
２を露出させてビット電極１２２の先端部分１３２を突
出させる溝１１４を形成し、溝１１４にビットライン１
１０を形成し、第４絶縁膜１１６を積層し、第２キャパ
シタコンタクトホール１２１を形成し、第４絶縁膜１１
６上にスタックキャパシタ１１８（キャパシタＣ）を形
成する半導体装置の製造方法を採用する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型の
メモリセルを有する半導体装置の製造方法に関する。
メモリセルを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法の一例（特
開平８−２３６７２０号公報）を、図２３〜２７を参照
して説明する。図２３において、Ｐ型シリコン基板（半
導体基板）１上に、フィールドＳｉＯ 2膜２を形成した
後、ワードライン４及びサイドウオール酸化膜３を形成
する。ワードライン４をマスクにしてＰ型シリコン基板
１にＮ型不純物を打ち込んでＮ型半導体領域１ａを形成
してトランジスタＴを構成する。更に、ＳｉＯ2からな
る第１の層間絶縁膜５を積層する。
開平８−２３６７２０号公報）を、図２３〜２７を参照
して説明する。図２３において、Ｐ型シリコン基板（半
導体基板）１上に、フィールドＳｉＯ 2膜２を形成した
後、ワードライン４及びサイドウオール酸化膜３を形成
する。ワードライン４をマスクにしてＰ型シリコン基板
１にＮ型不純物を打ち込んでＮ型半導体領域１ａを形成
してトランジスタＴを構成する。更に、ＳｉＯ2からな
る第１の層間絶縁膜５を積層する。
【０００３】次に、図２４において、ビットコンタクト
ホール７とキャパシタコンタクトホール６を所定の位置
に開口する。次に、図２５において、ビットライン材料
層８を第１の層間絶縁膜５上に積層させる。このとき、
ビットライン材料層８は、キャパシタコンタクトホール
６及びビットコンタクトホール７にも埋め込まれる。更
にビットライン材料層８の上にＳｉＯ2からなる絶縁膜
９を形成する。
ホール７とキャパシタコンタクトホール６を所定の位置
に開口する。次に、図２５において、ビットライン材料
層８を第１の層間絶縁膜５上に積層させる。このとき、
ビットライン材料層８は、キャパシタコンタクトホール
６及びビットコンタクトホール７にも埋め込まれる。更
にビットライン材料層８の上にＳｉＯ2からなる絶縁膜
９を形成する。
【０００４】次に、図２６において、ビットライン材料
層８及び絶縁膜９を、フォトリソグラフィー技術により
所定のパターンに成形して、絶縁膜９ａが積層されたビ
ットライン１０を形成する。このとき、キャパシタコン
タクトホール６及びビットコンタクトホール７にあるビ
ットライン材料層８は、キャパシタ電極６ａ及びビット
電極７ａとして残存する。次に、図２７において、層間
絶縁膜を形成した後エッチバックによってビットライン
１０の側面をサイドウォール１１で被覆し、キャパシタ
電極６ａを露出させる。
層８及び絶縁膜９を、フォトリソグラフィー技術により
所定のパターンに成形して、絶縁膜９ａが積層されたビ
ットライン１０を形成する。このとき、キャパシタコン
タクトホール６及びビットコンタクトホール７にあるビ
ットライン材料層８は、キャパシタ電極６ａ及びビット
電極７ａとして残存する。次に、図２７において、層間
絶縁膜を形成した後エッチバックによってビットライン
１０の側面をサイドウォール１１で被覆し、キャパシタ
電極６ａを露出させる。
【０００５】この後、スタック容量材料のポリシリコン
を付着しパターンニングによってスタック容量を形成す
る。スタック容量表面を酸化などによって誘電膜を形
成、上部電極の形成を経てキャパシタを形成してダイナ
ミック型の読み込み、書き込み可能なメモリセル（ＤＲ
ＡＭセル）を製造する。
を付着しパターンニングによってスタック容量を形成す
る。スタック容量表面を酸化などによって誘電膜を形
成、上部電極の形成を経てキャパシタを形成してダイナ
ミック型の読み込み、書き込み可能なメモリセル（ＤＲ
ＡＭセル）を製造する。
【０００６】次に、従来の半導体装置の製造方法の他の
例（特開平９−３０６９８８号公報）を、図２８〜３５
を参照して説明する。図２８〜３５に示す工程は、いわ
ゆるデュアルダマシン法を改良したものである。まず図
２８に示すように、Ｐ型シリコン基板（半導体基板）１
上に、フィールドＳｉＯ2膜２を形成した後、ワードラ
イン４及びサイドウオール酸化膜３を形成する。ワード
ライン４をマスクにしてＰ型シリコン基板１にＮ型不純
物を打ち込んでＮ型半導体領域１ａを形成してトランジ
スタＴを形成する。更に、ＳｉＯ2からなる第１絶縁膜
５を積層し、表面を平坦化した後、第２絶縁膜１２を積
層する。第２絶縁膜１２は第１絶縁膜１５に比べエッチ
ング速度が十分に小さいものである。
例（特開平９−３０６９８８号公報）を、図２８〜３５
を参照して説明する。図２８〜３５に示す工程は、いわ
ゆるデュアルダマシン法を改良したものである。まず図
２８に示すように、Ｐ型シリコン基板（半導体基板）１
上に、フィールドＳｉＯ2膜２を形成した後、ワードラ
イン４及びサイドウオール酸化膜３を形成する。ワード
ライン４をマスクにしてＰ型シリコン基板１にＮ型不純
物を打ち込んでＮ型半導体領域１ａを形成してトランジ
スタＴを形成する。更に、ＳｉＯ2からなる第１絶縁膜
５を積層し、表面を平坦化した後、第２絶縁膜１２を積
層する。第２絶縁膜１２は第１絶縁膜１５に比べエッチ
ング速度が十分に小さいものである。
【０００７】次に図２９において、フォトリソグラフィ
技術によって第２絶縁膜１２に開口部１５ａを積層す
る。次に図３０において、第２絶縁膜１２よりもエッチ
ング速度の大きい第３絶縁膜１３を積層する。第３絶縁
膜１３は、後に形成する溝に十分な深さを与えるよう
に、必要な厚さに積層する。また、第３絶縁膜１３は、
開口部１５ａを完全に埋めるように積層する。
技術によって第２絶縁膜１２に開口部１５ａを積層す
る。次に図３０において、第２絶縁膜１２よりもエッチ
ング速度の大きい第３絶縁膜１３を積層する。第３絶縁
膜１３は、後に形成する溝に十分な深さを与えるよう
に、必要な厚さに積層する。また、第３絶縁膜１３は、
開口部１５ａを完全に埋めるように積層する。
【０００８】次に図３１において、ビットラインを埋め
込むための溝１４を、第３絶縁膜１３上にフォトリソグ
ラフィ技術を用いて形成する。このとき、エッチング速
度の遅い第２絶縁膜１２がマスクとなり、開口部１５ａ
から露出した第１絶縁膜１５が同時にエッチングされ、
トランジスタＴに達するビットコンタクトホール１５が
形成される。次に図３２において、ＣＶＤ法によりビッ
トコンタクトホール１５及び溝１４を埋めて更に第３絶
縁膜１３を埋める導電材料層を積層し、ＣＭＰ法などに
よって溝１４およびビットコンタクトホール１５以外に
ある導電材料層が除去され、ビットライン１０及びビッ
ト電極１０ａが形成される。
込むための溝１４を、第３絶縁膜１３上にフォトリソグ
ラフィ技術を用いて形成する。このとき、エッチング速
度の遅い第２絶縁膜１２がマスクとなり、開口部１５ａ
から露出した第１絶縁膜１５が同時にエッチングされ、
トランジスタＴに達するビットコンタクトホール１５が
形成される。次に図３２において、ＣＶＤ法によりビッ
トコンタクトホール１５及び溝１４を埋めて更に第３絶
縁膜１３を埋める導電材料層を積層し、ＣＭＰ法などに
よって溝１４およびビットコンタクトホール１５以外に
ある導電材料層が除去され、ビットライン１０及びビッ
ト電極１０ａが形成される。
【０００９】特開平９−３０６９８８号公報ではここま
での工程が示されているが、ＤＲＡＭセルを作成しよう
とする場合は、図３３において、第４絶縁膜１６を積層
し、キャパシタコンタクトホール１７を設ける。更に図
３４において、スタックキャパシタ１８（導電体）を形
成しパターニングする。その後、スタックキャパシタ１
８の表面を酸化などによって誘電膜を形成、上部電極１
９の形成を経てＤＲＡＭセルを形成する。キャパシタコ
ンタクトホール１７をフォトリソグラフィ技術により設
ける場合、ワードライン４とビットライン１０のそれぞ
れにキャパシタコンタクトホール１７が接触しないよう
に所定のマージンを空けて設けるが、この各マージン
が、ＤＲＡＭセルの大きさを決定する要因の一つとなっ
ている。
での工程が示されているが、ＤＲＡＭセルを作成しよう
とする場合は、図３３において、第４絶縁膜１６を積層
し、キャパシタコンタクトホール１７を設ける。更に図
３４において、スタックキャパシタ１８（導電体）を形
成しパターニングする。その後、スタックキャパシタ１
８の表面を酸化などによって誘電膜を形成、上部電極１
９の形成を経てＤＲＡＭセルを形成する。キャパシタコ
ンタクトホール１７をフォトリソグラフィ技術により設
ける場合、ワードライン４とビットライン１０のそれぞ
れにキャパシタコンタクトホール１７が接触しないよう
に所定のマージンを空けて設けるが、この各マージン
が、ＤＲＡＭセルの大きさを決定する要因の一つとなっ
ている。
【００１０】
【発明が解決しようとする課題】図２３〜２７に示す従
来の半導体装置の製造方法によりメモリセル（ＤＲＡＭ
セル）を製造しようとした場合には、ビットライン材料
層８のエッチング時（図２６）において、キャパシタコ
ンタクトホール６内のキャパシタ電極６ａの先端が同時
にエッチングされて、第１絶縁膜５の表面とキャパシタ
電極６ａの高さが一致せず、５００Åから２０００Å程
度の段差が発生する。段差が発生するとスタックキャパ
シタを形成する前のふっ酸等による処理によってキャパ
シタコンタクトホール６の側面がエッチングされ、ワー
ドライン４、ビットライン１０とキャパシタ電極６ａと
の間で短絡が生じて、スタックキャパシタ形成時にキャ
パシタコンタクトホール６内の埋め込み性の劣化による
オープン不良が発生するという課題があった。また、ビ
ットライン１０の段差のために、スタックキャパシタを
パターニングすることがフォトリソグラフィ技術を駆使
しても困難となり、スタックキャパシタをパターニング
する際のエッチングにより、ビットライン１０の側壁に
スタックキャパシタの材料が残存し、隣接するスタック
キャパシタとビットライン１０との短絡が発生しやすく
なるという課題があった。
来の半導体装置の製造方法によりメモリセル（ＤＲＡＭ
セル）を製造しようとした場合には、ビットライン材料
層８のエッチング時（図２６）において、キャパシタコ
ンタクトホール６内のキャパシタ電極６ａの先端が同時
にエッチングされて、第１絶縁膜５の表面とキャパシタ
電極６ａの高さが一致せず、５００Åから２０００Å程
度の段差が発生する。段差が発生するとスタックキャパ
シタを形成する前のふっ酸等による処理によってキャパ
シタコンタクトホール６の側面がエッチングされ、ワー
ドライン４、ビットライン１０とキャパシタ電極６ａと
の間で短絡が生じて、スタックキャパシタ形成時にキャ
パシタコンタクトホール６内の埋め込み性の劣化による
オープン不良が発生するという課題があった。また、ビ
ットライン１０の段差のために、スタックキャパシタを
パターニングすることがフォトリソグラフィ技術を駆使
しても困難となり、スタックキャパシタをパターニング
する際のエッチングにより、ビットライン１０の側壁に
スタックキャパシタの材料が残存し、隣接するスタック
キャパシタとビットライン１０との短絡が発生しやすく
なるという課題があった。
【００１１】また、問題なくメモリセルができた場合で
も、図３５において、メモリセルの周辺部８１でアルミ
ニウムによる配線２４と半導体基板１上にある周辺回路
素子Ｓとを接続する素子コンタクトホール２７は、メモ
リセル８０の高さ（２ミクロン程度）の分深くなり、素
子コンタクトホール２７のアスペクト比が大きくなる。
これにより素子コンタクトホール２７の側壁面にＴｉＮ
といったバリアメタルを十分に付着させることができな
くなって、素子コンタクトホール２７の抵抗を小さくす
ることができないという課題があった。
も、図３５において、メモリセルの周辺部８１でアルミ
ニウムによる配線２４と半導体基板１上にある周辺回路
素子Ｓとを接続する素子コンタクトホール２７は、メモ
リセル８０の高さ（２ミクロン程度）の分深くなり、素
子コンタクトホール２７のアスペクト比が大きくなる。
これにより素子コンタクトホール２７の側壁面にＴｉＮ
といったバリアメタルを十分に付着させることができな
くなって、素子コンタクトホール２７の抵抗を小さくす
ることができないという課題があった。
【００１２】更に、図２５〜２６において、ビットライ
ン材料層８及び絶縁膜９をパターニングする時に、パタ
ーニングが多少ずれると、ビットライン材料層８及び絶
縁膜９をエッチングする際にビットコンタクトホール７
内のビット電極７ａがエッチングされて、ビットライン
１０とビット電極７ａとの抵抗が上昇する。これを防ぐ
には、ビットライン１０の幅を大きくしてビットコンタ
クトホール７とビットライン１０とのオーバラップマー
ジンを確保する必要があり、このマージン分だけメモリ
セルが大きくなって半導体装置の小型化が図れないとい
う課題があった。
ン材料層８及び絶縁膜９をパターニングする時に、パタ
ーニングが多少ずれると、ビットライン材料層８及び絶
縁膜９をエッチングする際にビットコンタクトホール７
内のビット電極７ａがエッチングされて、ビットライン
１０とビット電極７ａとの抵抗が上昇する。これを防ぐ
には、ビットライン１０の幅を大きくしてビットコンタ
クトホール７とビットライン１０とのオーバラップマー
ジンを確保する必要があり、このマージン分だけメモリ
セルが大きくなって半導体装置の小型化が図れないとい
う課題があった。
【００１３】また、図２８〜３４に示す従来の半導体装
置の製造方法によりＤＲＡＭセルを製造しようとした場
合には、ビットライン１０を形成した後に、キャパシタ
コンタクトホール１７及びＤＲＡＭセルの周辺部の素子
コンタクトホールを形成しなければならず、工程が複雑
化するという課題があった。更に、キャパシタコンタク
トホール１７とワードライン４、キャパシタコンタクト
ホール１７とビットライン１０の各マージンをある程度
確保する必要があり、メモリセルが大きくなって半導体
装置の小型化が図れないという課題があった。
置の製造方法によりＤＲＡＭセルを製造しようとした場
合には、ビットライン１０を形成した後に、キャパシタ
コンタクトホール１７及びＤＲＡＭセルの周辺部の素子
コンタクトホールを形成しなければならず、工程が複雑
化するという課題があった。更に、キャパシタコンタク
トホール１７とワードライン４、キャパシタコンタクト
ホール１７とビットライン１０の各マージンをある程度
確保する必要があり、メモリセルが大きくなって半導体
装置の小型化が図れないという課題があった。
【００１４】本発明は上述の課題を解決するためになさ
れたものであって、キャパシタコンタクトホールとワー
ドラインとのマージン、キャパシタコンタクトホールと
ビットラインとのマージンを小さくして、小型のメモリ
セルを有する半導体装置の製造方法の提供を目的とす
る。また、本発明は、製造工程を簡略化して製造コスト
が低いメモリセルを得ることが可能な半導体装置の製造
方法の提供を目的とする。更に、本発明は、メモリセル
の周辺部の周辺素子コンタクトホールの形成において、
低抵抗の素子電極とを形成可能な半導体装置の製造方法
の提供を目的とする。
れたものであって、キャパシタコンタクトホールとワー
ドラインとのマージン、キャパシタコンタクトホールと
ビットラインとのマージンを小さくして、小型のメモリ
セルを有する半導体装置の製造方法の提供を目的とす
る。また、本発明は、製造工程を簡略化して製造コスト
が低いメモリセルを得ることが可能な半導体装置の製造
方法の提供を目的とする。更に、本発明は、メモリセル
の周辺部の周辺素子コンタクトホールの形成において、
低抵抗の素子電極とを形成可能な半導体装置の製造方法
の提供を目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は以下の構成を採用した。請求項１記載の
半導体装置の製造方法は、トランジスタにワードライ
ン、ビットライン、キャパシタがそれぞれ接続されてな
るメモリセルを少なくとも備えてなる半導体装置の製造
方法であって、半導体基板上に前記ワードライン及び前
記トランジスタを形成し、前記半導体基板に第１絶縁膜
を積層し、該第１絶縁膜よりもエッチング速度が小さい
第２絶縁膜を積層し、該第２絶縁膜よりもエッチング速
度が大きい第３絶縁膜を積層する工程と、前記第３絶縁
膜から前記トランジスタに達するビットコンタクトホー
ル及び第１キャパシタコンタクトホールを形成し、該ビ
ットコンタクトホール及び該第１キャパシタコンタクト
ホールにビット電極及びキャパシタ電極を形成する工程
と、前記第３絶縁膜をエッチングすることにより、前記
ビット電極周辺の前記第２絶縁膜を少なくとも露出させ
て前記ビット電極の先端部分を突出させる溝を形成し、
該溝に導電性材料を堆積させて前記ビットラインを形成
する工程と、前記第３絶縁膜を覆う第４絶縁膜を積層
し、該第４絶縁膜から前記キャパシタ電極の先端に向け
て第２キャパシタコンタクトホールを形成し、前記第４
絶縁膜上に第２キャパシタコンタクトホールを経て前記
キャパシタ電極に接続される前記キャパシタを形成する
工程とを少なくとも具備してなることを特徴とする。
めに、本発明は以下の構成を採用した。請求項１記載の
半導体装置の製造方法は、トランジスタにワードライ
ン、ビットライン、キャパシタがそれぞれ接続されてな
るメモリセルを少なくとも備えてなる半導体装置の製造
方法であって、半導体基板上に前記ワードライン及び前
記トランジスタを形成し、前記半導体基板に第１絶縁膜
を積層し、該第１絶縁膜よりもエッチング速度が小さい
第２絶縁膜を積層し、該第２絶縁膜よりもエッチング速
度が大きい第３絶縁膜を積層する工程と、前記第３絶縁
膜から前記トランジスタに達するビットコンタクトホー
ル及び第１キャパシタコンタクトホールを形成し、該ビ
ットコンタクトホール及び該第１キャパシタコンタクト
ホールにビット電極及びキャパシタ電極を形成する工程
と、前記第３絶縁膜をエッチングすることにより、前記
ビット電極周辺の前記第２絶縁膜を少なくとも露出させ
て前記ビット電極の先端部分を突出させる溝を形成し、
該溝に導電性材料を堆積させて前記ビットラインを形成
する工程と、前記第３絶縁膜を覆う第４絶縁膜を積層
し、該第４絶縁膜から前記キャパシタ電極の先端に向け
て第２キャパシタコンタクトホールを形成し、前記第４
絶縁膜上に第２キャパシタコンタクトホールを経て前記
キャパシタ電極に接続される前記キャパシタを形成する
工程とを少なくとも具備してなることを特徴とする。
【００１６】また、請求項２記載の半導体装置の製造方
法は、トランジスタにワードライン、ビットライン、キ
ャパシタがそれぞれ接続されてなるメモリセルと、該メ
モリセルを制御する周辺回路素子とを少なくとも備えて
なる半導体装置の製造方法であって、半導体基板上に前
記ワードライン、前記トランジスタ及び前記周辺回路素
子を形成し、前記半導体基板に第１絶縁膜を積層し、該
第１絶縁膜よりもエッチング速度が小さい第２絶縁膜を
積層し、該第２絶縁膜よりもエッチング速度が大きい第
３絶縁膜を積層する工程と、前記第３絶縁膜から前記ト
ランジスタに達するビットコンタクトホール及び第１キ
ャパシタコンタクトホールを形成し、前記第３絶縁膜か
ら前記周辺回路素子に達する第１素子コンタクトホール
を形成し、該ビットコンタクトホール、該第１キャパシ
タコンタクトホール及び該第１素子コンタクトホールに
ビット電極、キャパシタ電極及び第１素子電極を形成す
る工程と、前記第３絶縁膜をエッチングすることによ
り、前記ビット電極周辺の前記第２絶縁膜を少なくとも
露出させて前記ビット電極の先端部分を突出させる溝を
形成し、該溝に導電性材料を堆積させて前記ビットライ
ンを形成する工程と、前記第３絶縁膜を覆う第４絶縁膜
を積層し、該第４絶縁膜から前記キャパシタ電極の先端
及び前記第１素子電極の先端に向けて第２キャパシタコ
ンタクトホール及び第２素子コンタクトホールを形成
し、該第２素子コンタクトホールに第２素子電極を形成
し、前記第４絶縁膜上に前記第２キャパシタコンタクト
ホールを経て前記キャパシタ電極に接続される前記キャ
パシタを形成する工程と、前記キャパシタ及び前記第４
絶縁膜を覆う第５絶縁膜を積層し、該第５絶縁膜から前
記第２素子電極の先端に向けて第３素子コンタクトホー
ルを形成し、該第３素子コンタクトホールに第３素子電
極を形成し、前記第５絶縁膜上に前記第３素子電極に接
続される配線を形成する工程とを少なくとも具備してな
ることを特徴とする。
法は、トランジスタにワードライン、ビットライン、キ
ャパシタがそれぞれ接続されてなるメモリセルと、該メ
モリセルを制御する周辺回路素子とを少なくとも備えて
なる半導体装置の製造方法であって、半導体基板上に前
記ワードライン、前記トランジスタ及び前記周辺回路素
子を形成し、前記半導体基板に第１絶縁膜を積層し、該
第１絶縁膜よりもエッチング速度が小さい第２絶縁膜を
積層し、該第２絶縁膜よりもエッチング速度が大きい第
３絶縁膜を積層する工程と、前記第３絶縁膜から前記ト
ランジスタに達するビットコンタクトホール及び第１キ
ャパシタコンタクトホールを形成し、前記第３絶縁膜か
ら前記周辺回路素子に達する第１素子コンタクトホール
を形成し、該ビットコンタクトホール、該第１キャパシ
タコンタクトホール及び該第１素子コンタクトホールに
ビット電極、キャパシタ電極及び第１素子電極を形成す
る工程と、前記第３絶縁膜をエッチングすることによ
り、前記ビット電極周辺の前記第２絶縁膜を少なくとも
露出させて前記ビット電極の先端部分を突出させる溝を
形成し、該溝に導電性材料を堆積させて前記ビットライ
ンを形成する工程と、前記第３絶縁膜を覆う第４絶縁膜
を積層し、該第４絶縁膜から前記キャパシタ電極の先端
及び前記第１素子電極の先端に向けて第２キャパシタコ
ンタクトホール及び第２素子コンタクトホールを形成
し、該第２素子コンタクトホールに第２素子電極を形成
し、前記第４絶縁膜上に前記第２キャパシタコンタクト
ホールを経て前記キャパシタ電極に接続される前記キャ
パシタを形成する工程と、前記キャパシタ及び前記第４
絶縁膜を覆う第５絶縁膜を積層し、該第５絶縁膜から前
記第２素子電極の先端に向けて第３素子コンタクトホー
ルを形成し、該第３素子コンタクトホールに第３素子電
極を形成し、前記第５絶縁膜上に前記第３素子電極に接
続される配線を形成する工程とを少なくとも具備してな
ることを特徴とする。
【００１７】請求項３記載の半導体装置の製造方法は、
トランジスタに、ワードライン、ビットライン、キャパ
シタがそれぞれ接続されてなるメモリセルを少なくとも
備えてなる半導体装置の製造方法であって、半導体基板
上に前記ワードライン及び前記トランジスタを形成し、
前記半導体基板に第１絶縁膜を積層し、該第１絶縁膜よ
りもエッチング速度が小さい第２絶縁膜を積層し、該第
２絶縁膜よりもエッチング速度が大きい第３絶縁膜を積
層する工程と、前記第３絶縁膜から前記トランジスタに
達するビットコンタクトホール及び第１キャパシタコン
タクトホールを形成し、該ビットコンタクトホール及び
該第１キャパシタコンタクトホールにビット電極及びキ
ャパシタ電極を形成する工程と、前記第３絶縁膜よりも
エッチング速度が大きい第６絶縁膜を積層し、該第６絶
縁膜に、前記キャパシタ電極の先端を露出させる第１開
口部と、前記ビット電極の先端及び前記ビット電極の先
端の周辺部の前記第３絶縁膜を露出させる第２開口部と
を形成する工程と、前記第２開口部から露出する前記第
３絶縁膜をエッチングすることにより、前記ビット電極
周辺の前記第２絶縁膜を少なくとも露出させて前記ビッ
ト電極の先端部分を突出させる溝を形成し、該溝に導電
性材料を堆積させて前記ビットラインを形成する工程
と、前記第６絶縁膜を覆う第７絶縁膜を積層し、該第７
絶縁膜から前記キャパシタ電極の先端に向けて第２キャ
パシタコンタクトホールを形成し、前記第４絶縁膜上に
前記第２キャパシタコンタクトホールを経て前記キャパ
シタ電極に接続される前記キャパシタを形成する工程と
を少なくとも具備してなることを特徴とする。
トランジスタに、ワードライン、ビットライン、キャパ
シタがそれぞれ接続されてなるメモリセルを少なくとも
備えてなる半導体装置の製造方法であって、半導体基板
上に前記ワードライン及び前記トランジスタを形成し、
前記半導体基板に第１絶縁膜を積層し、該第１絶縁膜よ
りもエッチング速度が小さい第２絶縁膜を積層し、該第
２絶縁膜よりもエッチング速度が大きい第３絶縁膜を積
層する工程と、前記第３絶縁膜から前記トランジスタに
達するビットコンタクトホール及び第１キャパシタコン
タクトホールを形成し、該ビットコンタクトホール及び
該第１キャパシタコンタクトホールにビット電極及びキ
ャパシタ電極を形成する工程と、前記第３絶縁膜よりも
エッチング速度が大きい第６絶縁膜を積層し、該第６絶
縁膜に、前記キャパシタ電極の先端を露出させる第１開
口部と、前記ビット電極の先端及び前記ビット電極の先
端の周辺部の前記第３絶縁膜を露出させる第２開口部と
を形成する工程と、前記第２開口部から露出する前記第
３絶縁膜をエッチングすることにより、前記ビット電極
周辺の前記第２絶縁膜を少なくとも露出させて前記ビッ
ト電極の先端部分を突出させる溝を形成し、該溝に導電
性材料を堆積させて前記ビットラインを形成する工程
と、前記第６絶縁膜を覆う第７絶縁膜を積層し、該第７
絶縁膜から前記キャパシタ電極の先端に向けて第２キャ
パシタコンタクトホールを形成し、前記第４絶縁膜上に
前記第２キャパシタコンタクトホールを経て前記キャパ
シタ電極に接続される前記キャパシタを形成する工程と
を少なくとも具備してなることを特徴とする。
【００１８】また、請求項４記載の半導体装置の製造方
法は、トランジスタに、ワードライン、ビットライン、
キャパシタがそれぞれ接続されてなるメモリセルと、該
メモリセルを制御する周辺回路素子とを少なくとも備え
てなる半導体装置の製造方法であって、半導体基板上に
前記ワードライン、前記トランジスタ及び前記周辺回路
素子を形成し、前記半導体基板に第１絶縁膜を積層し、
該第１絶縁膜よりもエッチング速度が小さい第２絶縁膜
を積層し、該第２絶縁膜よりもエッチング速度が大きい
第３絶縁膜を積層する工程と、前記第３絶縁膜から前記
トランジスタに達するビットコンタクトホール及び第１
キャパシタコンタクトホールを形成し、前記第３絶縁膜
から前記周辺回路素子に達する第１素子コンタクトホー
ルを形成し、該ビットコンタクトホール、該１キャパシ
タコンタクトホール及び該第１素子コンタクトホールに
ビット電極、キャパシタ電極及び第１素子電極を形成す
る工程と、前記第３絶縁膜よりもエッチング速度が大き
い第６絶縁膜を積層し、該第６絶縁膜に、前記キャパシ
タ電極の先端を露出させる第１開口部と、前記ビット電
極の先端及び前記ビット電極の先端の周辺部の前記第３
絶縁膜を露出させる第２開口部と、前記第１素子電極の
先端を露出させる第３開口部とを形成する工程と、前記
第２開口部から露出する前記第３絶縁膜をエッチングす
ることにより、前記ビット電極周辺の前記第２絶縁膜を
少なくとも露出させて前記ビット電極の先端部分を突出
させる溝を形成し、該溝に導電性材料を堆積させて前記
ビットラインを形成する工程と、前記第６絶縁膜を覆う
第７絶縁膜を積層し、該第７絶縁膜から前記キャパシタ
電極の先端及び前記第１素子電極の先端に向けて第２キ
ャパシタコンタクトホール及び第２素子コンタクトホー
ルを形成し、該第２素子コンタクトホールに第２素子電
極を形成し、前記第４絶縁膜上に前記第２キャパシタコ
ンタクトホールを経て前記キャパシタ電極に接続される
前記キャパシタを形成する工程と、前記キャパシタ及び
前記第７絶縁膜を覆う第８絶縁膜を積層し、該第８絶縁
膜から前記第２素子電極の先端に向けて第３素子コンタ
クトホールを形成し、該第３素子コンタクトホールに第
３素子電極を形成し、前記第８絶縁膜上に前記第３素子
電極に接続される配線を形成する工程とを少なくとも具
備してなることを特徴とする。
法は、トランジスタに、ワードライン、ビットライン、
キャパシタがそれぞれ接続されてなるメモリセルと、該
メモリセルを制御する周辺回路素子とを少なくとも備え
てなる半導体装置の製造方法であって、半導体基板上に
前記ワードライン、前記トランジスタ及び前記周辺回路
素子を形成し、前記半導体基板に第１絶縁膜を積層し、
該第１絶縁膜よりもエッチング速度が小さい第２絶縁膜
を積層し、該第２絶縁膜よりもエッチング速度が大きい
第３絶縁膜を積層する工程と、前記第３絶縁膜から前記
トランジスタに達するビットコンタクトホール及び第１
キャパシタコンタクトホールを形成し、前記第３絶縁膜
から前記周辺回路素子に達する第１素子コンタクトホー
ルを形成し、該ビットコンタクトホール、該１キャパシ
タコンタクトホール及び該第１素子コンタクトホールに
ビット電極、キャパシタ電極及び第１素子電極を形成す
る工程と、前記第３絶縁膜よりもエッチング速度が大き
い第６絶縁膜を積層し、該第６絶縁膜に、前記キャパシ
タ電極の先端を露出させる第１開口部と、前記ビット電
極の先端及び前記ビット電極の先端の周辺部の前記第３
絶縁膜を露出させる第２開口部と、前記第１素子電極の
先端を露出させる第３開口部とを形成する工程と、前記
第２開口部から露出する前記第３絶縁膜をエッチングす
ることにより、前記ビット電極周辺の前記第２絶縁膜を
少なくとも露出させて前記ビット電極の先端部分を突出
させる溝を形成し、該溝に導電性材料を堆積させて前記
ビットラインを形成する工程と、前記第６絶縁膜を覆う
第７絶縁膜を積層し、該第７絶縁膜から前記キャパシタ
電極の先端及び前記第１素子電極の先端に向けて第２キ
ャパシタコンタクトホール及び第２素子コンタクトホー
ルを形成し、該第２素子コンタクトホールに第２素子電
極を形成し、前記第４絶縁膜上に前記第２キャパシタコ
ンタクトホールを経て前記キャパシタ電極に接続される
前記キャパシタを形成する工程と、前記キャパシタ及び
前記第７絶縁膜を覆う第８絶縁膜を積層し、該第８絶縁
膜から前記第２素子電極の先端に向けて第３素子コンタ
クトホールを形成し、該第３素子コンタクトホールに第
３素子電極を形成し、前記第８絶縁膜上に前記第３素子
電極に接続される配線を形成する工程とを少なくとも具
備してなることを特徴とする。
【００１９】
【発明の実施の形態】本発明の第１の実施の形態を図１
〜図１０を参照して説明する。図１０にメモリセルの平
面図を示す。このメモリセルは、半導体基板に形成され
たトランジスタ（図示せず）に接続されるワードライン
４、ビットライン１０及びスタックキャパシタ１１８を
主体として構成されている。
〜図１０を参照して説明する。図１０にメモリセルの平
面図を示す。このメモリセルは、半導体基板に形成され
たトランジスタ（図示せず）に接続されるワードライン
４、ビットライン１０及びスタックキャパシタ１１８を
主体として構成されている。
【００２０】次に、本発明の実施形態である半導体装置
の製造方法を説明する。図１において、Ｐ型シリコン基
板１上に、フィールドＳｉＯ2膜２を形成した後、ワー
ドライン４及びサイドウオール酸化膜３を形成する。ワ
ードライン４をマスクとしてＰ型シリコン基板１にＮ型
不純物を打ち込んでＮ型半導体領域１ａ）を形成してト
ランジスタＴを形成する。また、メモリセルを制御する
周辺部素子Ｓを形成する。更に、ＳｉＯ2からなる第１
絶縁膜１０５を積層する。第１絶縁膜１０５の表面を平
坦化した後、第２の絶縁膜１１２を積層する。第２の絶
縁膜１１２は第１絶縁膜１０５に比べエッチング速度が
十分に小さいものである。更に、第２絶縁膜１１２より
もエッチング速度の大きい第３絶縁膜１１３を、ビット
ラインを埋め込む溝を形成するために必要な厚さを確保
するように形成する。
の製造方法を説明する。図１において、Ｐ型シリコン基
板１上に、フィールドＳｉＯ2膜２を形成した後、ワー
ドライン４及びサイドウオール酸化膜３を形成する。ワ
ードライン４をマスクとしてＰ型シリコン基板１にＮ型
不純物を打ち込んでＮ型半導体領域１ａ）を形成してト
ランジスタＴを形成する。また、メモリセルを制御する
周辺部素子Ｓを形成する。更に、ＳｉＯ2からなる第１
絶縁膜１０５を積層する。第１絶縁膜１０５の表面を平
坦化した後、第２の絶縁膜１１２を積層する。第２の絶
縁膜１１２は第１絶縁膜１０５に比べエッチング速度が
十分に小さいものである。更に、第２絶縁膜１１２より
もエッチング速度の大きい第３絶縁膜１１３を、ビット
ラインを埋め込む溝を形成するために必要な厚さを確保
するように形成する。
【００２１】次に、図２において、第３絶縁膜からトラ
ンジスタＴに向けてビットコンタクトホール１０７及び
第１キャパシタコンタクトホール１０６を、フォトリソ
グラフィ技術により形成する。このとき、メモリセルの
周辺部素子Ｓへの第１素子コンタクトホール１２６を同
時に形成する。ビットコンタクトホール１０７及び第１
キャパシタコンタクトホール１０６を設ける際に、後述
するワードラインとの目ずれによる短絡およびスタック
キャパシタの静電容量の増加防止を目的として、ビット
コンタクトホール１０７及び第１キャパシタコンタクト
ホール１０６の側壁面にＳｉＯ2等の絶縁膜を形成して
も良い。第１素子コンタクトホール１２６は、ビットコ
ンタクトホール１０７、第１キャパシタコンタクトホー
ル１０６と同時に形成する必要は必ずしもなく、各コン
タクトホール１０６、１０７の側壁面に絶縁膜を形成し
た後に設けても良い。
ンジスタＴに向けてビットコンタクトホール１０７及び
第１キャパシタコンタクトホール１０６を、フォトリソ
グラフィ技術により形成する。このとき、メモリセルの
周辺部素子Ｓへの第１素子コンタクトホール１２６を同
時に形成する。ビットコンタクトホール１０７及び第１
キャパシタコンタクトホール１０６を設ける際に、後述
するワードラインとの目ずれによる短絡およびスタック
キャパシタの静電容量の増加防止を目的として、ビット
コンタクトホール１０７及び第１キャパシタコンタクト
ホール１０６の側壁面にＳｉＯ2等の絶縁膜を形成して
も良い。第１素子コンタクトホール１２６は、ビットコ
ンタクトホール１０７、第１キャパシタコンタクトホー
ル１０６と同時に形成する必要は必ずしもなく、各コン
タクトホール１０６、１０７の側壁面に絶縁膜を形成し
た後に設けても良い。
【００２２】次に、図３において、ｐｏｌｙ−Ｓｉ若し
くはＴｉＮ／Ｔｉ等のバリアメタルを、スパッタ法、Ｃ
ＶＤ法等によりビットコンタクトホール１０７及び第１
キャパシタコンタクトホール１０６の内部に形成する。
更に、被着、ＣＭＰもしくはエッチバック等の手段によ
り、Ｗ、ＷＳｉ等の導電性材料をビットコンタクトホー
ル１０７及び容量コンタクトホール１０６の内部のみに
堆積させて、導電性材料からなるキャパシタ電極１２３
及びビット電極１２２を形成する。このとき、第１素子
コンタクトホール１２６には、キャパシタ電極１２３及
びビット電極１２２と同様にして、第１素子電極１２６
ａが形成される。
くはＴｉＮ／Ｔｉ等のバリアメタルを、スパッタ法、Ｃ
ＶＤ法等によりビットコンタクトホール１０７及び第１
キャパシタコンタクトホール１０６の内部に形成する。
更に、被着、ＣＭＰもしくはエッチバック等の手段によ
り、Ｗ、ＷＳｉ等の導電性材料をビットコンタクトホー
ル１０７及び容量コンタクトホール１０６の内部のみに
堆積させて、導電性材料からなるキャパシタ電極１２３
及びビット電極１２２を形成する。このとき、第１素子
コンタクトホール１２６には、キャパシタ電極１２３及
びビット電極１２２と同様にして、第１素子電極１２６
ａが形成される。
【００２３】次に、図４において、フォトリソグラフィ
技術により第３絶縁膜１１３に、ビット電極１２２に沿
って溝１１４を形成する。溝１１４を形成する際には、
第３絶縁膜はエッチングされるが、ビット電極１２２は
エッチングされないので、ビット電極１２２の先端部分
１３２が残存し、溝の底面から突出する。また、第３絶
縁膜１１３は、エッチング速度が小さい第２絶縁膜１１
２に達するまでエッチングされる。従って溝１１４の深
さは、第３絶縁膜１１３の厚さと同等となる。また、ビ
ット電極の先端部分１３２の突出高さは、溝１１４の深
さ及び第３絶縁膜１１３の厚さと同等となる。
技術により第３絶縁膜１１３に、ビット電極１２２に沿
って溝１１４を形成する。溝１１４を形成する際には、
第３絶縁膜はエッチングされるが、ビット電極１２２は
エッチングされないので、ビット電極１２２の先端部分
１３２が残存し、溝の底面から突出する。また、第３絶
縁膜１１３は、エッチング速度が小さい第２絶縁膜１１
２に達するまでエッチングされる。従って溝１１４の深
さは、第３絶縁膜１１３の厚さと同等となる。また、ビ
ット電極の先端部分１３２の突出高さは、溝１１４の深
さ及び第３絶縁膜１１３の厚さと同等となる。
【００２４】次に、図５において、ｐｏｌｙ−Ｓｉ若し
くはＴｉＮ／Ｔｉ等のバリアメタルを、スパッタ法、Ｃ
ＶＤ法等により溝１１４の側壁面及び底面に形成する。
更に、被着、ＣＭＰもしくはエッチバック等の手段によ
り、Ｗ、ＷＳｉ等の導電性材料を溝１１４のみに堆積さ
せて、導電性材料からなるビットライン１１０を形成す
る。ビットライン１１０は、ビット電極の先端部分１３
２及び溝１１４内に新たに堆積された導電性材料からな
る。ビットライン１１０の厚さは、ビット電極の先端部
分１３２の突出高さ、溝１１４の深さ及び第３絶縁膜１
１３の厚さと同等となる。
くはＴｉＮ／Ｔｉ等のバリアメタルを、スパッタ法、Ｃ
ＶＤ法等により溝１１４の側壁面及び底面に形成する。
更に、被着、ＣＭＰもしくはエッチバック等の手段によ
り、Ｗ、ＷＳｉ等の導電性材料を溝１１４のみに堆積さ
せて、導電性材料からなるビットライン１１０を形成す
る。ビットライン１１０は、ビット電極の先端部分１３
２及び溝１１４内に新たに堆積された導電性材料からな
る。ビットライン１１０の厚さは、ビット電極の先端部
分１３２の突出高さ、溝１１４の深さ及び第３絶縁膜１
１３の厚さと同等となる。
【００２５】次に、図６において、ビットライン１０及
び第３絶縁膜１１３上に第４絶縁膜１１６を形成し、第
４絶縁膜１１６に第２キャパシタコンタクトホール１２
１を設けてキャパシタ電極１２３の先端１２３ａを露出
させる。また、第１素子電極１２６ａの先端１２６ｂを
露出させるように、第４絶縁膜１１６に第２素子コンタ
クトホール１３０を形成する。
び第３絶縁膜１１３上に第４絶縁膜１１６を形成し、第
４絶縁膜１１６に第２キャパシタコンタクトホール１２
１を設けてキャパシタ電極１２３の先端１２３ａを露出
させる。また、第１素子電極１２６ａの先端１２６ｂを
露出させるように、第４絶縁膜１１６に第２素子コンタ
クトホール１３０を形成する。
【００２６】次に、第２キャパシタコンタクトホール１
２１の内壁面に、ｐｏｌｙ−Ｓｉ若しくはＴｉＮ／Ｔｉ
等のバリアメタルをスパッタ法、ＣＶＤ法などで形成
し、Ｗ、ＷＳｉなどのスタックキャパシタ材料層（図示
せず）を第２キャパシタコンタクトホール１２１を埋め
て更に第４絶縁膜１１６上に積層する。次に、図７に示
すように、スタックキャパシタ材料層をフォトリソグラ
フィ技術及び異方性エッチング技術によりパターニング
してスタックキャパシタ１１８を形成し、スタック容量
１１８の表面に酸化膜、窒化膜、またはその積層、タン
タルオキサイド等の誘電体１２０を形成し、その後ｐｏ
ｌｙ−Ｓｉ若しくはＴｉＮ等の導電体からなる上部電極
１１９を形成してキャパシタＣを形成して、ＤＲＡＭセ
ル１２８を形成する。また、第２素子コンタクトホール
１３０の内部にＷ、ＷＳｉなどの導電性材料からなる第
２素子電極１３０ａを形成する。
２１の内壁面に、ｐｏｌｙ−Ｓｉ若しくはＴｉＮ／Ｔｉ
等のバリアメタルをスパッタ法、ＣＶＤ法などで形成
し、Ｗ、ＷＳｉなどのスタックキャパシタ材料層（図示
せず）を第２キャパシタコンタクトホール１２１を埋め
て更に第４絶縁膜１１６上に積層する。次に、図７に示
すように、スタックキャパシタ材料層をフォトリソグラ
フィ技術及び異方性エッチング技術によりパターニング
してスタックキャパシタ１１８を形成し、スタック容量
１１８の表面に酸化膜、窒化膜、またはその積層、タン
タルオキサイド等の誘電体１２０を形成し、その後ｐｏ
ｌｙ−Ｓｉ若しくはＴｉＮ等の導電体からなる上部電極
１１９を形成してキャパシタＣを形成して、ＤＲＡＭセ
ル１２８を形成する。また、第２素子コンタクトホール
１３０の内部にＷ、ＷＳｉなどの導電性材料からなる第
２素子電極１３０ａを形成する。
【００２７】次に、図８に示すように、上部電極１１９
及び第４絶縁膜１１６上に第５絶縁膜１１７を形成す
る。次に、第２素子電極１３０ａの先端１３０ｂを露出
させるように、第５絶縁膜１１７に第３素子コンタクト
ホール１２７を形成する。次に、図９に示すように、第
３素子コンタクトホール１２７にＷ、ＷＳｉなどの導電
性材料からなる第３素子電極１２７ａを形成する。更
に、第５絶縁膜１１７上に、第３素子電極１２７ａと接
続する配線１２４を形成する。このようにして、メモリ
セル１２８及び周辺素子部１２９とを備えた半導体装置
が得られる。
及び第４絶縁膜１１６上に第５絶縁膜１１７を形成す
る。次に、第２素子電極１３０ａの先端１３０ｂを露出
させるように、第５絶縁膜１１７に第３素子コンタクト
ホール１２７を形成する。次に、図９に示すように、第
３素子コンタクトホール１２７にＷ、ＷＳｉなどの導電
性材料からなる第３素子電極１２７ａを形成する。更
に、第５絶縁膜１１７上に、第３素子電極１２７ａと接
続する配線１２４を形成する。このようにして、メモリ
セル１２８及び周辺素子部１２９とを備えた半導体装置
が得られる。
【００２８】また、図１１に示すように、第４層間絶縁
膜１１６及び第５層間絶縁膜１１７を予め積層した後
に、第１素子電極１２６ａの先端１２６ｂを露出させる
ように、第４絶縁膜１１６及び第５絶縁膜１１７を貫通
する第４素子コンタクトホール１３１を形成し、第４素
子コンタクトホール１３１にＷ、ＷＳｉなどの導電性材
料からなる第４素子電極１３１ａを形成し、第４素子電
極１３１ａに接続うる配線２４を形成しても良い。
膜１１６及び第５層間絶縁膜１１７を予め積層した後
に、第１素子電極１２６ａの先端１２６ｂを露出させる
ように、第４絶縁膜１１６及び第５絶縁膜１１７を貫通
する第４素子コンタクトホール１３１を形成し、第４素
子コンタクトホール１３１にＷ、ＷＳｉなどの導電性材
料からなる第４素子電極１３１ａを形成し、第４素子電
極１３１ａに接続うる配線２４を形成しても良い。
【００２９】また、スタックキャパシタ１１８を、ビッ
トライン１１０と同様にダマシン法を用いて形成しても
良い。この場合スタックキャパシタ１１８の側面にある
絶縁膜はスタックキャパシタのパターニング後にエッチ
バックする。
トライン１１０と同様にダマシン法を用いて形成しても
良い。この場合スタックキャパシタ１１８の側面にある
絶縁膜はスタックキャパシタのパターニング後にエッチ
バックする。
【００３０】上述の半導体装置製造方法によれば、ビッ
トコンタクトホール１０７、第１キャパシタコンタクト
ホール１０６及び第１素子コンタクトホール１２６を同
時に形成するので、メモリセル１２８及び周辺素子部１
２９の間のマージンを小さくして半導体装置を小型化す
ることができる。
トコンタクトホール１０７、第１キャパシタコンタクト
ホール１０６及び第１素子コンタクトホール１２６を同
時に形成するので、メモリセル１２８及び周辺素子部１
２９の間のマージンを小さくして半導体装置を小型化す
ることができる。
【００３１】また、上述の半導体装置の製造方法によれ
ば、ビット電極の先端部分１３２を突出させるように溝
１１４を形成し、この溝１１４に導電性材料を堆積させ
てビットライン１１０が形成されるので、ビットライン
１１０とビット電極１２２との位置ずれを起こすことな
くビットライン１１０を形成することができる。また、
ビットライン１１０の幅及び厚さは溝１１４の形状によ
り決定されるので、ビットライン１１０の寸法を小さく
することが可能となり、ビット電極１２２とワードライ
ン４、ビット電極１２２と第１キャパシタ電極１２３と
の各マージンを小さくしてメモリセル１２８を小型化で
きる。
ば、ビット電極の先端部分１３２を突出させるように溝
１１４を形成し、この溝１１４に導電性材料を堆積させ
てビットライン１１０が形成されるので、ビットライン
１１０とビット電極１２２との位置ずれを起こすことな
くビットライン１１０を形成することができる。また、
ビットライン１１０の幅及び厚さは溝１１４の形状によ
り決定されるので、ビットライン１１０の寸法を小さく
することが可能となり、ビット電極１２２とワードライ
ン４、ビット電極１２２と第１キャパシタ電極１２３と
の各マージンを小さくしてメモリセル１２８を小型化で
きる。
【００３２】また、図９に示すように、配線１２４と周
辺素子Ｓとは、第１素子電極１２６ａ、第２素子電極１
３０ａ及び第３素子電極１２７ａの３つの電極により接
続され、各電極１２６ａ、１３０ａ、１２７ａは、アス
ペクト比が十分に小さい素子コンタクトホール１２６、
１３０、１２７内にリソグラフィー技術により形成され
るので、各電極１２６ａ、１３０ａ、１２７ａに欠損を
発生させることなく形成することができる。従って、配
線１２４と周辺素子Ｓとの間の電気抵抗を小さくするこ
とができる。
辺素子Ｓとは、第１素子電極１２６ａ、第２素子電極１
３０ａ及び第３素子電極１２７ａの３つの電極により接
続され、各電極１２６ａ、１３０ａ、１２７ａは、アス
ペクト比が十分に小さい素子コンタクトホール１２６、
１３０、１２７内にリソグラフィー技術により形成され
るので、各電極１２６ａ、１３０ａ、１２７ａに欠損を
発生させることなく形成することができる。従って、配
線１２４と周辺素子Ｓとの間の電気抵抗を小さくするこ
とができる。
【００３３】次に本発明の第２の実施形態を図１２〜２
１を参照して説明する。尚、図１２〜２１において、前
述した図１〜図１１に示す構成要素と同一の構成要素に
は同一符号を付してその説明を省略する。図１２におい
て、Ｐ型シリコン基板１上には、トランジスタＴと、周
辺回路素子Ｓと、ワードライン４と、第１絶縁膜１０５
と第２絶縁膜１１２及び第３絶縁膜１１３を形成する。
１を参照して説明する。尚、図１２〜２１において、前
述した図１〜図１１に示す構成要素と同一の構成要素に
は同一符号を付してその説明を省略する。図１２におい
て、Ｐ型シリコン基板１上には、トランジスタＴと、周
辺回路素子Ｓと、ワードライン４と、第１絶縁膜１０５
と第２絶縁膜１１２及び第３絶縁膜１１３を形成する。
【００３４】次に、図１３において、ビットコンタクト
ホール１０７、第１キャパシタコンタクトホール１０６
及び第１素子コンタクトホール１２６を形成する。尚、
第１素子コンタクトホール１２６は、ビットコンタクト
ホール１０７、第１キャパシタコンタクトホール１０６
の側壁面に絶縁膜を形成した後に設けても良い。
ホール１０７、第１キャパシタコンタクトホール１０６
及び第１素子コンタクトホール１２６を形成する。尚、
第１素子コンタクトホール１２６は、ビットコンタクト
ホール１０７、第１キャパシタコンタクトホール１０６
の側壁面に絶縁膜を形成した後に設けても良い。
【００３５】次に、図１４において、ビットコンタクト
ホール１０７及び第１キャパシタコンタクトホール１０
６に、キャパシタ電極１２３及びビット電極１２２を形
成する。このとき、第１素子コンタクトホール１２６に
は、キャパシタ電極１２３及びビット電極１２２と同様
にして、第１素子電極１２６ａが形成される。
ホール１０７及び第１キャパシタコンタクトホール１０
６に、キャパシタ電極１２３及びビット電極１２２を形
成する。このとき、第１素子コンタクトホール１２６に
は、キャパシタ電極１２３及びビット電極１２２と同様
にして、第１素子電極１２６ａが形成される。
【００３６】次に、図１５において、第３絶縁膜１１３
よりもエッチング速度が大きい第６絶縁膜２３１を積層
し、第６絶縁膜２３１に、キャパシタ電極の先端１２３
ａを露出させる第１開口部２５ｂと、ビット電極の先端
１３２ａ及びビット電極の先端１３２ａの周辺部にある
第３絶縁膜１１３を露出させる第２開口部２５ａと、第
１素子電極１２６ａの先端１２６ｂを露出させる第３開
口部２５ｃとを形成する。
よりもエッチング速度が大きい第６絶縁膜２３１を積層
し、第６絶縁膜２３１に、キャパシタ電極の先端１２３
ａを露出させる第１開口部２５ｂと、ビット電極の先端
１３２ａ及びビット電極の先端１３２ａの周辺部にある
第３絶縁膜１１３を露出させる第２開口部２５ａと、第
１素子電極１２６ａの先端１２６ｂを露出させる第３開
口部２５ｃとを形成する。
【００３７】次に、図１６において、第２開口部２５ｂ
から露出する第３絶縁膜１１３をエッチングすることに
より、ビット電極１２２周辺の第２絶縁膜１１２を少な
くとも露出させてビット電極１２２の先端部分１３２を
突出させる溝２１４を形成する。次に、図１７におい
て、溝２１４に導電性材料を堆積させてビットライン２
１０を形成する。
から露出する第３絶縁膜１１３をエッチングすることに
より、ビット電極１２２周辺の第２絶縁膜１１２を少な
くとも露出させてビット電極１２２の先端部分１３２を
突出させる溝２１４を形成する。次に、図１７におい
て、溝２１４に導電性材料を堆積させてビットライン２
１０を形成する。
【００３８】次に、図１８において、第６絶縁膜２３１
を覆う第７絶縁膜２３２を積層し、第７絶縁膜２３２か
らキャパシタ電極の先端１２３ａ及び第１素子電極の先
端１２６ｂに向けて第２キャパシタコンタクトホール２
２１及び第２素子コンタクトホール２３０を形成する。
次に、図１９において、第２素子コンタクトホール２３
０に第２素子電極２３０ａを形成する。また、スタック
キャパシタ材料層をフォトリソグラフィ技術及び異方性
エッチング技術によりパターニングしてスタックキャパ
シタ１１８を形成し、スタック容量１１８の表面に酸化
膜、窒化膜、またはその積層、タンタルオキサイド等の
誘電体１２０を形成し、その後ｐｏｌｙ−Ｓｉ若しくは
ＴｉＮ等の導電体からなる上部電極１１９を形成してキ
ャパシタＣを形成し、メモリセル２２８を形成する。
を覆う第７絶縁膜２３２を積層し、第７絶縁膜２３２か
らキャパシタ電極の先端１２３ａ及び第１素子電極の先
端１２６ｂに向けて第２キャパシタコンタクトホール２
２１及び第２素子コンタクトホール２３０を形成する。
次に、図１９において、第２素子コンタクトホール２３
０に第２素子電極２３０ａを形成する。また、スタック
キャパシタ材料層をフォトリソグラフィ技術及び異方性
エッチング技術によりパターニングしてスタックキャパ
シタ１１８を形成し、スタック容量１１８の表面に酸化
膜、窒化膜、またはその積層、タンタルオキサイド等の
誘電体１２０を形成し、その後ｐｏｌｙ−Ｓｉ若しくは
ＴｉＮ等の導電体からなる上部電極１１９を形成してキ
ャパシタＣを形成し、メモリセル２２８を形成する。
【００３９】次に、図２０において、上部電極１１９及
び第７絶縁膜２３２を覆う第８絶縁膜２３３を積層し、
第８絶縁膜２３３から第２素子電極の先端２３０ｂに向
けて第３素子コンタクトホール２２７を形成しする。最
後に、図２１において、第３素子コンタクトホール２２
７に第３素子電極２２７ａを形成し、第８絶縁膜２３３
上に第３素子電極２２７ａに接続される配線２４を形成
する。このようして、周辺素子部２２９が形成される。
このようにして、メモリセル２２８及び周辺素子部２２
９とを備えた半導体装置が得られる。
び第７絶縁膜２３２を覆う第８絶縁膜２３３を積層し、
第８絶縁膜２３３から第２素子電極の先端２３０ｂに向
けて第３素子コンタクトホール２２７を形成しする。最
後に、図２１において、第３素子コンタクトホール２２
７に第３素子電極２２７ａを形成し、第８絶縁膜２３３
上に第３素子電極２２７ａに接続される配線２４を形成
する。このようして、周辺素子部２２９が形成される。
このようにして、メモリセル２２８及び周辺素子部２２
９とを備えた半導体装置が得られる。
【００４０】上述の半導体装置製造方法によれば、ビッ
トコンタクトホール１０７、第１キャパシタコンタクト
ホール１０６及び第１素子コンタクトホール１２６を同
時に形成するので、メモリセル２２８及び周辺素子部２
２９の間のマージンを小さくして半導体装置を小型化す
ることができる。
トコンタクトホール１０７、第１キャパシタコンタクト
ホール１０６及び第１素子コンタクトホール１２６を同
時に形成するので、メモリセル２２８及び周辺素子部２
２９の間のマージンを小さくして半導体装置を小型化す
ることができる。
【００４１】また上述の半導体装置の製造方法によれ
ば、ビット電極の先端部分１３２を突出させるように溝
２１４を形成し、この溝２１４に導電性材料を堆積させ
てビットライン２１０が形成されるので、ビットライン
２１０とビット電極１２２との位置ずれを起こすことな
くビットライン２１０を形成することができる。また、
ビットライン２１０の幅及び厚さは溝２１４の形状によ
り決定されるので、ビットライン２１０の寸法を小さく
することが可能となり、ビット電極１２２とワードライ
ン４、ビット電極１２２と第１キャパシタ電極１２３と
の各マージンを小さくしてメモリセル１２８を小型化で
きる。
ば、ビット電極の先端部分１３２を突出させるように溝
２１４を形成し、この溝２１４に導電性材料を堆積させ
てビットライン２１０が形成されるので、ビットライン
２１０とビット電極１２２との位置ずれを起こすことな
くビットライン２１０を形成することができる。また、
ビットライン２１０の幅及び厚さは溝２１４の形状によ
り決定されるので、ビットライン２１０の寸法を小さく
することが可能となり、ビット電極１２２とワードライ
ン４、ビット電極１２２と第１キャパシタ電極１２３と
の各マージンを小さくしてメモリセル１２８を小型化で
きる。
【００４２】また、図２１に示すように、配線１２４と
周辺素子Ｓとは、第１素子電極１２６ａ、第２素子電極
２３０ａ及び第３素子電極２２７ａの３つの電極により
接続され、各電極１２６ａ、２３０ａ、２２７ａは、ア
スペクト比が十分に小さい素子コンタクトホール１２
６、２３０、２２７内にリソグラフィー技術により形成
されるので、各電極１２６ａ、２３０ａ、２２７ａに欠
損を発生させることなく形成することができる。従っ
て、配線１２４と周辺素子Ｓとの間の電気抵抗を小さく
することができる。
周辺素子Ｓとは、第１素子電極１２６ａ、第２素子電極
２３０ａ及び第３素子電極２２７ａの３つの電極により
接続され、各電極１２６ａ、２３０ａ、２２７ａは、ア
スペクト比が十分に小さい素子コンタクトホール１２
６、２３０、２２７内にリソグラフィー技術により形成
されるので、各電極１２６ａ、２３０ａ、２２７ａに欠
損を発生させることなく形成することができる。従っ
て、配線１２４と周辺素子Ｓとの間の電気抵抗を小さく
することができる。
【００４３】
【発明の効果】以上、詳細に説明したように、請求項１
及び請求項３記載の半導体装置の製造方法は、ビットコ
ンタクトホールと第１キャパシタコンタクトホールを同
時に形成するので、ビット電極と第１キャパシタ電極と
の間のマージンを小さくして半導体装置を小型化するこ
とができる。また、請求項１記載の半導体装置の製造方
法によれば、ビット電極の先端部分を突出させるように
溝を形成し、この溝に導電性材料を堆積させてビットラ
インを形成するので、ビットラインとビット電極との位
置ずれを起こすことなくビットラインを形成することが
できる。また、ビットラインの幅及び厚さは溝の形状に
より決定されるので、ビットラインの寸法を小さくする
ことが可能となり、ビット電極とワードライン、ビット
電極と第１キャパシタ電極との各マージンを小さくして
半導体装置を小型化できる。
及び請求項３記載の半導体装置の製造方法は、ビットコ
ンタクトホールと第１キャパシタコンタクトホールを同
時に形成するので、ビット電極と第１キャパシタ電極と
の間のマージンを小さくして半導体装置を小型化するこ
とができる。また、請求項１記載の半導体装置の製造方
法によれば、ビット電極の先端部分を突出させるように
溝を形成し、この溝に導電性材料を堆積させてビットラ
インを形成するので、ビットラインとビット電極との位
置ずれを起こすことなくビットラインを形成することが
できる。また、ビットラインの幅及び厚さは溝の形状に
より決定されるので、ビットラインの寸法を小さくする
ことが可能となり、ビット電極とワードライン、ビット
電極と第１キャパシタ電極との各マージンを小さくして
半導体装置を小型化できる。
【００４４】請求項２及び請求項４記載の半導体装置の
製造方法は、ビットコンタクトホール、第１キャパシタ
コンタクトホール及び第１素子コンタクトホールを同時
に形成するので、メモリセル及び周辺素子部の間のマー
ジンを小さくして半導体装置を小型化することができ
る。また、請求項２記載の半導体装置の製造方法によれ
ば、ビット電極の先端部分を突出させるように溝を形成
し、この溝に導電性材料を堆積させてビットラインを形
成するので、ビットラインとビット電極との位置ずれを
起こすことなくビットラインを形成することができる。
また、ビットラインの幅及び厚さは溝の形状により決定
されるので、ビットラインの寸法を小さくすることが可
能となり、ビット電極とワードライン、ビット電極と第
１キャパシタ電極との各マージンを小さくして半導体装
置を小型化できる。
製造方法は、ビットコンタクトホール、第１キャパシタ
コンタクトホール及び第１素子コンタクトホールを同時
に形成するので、メモリセル及び周辺素子部の間のマー
ジンを小さくして半導体装置を小型化することができ
る。また、請求項２記載の半導体装置の製造方法によれ
ば、ビット電極の先端部分を突出させるように溝を形成
し、この溝に導電性材料を堆積させてビットラインを形
成するので、ビットラインとビット電極との位置ずれを
起こすことなくビットラインを形成することができる。
また、ビットラインの幅及び厚さは溝の形状により決定
されるので、ビットラインの寸法を小さくすることが可
能となり、ビット電極とワードライン、ビット電極と第
１キャパシタ電極との各マージンを小さくして半導体装
置を小型化できる。
【図１】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図２】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図３】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図４】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図５】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図６】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図７】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図８】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図９】 本発明の第１の実施形態である半導体装置の
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
製造方法の工程を説明する図であって、図１０のＡ−
Ａ’線の断面図である。
【図１０】 半導体装置の平面図である。
【図１１】 半導体装置の断面図である。
【図１２】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１３】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１４】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１５】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１６】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１７】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１８】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図１９】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図２０】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図２１】 本発明の第２の実施形態である半導体装置
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
の製造方法の工程を説明する図であって、図１０のＡー
Ａ’線の断面図である。
【図２２】 半導体装置の平面図である。
【図２３】 従来の第１の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図２４】 従来の第１の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図２５】 従来の第１の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図２６】 従来の第１の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図２７】 従来の第１の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図２８】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図２９】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図３０】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図３１】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図３２】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図３３】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図３４】 従来の第２の半導体装置の製造方法の工程
を説明する断面図である。
を説明する断面図である。
【図３５】 従来の半導体装置の断面図である。
１ ｐ型シリコン基板 ４ ワードライン １０５ 第１絶縁膜 １０６ 第１キャパシタコンタクトホール １０７ ビットコンタクトホール １１０ ビットライン １１２ 第２絶縁膜 １１３ 第３絶縁膜 １１６ 第４絶縁膜 １１７ 第５絶縁膜 １１８ スタックキャパシタ １２１ 第２キャパシタコンタクトホール １２２ ビット電極 １２３ 第１キャパシタ電極 １２３ａ 第１キャパシタ電極の先端 １２４ 配線 １２６ 第１素子コンタクトホール １２６ａ 第１素子電極 １２７ 第３素子コンタクトホール １２７ａ 第３素子電極 １２８ メモリセル １２９ 周辺素子部 １３０ 第２素子コンタクトホール １３０ａ 第２素子電極 １３０ｂ 第２素子電極の先端 １３２ ビット電極の先端部分 Ｃ キャパシタ Ｓ 周辺素子 Ｔ トランジスタ
Claims (4)
- 【請求項１】 トランジスタにワードライン、ビットラ
イン、キャパシタがそれぞれ接続されてなるメモリセル
を少なくとも備えてなる半導体装置の製造方法であっ
て、 半導体基板上に前記ワードライン及び前記トランジスタ
を形成し、前記半導体基板に第１絶縁膜を積層し、該第
１絶縁膜よりもエッチング速度が小さい第２絶縁膜を積
層し、該第２絶縁膜よりもエッチング速度が大きい第３
絶縁膜を積層する工程と、 前記第３絶縁膜から前記トランジスタに達するビットコ
ンタクトホール及び第１キャパシタコンタクトホールを
形成し、該ビットコンタクトホール及び該第１キャパシ
タコンタクトホールにビット電極及びキャパシタ電極を
形成する工程と、 前記第３絶縁膜をエッチングすることにより、前記ビッ
ト電極周辺の前記第２絶縁膜を少なくとも露出させて前
記ビット電極の先端部分を突出させる溝を形成し、該溝
に導電性材料を堆積させて前記ビットラインを形成する
工程と、 前記第３絶縁膜を覆う第４絶縁膜を積層し、該第４絶縁
膜から前記キャパシタ電極の先端に向けて第２キャパシ
タコンタクトホールを形成し、前記第４絶縁膜上に第２
キャパシタコンタクトホールを経て前記キャパシタ電極
に接続される前記キャパシタを形成する工程とを少なく
とも具備してなることを特徴とする半導体装置の製造方
法。 - 【請求項２】 トランジスタにワードライン、ビットラ
イン、キャパシタがそれぞれ接続されてなるメモリセル
と、該メモリセルを制御する周辺回路素子とを少なくと
も備えてなる半導体装置の製造方法であって、 半導体基板上に前記ワードライン、前記トランジスタ及
び前記周辺回路素子を形成し、前記半導体基板に第１絶
縁膜を積層し、該第１絶縁膜よりもエッチング速度が小
さい第２絶縁膜を積層し、該第２絶縁膜よりもエッチン
グ速度が大きい第３絶縁膜を積層する工程と、 前記第３絶縁膜から前記トランジスタに達するビットコ
ンタクトホール及び第１キャパシタコンタクトホールを
形成し、前記第３絶縁膜から前記周辺回路素子に達する
第１素子コンタクトホールを形成し、該ビットコンタク
トホール、該第１キャパシタコンタクトホール及び該第
１素子コンタクトホールにビット電極、キャパシタ電極
及び第１素子電極を形成する工程と、 前記第３絶縁膜をエッチングすることにより、前記ビッ
ト電極周辺の前記第２絶縁膜を少なくとも露出させて前
記ビット電極の先端部分を突出させる溝を形成し、該溝
に導電性材料を堆積させて前記ビットラインを形成する
工程と、 前記第３絶縁膜を覆う第４絶縁膜を積層し、該第４絶縁
膜から前記キャパシタ電極の先端及び前記第１素子電極
の先端に向けて第２キャパシタコンタクトホール及び第
２素子コンタクトホールを形成し、該第２素子コンタク
トホールに第２素子電極を形成し、前記第４絶縁膜上に
前記第２キャパシタコンタクトホールを経て前記キャパ
シタ電極に接続される前記キャパシタを形成する工程
と、 前記キャパシタ及び前記第４絶縁膜を覆う第５絶縁膜を
積層し、該第５絶縁膜から前記第２素子電極の先端に向
けて第３素子コンタクトホールを形成し、該第３素子コ
ンタクトホールに第３素子電極を形成し、前記第５絶縁
膜上に前記第３素子電極に接続される配線を形成する工
程とを少なくとも具備してなることを特徴とする半導体
装置の製造方法。 - 【請求項３】 トランジスタに、ワードライン、ビット
ライン、キャパシタがそれぞれ接続されてなるメモリセ
ルを少なくとも備えてなる半導体装置の製造方法であっ
て、 半導体基板上に前記ワードライン及び前記トランジスタ
を形成し、前記半導体基板に第１絶縁膜を積層し、該第
１絶縁膜よりもエッチング速度が小さい第２絶縁膜を積
層し、該第２絶縁膜よりもエッチング速度が大きい第３
絶縁膜を積層する工程と、 前記第３絶縁膜から前記トランジスタに達するビットコ
ンタクトホール及び第１キャパシタコンタクトホールを
形成し、該ビットコンタクトホール及び該第１キャパシ
タコンタクトホールにビット電極及びキャパシタ電極を
形成する工程と、前記第３絶縁膜よりもエッチング速度
が大きい第６絶縁膜を積層し、該第６絶縁膜に、前記キ
ャパシタ電極の先端を露出させる第１開口部と、前記ビ
ット電極の先端及び前記ビット電極の先端の周辺部の前
記第３絶縁膜を露出させる第２開口部とを形成する工程
と、 前記第２開口部から露出する前記第３絶縁膜をエッチン
グすることにより、前記ビット電極周辺の前記第２絶縁
膜を少なくとも露出させて前記ビット電極の先端部分を
突出させる溝を形成し、該溝に導電性材料を堆積させて
前記ビットラインを形成する工程と、 前記第６絶縁膜を覆う第７絶縁膜を積層し、該第７絶縁
膜から前記キャパシタ電極の先端に向けて第２キャパシ
タコンタクトホールを形成し、前記第４絶縁膜上に前記
第２キャパシタコンタクトホールを経て前記キャパシタ
電極に接続される前記キャパシタを形成する工程とを少
なくとも具備してなることを特徴とする半導体装置の製
造方法。 - 【請求項４】 トランジスタに、ワードライン、ビット
ライン、キャパシタがそれぞれ接続されてなるメモリセ
ルと、該メモリセルを制御する周辺回路素子とを少なく
とも備えてなる半導体装置の製造方法であって、 半導体基板上に前記ワードライン、前記トランジスタ及
び前記周辺回路素子を形成し、前記半導体基板に第１絶
縁膜を積層し、該第１絶縁膜よりもエッチング速度が小
さい第２絶縁膜を積層し、該第２絶縁膜よりもエッチン
グ速度が大きい第３絶縁膜を積層する工程と、 前記第３絶縁膜から前記トランジスタに達するビットコ
ンタクトホール及び第１キャパシタコンタクトホールを
形成し、前記第３絶縁膜から前記周辺回路素子に達する
第１素子コンタクトホールを形成し、該ビットコンタク
トホール、該１キャパシタコンタクトホール及び該第１
素子コンタクトホールにビット電極、キャパシタ電極及
び第１素子電極を形成する工程と、 前記第３絶縁膜よりもエッチング速度が大きい第６絶縁
膜を積層し、該第６絶縁膜に、前記キャパシタ電極の先
端を露出させる第１開口部と、前記ビット電極の先端及
び前記ビット電極の先端の周辺部の前記第３絶縁膜を露
出させる第２開口部と、前記第１素子電極の先端を露出
させる第３開口部とを形成する工程と、 前記第２開口部から露出する前記第３絶縁膜をエッチン
グすることにより、前記ビット電極周辺の前記第２絶縁
膜を少なくとも露出させて前記ビット電極の先端部分を
突出させる溝を形成し、該溝に導電性材料を堆積させて
前記ビットラインを形成する工程と、 前記第６絶縁膜を覆う第７絶縁膜を積層し、該第７絶縁
膜から前記キャパシタ電極の先端及び前記第１素子電極
の先端に向けて第２キャパシタコンタクトホール及び第
２素子コンタクトホールを形成し、該第２素子コンタク
トホールに第２素子電極を形成し、前記第４絶縁膜上に
前記第２キャパシタコンタクトホールを経て前記キャパ
シタ電極に接続される前記キャパシタを形成する工程
と、 前記キャパシタ及び前記第７絶縁膜を覆う第８絶縁膜を
積層し、該第８絶縁膜から前記第２素子電極の先端に向
けて第３素子コンタクトホールを形成し、該第３素子コ
ンタクトホールに第３素子電極を形成し、前記第８絶縁
膜上に前記第３素子電極に接続される配線を形成する工
程とを少なくとも具備してなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248797A JP2000077626A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248797A JP2000077626A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077626A true JP2000077626A (ja) | 2000-03-14 |
Family
ID=17183549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10248797A Pending JP2000077626A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049250A (ja) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| KR101145801B1 (ko) | 2010-10-22 | 2012-05-16 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
| CN114582873A (zh) * | 2022-05-06 | 2022-06-03 | 长鑫存储技术有限公司 | 一种电容器结构及其制备方法、半导体结构及其制备方法 |
-
1998
- 1998-09-02 JP JP10248797A patent/JP2000077626A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049250A (ja) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| KR101145801B1 (ko) | 2010-10-22 | 2012-05-16 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
| CN114582873A (zh) * | 2022-05-06 | 2022-06-03 | 长鑫存储技术有限公司 | 一种电容器结构及其制备方法、半导体结构及其制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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