JPH06177147A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06177147A JPH06177147A JP4330428A JP33042892A JPH06177147A JP H06177147 A JPH06177147 A JP H06177147A JP 4330428 A JP4330428 A JP 4330428A JP 33042892 A JP33042892 A JP 33042892A JP H06177147 A JPH06177147 A JP H06177147A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/772—Field effect transistors
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Abstract
(57)【要約】
【目的】 処理工程数および処理時間が少なくまた歩留
りの高いＭＯＳトランジスタを有する半導体装置の製造
方法を提供する。 【構成】 ｐ型ウェル領域３の表面上にゲート酸化膜９
を介在してゲート電極層１１が形成される。ゲート電極
層をマスクとして１対のｎ- 不純物拡散領域１５が形成
される。ゲート電極層１１を覆うシリコン酸化膜１３お
よびサイドウォール膜１７が形成される。またゲート電
極層１１を覆うように、かつｎ- 不純物拡散領域１５の
表面を露出する直接コンタクト孔２０を有するシリコン
酸化膜１９が形成される。直接コンタクト孔２０を通じ
てｎ- 不純物拡散領域１５の表面と接するようにリンが
導入された多結晶シリコン配線２１が形成される。熱処
理により多結晶シリコン配線中のリンがｐ型ウェル領域
３内に拡散されて、ｎ- 不純物拡散領域１５に接するよ
うにｎ+ 不純物拡散領域１ａが形成される。
りの高いＭＯＳトランジスタを有する半導体装置の製造
方法を提供する。 【構成】 ｐ型ウェル領域３の表面上にゲート酸化膜９
を介在してゲート電極層１１が形成される。ゲート電極
層をマスクとして１対のｎ- 不純物拡散領域１５が形成
される。ゲート電極層１１を覆うシリコン酸化膜１３お
よびサイドウォール膜１７が形成される。またゲート電
極層１１を覆うように、かつｎ- 不純物拡散領域１５の
表面を露出する直接コンタクト孔２０を有するシリコン
酸化膜１９が形成される。直接コンタクト孔２０を通じ
てｎ- 不純物拡散領域１５の表面と接するようにリンが
導入された多結晶シリコン配線２１が形成される。熱処
理により多結晶シリコン配線中のリンがｐ型ウェル領域
３内に拡散されて、ｎ- 不純物拡散領域１５に接するよ
うにｎ+ 不純物拡散領域１ａが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ（Metal Oxide Semiconductor ）ト
ランジスタを有する半導体装置の製造方法に関するもの
である。
に関し、特にＭＯＳ（Metal Oxide Semiconductor ）ト
ランジスタを有する半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】まず、従来のＭＯＳトランジスタを有す
る半導体装置の製造方法について説明する。
る半導体装置の製造方法について説明する。
【０００３】図２３〜図２９は、ソース／ドレイン領域
の片側のみＬＤＤ（Lightly DopedDrain ）構造のＭＯ
Ｓトランジスタを有する従来の半導体装置の製造方法を
工程順に示す概略断面図である。
の片側のみＬＤＤ（Lightly DopedDrain ）構造のＭＯ
Ｓトランジスタを有する従来の半導体装置の製造方法を
工程順に示す概略断面図である。
【０００４】まず図２３を参照して、ｐ型またはｎ型シ
リコン基板にｐ型ウェル領域４０３が形成され、次にＬ
ＯＣＯＳ（Local Oxidation of Silicon）法によりシリ
コン酸化物よりなる素子分離酸化膜４０５およびｐ型チ
ャネルストッパー領域４０７を伴った素子分離が形成さ
れる。この後、ｐ型ウェル領域４０３の表面全面に薄い
シリコン酸化膜４０９ａが形成される。またこの薄いシ
リコン酸化膜４０９ａ上の所望の位置には、多結晶シリ
コンよりなるゲート電極４１１およびシリコン酸化膜４
１３が積層して形成される。この後、素子分離酸化膜４
０５、シリコン酸化膜４１３およびゲート電極層４１１
をマスクとしてシリコン基板全面にイオン注入法によ
り、たとえば１０18ｃｍ-3オーダーの濃度を有するｎ-
不純物拡散領域４１５が形成される。
リコン基板にｐ型ウェル領域４０３が形成され、次にＬ
ＯＣＯＳ（Local Oxidation of Silicon）法によりシリ
コン酸化物よりなる素子分離酸化膜４０５およびｐ型チ
ャネルストッパー領域４０７を伴った素子分離が形成さ
れる。この後、ｐ型ウェル領域４０３の表面全面に薄い
シリコン酸化膜４０９ａが形成される。またこの薄いシ
リコン酸化膜４０９ａ上の所望の位置には、多結晶シリ
コンよりなるゲート電極４１１およびシリコン酸化膜４
１３が積層して形成される。この後、素子分離酸化膜４
０５、シリコン酸化膜４１３およびゲート電極層４１１
をマスクとしてシリコン基板全面にイオン注入法によ
り、たとえば１０18ｃｍ-3オーダーの濃度を有するｎ-
不純物拡散領域４１５が形成される。
【０００５】図２４を参照して、ゲート電極４１１およ
びシリコン酸化膜４１３を被覆するようにシリコン基板
の表面全面にシリコン酸化膜が形成される。このシリコ
ン酸化膜に異方性エッチングが施されることによりゲー
ト電極層４１１およびシリコン酸化膜４１３の側壁を覆
うようにサイドウォール膜４１７が形成される。このサ
イドウォール膜４１７形成時のエッチングにより、シリ
コン基板表面上の薄いシリコン酸化膜４０９が除去さ
れ、ｎ- 不純物拡散領域４１５の表面が露出する。
びシリコン酸化膜４１３を被覆するようにシリコン基板
の表面全面にシリコン酸化膜が形成される。このシリコ
ン酸化膜に異方性エッチングが施されることによりゲー
ト電極層４１１およびシリコン酸化膜４１３の側壁を覆
うようにサイドウォール膜４１７が形成される。このサ
イドウォール膜４１７形成時のエッチングにより、シリ
コン基板表面上の薄いシリコン酸化膜４０９が除去さ
れ、ｎ- 不純物拡散領域４１５の表面が露出する。
【０００６】図２５を参照して、フォトリソグラフィ法
などにより、一方のｎ- 不純物拡散領域４１５の表面を
露出させる開孔を有するフォトレジスト膜４２５ａがシ
リコン基板上に形成される。このフォトレジスト膜４２
５ａの開孔を通じて、サイドウォール膜４１７、シリコ
ン酸化膜４１３および分離酸化膜４０５をマスクとし
て、１０20ｃｍ-3オーダーの低抵抗のｎ+ 不純物拡散領
域を形成するため、４×１０15ｃｍ-2以上の多量の砒素
（Ａｓ）イオンが注入される。
などにより、一方のｎ- 不純物拡散領域４１５の表面を
露出させる開孔を有するフォトレジスト膜４２５ａがシ
リコン基板上に形成される。このフォトレジスト膜４２
５ａの開孔を通じて、サイドウォール膜４１７、シリコ
ン酸化膜４１３および分離酸化膜４０５をマスクとし
て、１０20ｃｍ-3オーダーの低抵抗のｎ+ 不純物拡散領
域を形成するため、４×１０15ｃｍ-2以上の多量の砒素
（Ａｓ）イオンが注入される。
【０００７】ところで、半導体装置の製造方法において
は多量のイオンを注入する際には、イオンが飛程以上に
深くシリコン基板内に注入されることを防ぐために、イ
オンの注入方向とシリコン基板４０３の表面とに所定の
角度θが設けられる。このように所定の角度θを設けて
不純物イオンを注入する場合、フォトレジスト膜４２５
ａが陰となって不純物イオンがシリコン基板４０３中に
注入される効率が低下してしまう。そのため、実際の半
導体装置の製造方法においては、１×１０16ｃｍ-2相当
の多量の砒素イオンが注入される。
は多量のイオンを注入する際には、イオンが飛程以上に
深くシリコン基板内に注入されることを防ぐために、イ
オンの注入方向とシリコン基板４０３の表面とに所定の
角度θが設けられる。このように所定の角度θを設けて
不純物イオンを注入する場合、フォトレジスト膜４２５
ａが陰となって不純物イオンがシリコン基板４０３中に
注入される効率が低下してしまう。そのため、実際の半
導体装置の製造方法においては、１×１０16ｃｍ-2相当
の多量の砒素イオンが注入される。
【０００８】図２６を参照して、フォトレジスト膜４２
５ａを除去した後、たとえば９００℃、３０分の熱処理
が施される。これにより、図２５に示す工程で注入され
た砒素が活性化および拡散して、１０19〜１０20ｃｍ-3
オーダーのｎ+ 不純物拡散領域４０１が形成される。
５ａを除去した後、たとえば９００℃、３０分の熱処理
が施される。これにより、図２５に示す工程で注入され
た砒素が活性化および拡散して、１０19〜１０20ｃｍ-3
オーダーのｎ+ 不純物拡散領域４０１が形成される。
【０００９】図２７を参照して、シリコン基板の表面全
面にシリコン酸化膜４１９が堆積される。
面にシリコン酸化膜４１９が堆積される。
【００１０】図２８を参照して、ＬＤＤ構造を有する不
純物領域４０１、４１５の上方に開孔を有するフォトレ
ジスト膜４２５ｂがシリコン酸化膜４１９上に形成され
る。このフォトレジスト膜４２５ｂをマスクとして異方
性エッチングが施されることにより、自己整合的にシリ
コン酸化膜４１９に直接コンタクト４２０が形成され
る。このエッチングにより、サイドウォール膜４１７の
側壁に残渣４１９ａが残る。この後、フォトレジスト膜
４２５ｂが除去される。
純物領域４０１、４１５の上方に開孔を有するフォトレ
ジスト膜４２５ｂがシリコン酸化膜４１９上に形成され
る。このフォトレジスト膜４２５ｂをマスクとして異方
性エッチングが施されることにより、自己整合的にシリ
コン酸化膜４１９に直接コンタクト４２０が形成され
る。このエッチングにより、サイドウォール膜４１７の
側壁に残渣４１９ａが残る。この後、フォトレジスト膜
４２５ｂが除去される。
【００１１】図２９を参照して、成膜時から砒素または
リン（Ｐ）が導入された、あるいは成膜後にイオン注入
によって砒素またはリンが導入された多結晶シリコン膜
４２１が、直接コンタクト孔４２０を通じて不純物拡散
領域４０１、４１５の表面と接するようにシリコン基板
の表面全面に形成される。この多結晶シリコン膜４２１
をフォトリソグラフィ法、ドライエッチング法などによ
り所望の形状にパターニングすることにより、ＬＤＤ構
造を有する不純物拡散領域４０１、４１５と電気的に接
続された配線層４２１が形成される。
リン（Ｐ）が導入された、あるいは成膜後にイオン注入
によって砒素またはリンが導入された多結晶シリコン膜
４２１が、直接コンタクト孔４２０を通じて不純物拡散
領域４０１、４１５の表面と接するようにシリコン基板
の表面全面に形成される。この多結晶シリコン膜４２１
をフォトリソグラフィ法、ドライエッチング法などによ
り所望の形状にパターニングすることにより、ＬＤＤ構
造を有する不純物拡散領域４０１、４１５と電気的に接
続された配線層４２１が形成される。
【００１２】
【発明が解決しようとする課題】ＭＯＳトランジスタの
ソース／ドレイン領域の片側のみＬＤＤ構造を有する従
来の半導体装置は上記のように製造されていた。このた
め、ＬＤＤ構造を構成するｎ+ 不純物拡散領域４０１の
形成時には、図２５に示すようにフォトリソグラフィ法
により、フォトレジスト膜４２５ａに開孔を形成しなけ
ればならない。また、この開孔を通じて多量のイオン注
入を施す必要もある。このように、従来の製造方法で
は、ｎ+ 不純物拡散領域４０１を形成するためにフォト
リソグラフィ工程が必要となるため、工程が煩雑になる
という問題点があった。
ソース／ドレイン領域の片側のみＬＤＤ構造を有する従
来の半導体装置は上記のように製造されていた。このた
め、ＬＤＤ構造を構成するｎ+ 不純物拡散領域４０１の
形成時には、図２５に示すようにフォトリソグラフィ法
により、フォトレジスト膜４２５ａに開孔を形成しなけ
ればならない。また、この開孔を通じて多量のイオン注
入を施す必要もある。このように、従来の製造方法で
は、ｎ+ 不純物拡散領域４０１を形成するためにフォト
リソグラフィ工程が必要となるため、工程が煩雑になる
という問題点があった。
【００１３】また、多量のイオン注入を施す必要がある
ため、処理時間が長くなり、かつ静電破壊が生じやすく
なる。以下、この静電破壊について詳細に説明する。
ため、処理時間が長くなり、かつ静電破壊が生じやすく
なる。以下、この静電破壊について詳細に説明する。
【００１４】図３０は、図２５に示す工程で不純物イオ
ンが注入された後の半導体装置の様子を示す概略的な拡
大断面図である。図３０を参照して、注入される砒素イ
オンは正の電荷を有している。この砒素イオンはフォト
レジスト膜４２５ａをマスクとして開孔から露出する部
分に注入されるため、ｐ型ウェル領域４０３の表面のみ
ならず、サイドウォール膜４１７およびシリコン酸化膜
４１３にも注入される。このサイドウォール膜４１７お
よびシリコン酸化膜４１３は絶縁膜であるため、正の電
荷はこの膜中を移動することができず、サイドウォール
膜４１７およびシリコン酸化膜４１３中に蓄積される。
このため、サイドウォール膜４１７およびシリコン酸化
膜４１３は、いわゆる帯電した状態となり、ｐ型ウェル
領域４０３の表面とサイドウォール膜４１７などとの間
で大きな電位差が生じる。このような大きな電位差が生
じた場合、電位の高いサイドウォール膜４１７などから
電位の低いｐ型ウェル領域４０３の表面に放電が生じ、
ｎ- 不純物拡散領域４１５の表面がえぐれて欠陥が導入
される。これがいわゆる静電破壊である。
ンが注入された後の半導体装置の様子を示す概略的な拡
大断面図である。図３０を参照して、注入される砒素イ
オンは正の電荷を有している。この砒素イオンはフォト
レジスト膜４２５ａをマスクとして開孔から露出する部
分に注入されるため、ｐ型ウェル領域４０３の表面のみ
ならず、サイドウォール膜４１７およびシリコン酸化膜
４１３にも注入される。このサイドウォール膜４１７お
よびシリコン酸化膜４１３は絶縁膜であるため、正の電
荷はこの膜中を移動することができず、サイドウォール
膜４１７およびシリコン酸化膜４１３中に蓄積される。
このため、サイドウォール膜４１７およびシリコン酸化
膜４１３は、いわゆる帯電した状態となり、ｐ型ウェル
領域４０３の表面とサイドウォール膜４１７などとの間
で大きな電位差が生じる。このような大きな電位差が生
じた場合、電位の高いサイドウォール膜４１７などから
電位の低いｐ型ウェル領域４０３の表面に放電が生じ、
ｎ- 不純物拡散領域４１５の表面がえぐれて欠陥が導入
される。これがいわゆる静電破壊である。
【００１５】この静電破壊が生じた場合、かかる欠陥に
起因する接合リークなどが生じ、半導体装置の歩留りが
低下するという問題点があった。
起因する接合リークなどが生じ、半導体装置の歩留りが
低下するという問題点があった。
【００１６】本発明は、上記のような問題点を解決する
ためになされたもので、処理工程および処理時間が少な
く、かつ歩留りも高いＭＯＳトランジスタを有する半導
体装置の製造方法を提供することを目的とする。
ためになされたもので、処理工程および処理時間が少な
く、かつ歩留りも高いＭＯＳトランジスタを有する半導
体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタを有する半導体装置の製造方法であって、以下の
工程を備えている。
ジスタを有する半導体装置の製造方法であって、以下の
工程を備えている。
【００１８】まず第１導電型の半導体基板の主表面上に
ゲート酸化膜を介在してゲート電極層が形成される。そ
してゲート電極層をマスクとして第２導電型の不純物が
注入されることにより、半導体基板の主表面に１対の相
対的に低濃度の第１不純物領域が互いに距離を隔てて形
成される。そしてゲート電極層を覆い、かつ第１不純物
領域の表面を露出する開孔を有する絶縁層が半導体基板
上に形成される。そして開孔を通じて第１不純物領域の
表面に接するように、第２導電型の不純物を含む多結晶
シリコン層が形成される。そして熱処理により多結晶シ
リコン層中の不純物が半導体基板内に拡散されて、第１
不純物領域に接するように相対的に高濃度の第２不純物
領域が形成される。
ゲート酸化膜を介在してゲート電極層が形成される。そ
してゲート電極層をマスクとして第２導電型の不純物が
注入されることにより、半導体基板の主表面に１対の相
対的に低濃度の第１不純物領域が互いに距離を隔てて形
成される。そしてゲート電極層を覆い、かつ第１不純物
領域の表面を露出する開孔を有する絶縁層が半導体基板
上に形成される。そして開孔を通じて第１不純物領域の
表面に接するように、第２導電型の不純物を含む多結晶
シリコン層が形成される。そして熱処理により多結晶シ
リコン層中の不純物が半導体基板内に拡散されて、第１
不純物領域に接するように相対的に高濃度の第２不純物
領域が形成される。
【００１９】
【作用】本発明の半導体装置の製造方法によれば、たと
えばＬＤＤ構造を構成する相対的に高濃度の第２不純物
領域は、多結晶シリコンの不純物を熱処理により半導体
基板内に拡散させることにより形成される。このため、
この第２不純物領域を形成するために、フォトリソグラ
フィ工程は用いられず、また開孔を有するフォトレジス
ト膜をマスクとしてイオン注入を施すこともない。これ
により、フォトリソグラフィ工程を省略することができ
るため処理工程の簡略化を図ることができる。また、多
量のイオン注入工程も不要であるため、処理時間も短縮
化でき、かつ静電破壊の発生も抑制できるため歩留りも
向上する。
えばＬＤＤ構造を構成する相対的に高濃度の第２不純物
領域は、多結晶シリコンの不純物を熱処理により半導体
基板内に拡散させることにより形成される。このため、
この第２不純物領域を形成するために、フォトリソグラ
フィ工程は用いられず、また開孔を有するフォトレジス
ト膜をマスクとしてイオン注入を施すこともない。これ
により、フォトリソグラフィ工程を省略することができ
るため処理工程の簡略化を図ることができる。また、多
量のイオン注入工程も不要であるため、処理時間も短縮
化でき、かつ静電破壊の発生も抑制できるため歩留りも
向上する。
【００２０】
【実施例】以下、本発明の第１の実施例として、ソース
／ドレイン領域の片側のみＬＤＤ構造を有するｎチャネ
ルＭＯＳトランジスタの製造方法について図を用いて説
明する。
／ドレイン領域の片側のみＬＤＤ構造を有するｎチャネ
ルＭＯＳトランジスタの製造方法について図を用いて説
明する。
【００２１】図１〜図８は、本発明の第１の実施例にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。
【００２２】まず図１を参照して、たとえば面方位（１
００）、抵抗率１０〜２０Ω・ｃｍのｐ型またはｎ型シ
リコン基板の表面に１０17ｃｍ-3オーダーの濃度を有す
るｐ型ウェル領域３が形成される。またシリコン基板の
表面には、ＬＯＣＯＳ法により、ｐ型チャネルストッパ
ー領域７を伴った、たとえば厚み５００ｎｍの分離酸化
膜５が形成され、これによって素子分離が形成される。
またＭＯＳトランジスタのしきい値電圧を制御するため
に、たとえば１０11〜１０12ｃｍ-2オーダーの量のボロ
ンイオンがシリコン基板内にイオン注入される。
００）、抵抗率１０〜２０Ω・ｃｍのｐ型またはｎ型シ
リコン基板の表面に１０17ｃｍ-3オーダーの濃度を有す
るｐ型ウェル領域３が形成される。またシリコン基板の
表面には、ＬＯＣＯＳ法により、ｐ型チャネルストッパ
ー領域７を伴った、たとえば厚み５００ｎｍの分離酸化
膜５が形成され、これによって素子分離が形成される。
またＭＯＳトランジスタのしきい値電圧を制御するため
に、たとえば１０11〜１０12ｃｍ-2オーダーの量のボロ
ンイオンがシリコン基板内にイオン注入される。
【００２３】図２を参照して、シリコン基板の表面全面
にシリコン酸化膜９ａが、たとえば１５ｎｍの厚みで形
成される。このシリコン酸化膜９ａの表面全面にはたと
えば１０19〜１０20ｃｍ-3オーダーの濃度でリンを不純
物として含む多結晶シリコン膜１１ａと、シリコン酸化
膜１３ａとがいわゆる減圧ＣＶＤ（Chemical Vapor Dep
osition ）法によりたとえば２００ｎｍ、１５０ｎｍの
厚みで各々積層される。
にシリコン酸化膜９ａが、たとえば１５ｎｍの厚みで形
成される。このシリコン酸化膜９ａの表面全面にはたと
えば１０19〜１０20ｃｍ-3オーダーの濃度でリンを不純
物として含む多結晶シリコン膜１１ａと、シリコン酸化
膜１３ａとがいわゆる減圧ＣＶＤ（Chemical Vapor Dep
osition ）法によりたとえば２００ｎｍ、１５０ｎｍの
厚みで各々積層される。
【００２４】図３を参照して、フォトリソグラフィ法お
よびドライエッチング法により、シリコン酸化膜１３お
よび多結晶シリコン膜１１が所望の形状にパターニング
される。これにより、ゲート電極層１１が多結晶シリコ
ンより形成される。この後、素子分離酸化膜５、シリコ
ン酸化膜１３、ゲート電極層１１をマスクとしてイオン
注入法により砒素イオンがたとえば斜め回転注入法によ
りｐ型ウェル領域３の表面に注入される。これにより、
ｐ型ウェル領域３の表面上にはゲート電極層１１の下側
領域を挟み、かつチャネル領域を規定するように、たと
えば１０18ｃｍ -3オーダーの不純物濃度を有する１対の
ｎ- 不純物拡散領域１５が形成される。
よびドライエッチング法により、シリコン酸化膜１３お
よび多結晶シリコン膜１１が所望の形状にパターニング
される。これにより、ゲート電極層１１が多結晶シリコ
ンより形成される。この後、素子分離酸化膜５、シリコ
ン酸化膜１３、ゲート電極層１１をマスクとしてイオン
注入法により砒素イオンがたとえば斜め回転注入法によ
りｐ型ウェル領域３の表面に注入される。これにより、
ｐ型ウェル領域３の表面上にはゲート電極層１１の下側
領域を挟み、かつチャネル領域を規定するように、たと
えば１０18ｃｍ -3オーダーの不純物濃度を有する１対の
ｎ- 不純物拡散領域１５が形成される。
【００２５】図４を参照して、シリコン基板の表面全面
に、たとえば減圧ＣＶＤ法により２００ｎｍ程度の厚み
でシリコン酸化膜が堆積される。このシリコン酸化膜
は、方向性の強いドライエッチング法によりエッチバッ
クされ、ゲート電極層１１およびシリコン酸化膜１３の
側壁を被覆するサイドウォール膜１７として残存され
る。このエッチバックにより、シリコン基板表面上のシ
リコン酸化膜９ａも除去されて、ゲート酸化膜９が形成
される。
に、たとえば減圧ＣＶＤ法により２００ｎｍ程度の厚み
でシリコン酸化膜が堆積される。このシリコン酸化膜
は、方向性の強いドライエッチング法によりエッチバッ
クされ、ゲート電極層１１およびシリコン酸化膜１３の
側壁を被覆するサイドウォール膜１７として残存され
る。このエッチバックにより、シリコン基板表面上のシ
リコン酸化膜９ａも除去されて、ゲート酸化膜９が形成
される。
【００２６】図５を参照して、シリコン基板の表面全面
を被覆するように、たとえば１５０ｎｍ程度の厚みでシ
リコン酸化膜１９が堆積される。
を被覆するように、たとえば１５０ｎｍ程度の厚みでシ
リコン酸化膜１９が堆積される。
【００２７】図６を参照して、シリコン基板の表面全面
にフォトレジスト膜２５が塗布された後、フォトリソグ
ラフィ法により一方のｎ- 不純物拡散領域１５の上方に
開孔が形成される。この開孔を有するフォトレジスト膜
２５をマスクとしてシリコン酸化膜１９に、フレオン系
のガス、たとえば三フッ化メタン（ＣＨＦ3 ）によるド
ライエッチングが施され、直接コンタクト２０が形成さ
れる。このドライエッチング時のエッチング量は、被エ
ッチング膜であるシリコン酸化膜９の膜厚の約１割増で
ある。このため、シリコン酸化膜１３がエッチング除去
されても、ゲート電極層１１の表面が露出することはな
い。すなわち、直接コンタクト２０は自己整合的に開孔
され、ゲート電極層１１と後工程で形成される多結晶シ
リコン層とがショートすることはない。この後、フォト
レジスト膜２５が除去される。
にフォトレジスト膜２５が塗布された後、フォトリソグ
ラフィ法により一方のｎ- 不純物拡散領域１５の上方に
開孔が形成される。この開孔を有するフォトレジスト膜
２５をマスクとしてシリコン酸化膜１９に、フレオン系
のガス、たとえば三フッ化メタン（ＣＨＦ3 ）によるド
ライエッチングが施され、直接コンタクト２０が形成さ
れる。このドライエッチング時のエッチング量は、被エ
ッチング膜であるシリコン酸化膜９の膜厚の約１割増で
ある。このため、シリコン酸化膜１３がエッチング除去
されても、ゲート電極層１１の表面が露出することはな
い。すなわち、直接コンタクト２０は自己整合的に開孔
され、ゲート電極層１１と後工程で形成される多結晶シ
リコン層とがショートすることはない。この後、フォト
レジスト膜２５が除去される。
【００２８】図７を参照して、成膜時に１０19〜１０20
ｃｍ-3オーダーの濃度でリン（Ｐ）を含んだ多結晶シリ
コン膜、または成膜後に１０15〜１０16ｃｍ-2オーダー
の量のリンが注入される多結晶シリコン膜２１が減圧Ｃ
ＶＤ法により、たとえば２００ｎｍ程度の厚みで堆積さ
れる。この多結晶シリコン膜２１は、直接コンタクト孔
２０を通じてｎ- 不純物拡散領域１５の表面に接してい
る。この多結晶シリコン膜２１は、フォトリソグラフィ
法、四フッ化炭素（ＣＦ4 ）などのフレオン系ガスを用
いたドライエッチング法により所望の形状にパターニン
グされて多結晶シリコン配線２１となる。
ｃｍ-3オーダーの濃度でリン（Ｐ）を含んだ多結晶シリ
コン膜、または成膜後に１０15〜１０16ｃｍ-2オーダー
の量のリンが注入される多結晶シリコン膜２１が減圧Ｃ
ＶＤ法により、たとえば２００ｎｍ程度の厚みで堆積さ
れる。この多結晶シリコン膜２１は、直接コンタクト孔
２０を通じてｎ- 不純物拡散領域１５の表面に接してい
る。この多結晶シリコン膜２１は、フォトリソグラフィ
法、四フッ化炭素（ＣＦ4 ）などのフレオン系ガスを用
いたドライエッチング法により所望の形状にパターニン
グされて多結晶シリコン配線２１となる。
【００２９】図８を参照して、たとえば総量で９００
℃、３０分の熱処理が施されることにより、多結晶シリ
コン配線２１中のリンがシリコン基板内に拡散する。こ
れにより、ｎ- 不純物拡散領域１５と接するように、１
０19〜１０20ｃｍ-3オーダーの濃度で深さが約０．２〜
０．３μｍのｎ+ 不純物拡散領域１ａが形成される。こ
のようにソース／ドレイン領域の片側にはｎ+ 不純物拡
散領域１ａが形成されているため、シート抵抗が低くな
る。このｎ+ 不純物拡散領域１ａおよびｎ- 不純物拡散
領域１５とによりＬＤＤ構造を有する不純物拡散領域が
形成される。またこれにより、ソース／ドレイン領域の
片側のみＬＤＤ構造を有するＭＯＳトランジスタが形成
される。
℃、３０分の熱処理が施されることにより、多結晶シリ
コン配線２１中のリンがシリコン基板内に拡散する。こ
れにより、ｎ- 不純物拡散領域１５と接するように、１
０19〜１０20ｃｍ-3オーダーの濃度で深さが約０．２〜
０．３μｍのｎ+ 不純物拡散領域１ａが形成される。こ
のようにソース／ドレイン領域の片側にはｎ+ 不純物拡
散領域１ａが形成されているため、シート抵抗が低くな
る。このｎ+ 不純物拡散領域１ａおよびｎ- 不純物拡散
領域１５とによりＬＤＤ構造を有する不純物拡散領域が
形成される。またこれにより、ソース／ドレイン領域の
片側のみＬＤＤ構造を有するＭＯＳトランジスタが形成
される。
【００３０】なお、図６に示す工程で直接コンタクト２
０を形成した後、フォトレジスト膜２５をマスクとした
ままで１×１０14〜１×１０15ｃｍ-2の量で直接コンタ
クト孔２０から露出するｐ型ウェル領域３の表面に砒素
イオンが注入されてもよい。
０を形成した後、フォトレジスト膜２５をマスクとした
ままで１×１０14〜１×１０15ｃｍ-2の量で直接コンタ
クト孔２０から露出するｐ型ウェル領域３の表面に砒素
イオンが注入されてもよい。
【００３１】なお、リンを導入した多結晶シリコンをシ
リコン基板に接触させた状態で熱処理を施したときの多
結晶シリコン中のリンの挙動については、“電子情報通
信学会技術研究報告 ＳＤＭ９１−１６２ 「多結晶／
単結晶シリコン系におけるＰ及びＡｓの拡散」 藤原英
明他 信学技報 Ｖｏｌ．９１ Ｎｏ．３６３ ｐｐ．
２３−２８”に示されている。
リコン基板に接触させた状態で熱処理を施したときの多
結晶シリコン中のリンの挙動については、“電子情報通
信学会技術研究報告 ＳＤＭ９１−１６２ 「多結晶／
単結晶シリコン系におけるＰ及びＡｓの拡散」 藤原英
明他 信学技報 Ｖｏｌ．９１ Ｎｏ．３６３ ｐｐ．
２３−２８”に示されている。
【００３２】すなわち、予め形成しておいた砒素による
ｎ型拡散層に、７．９×１０15ｃｍ -2の量のリンイオン
が注入された厚み３００ｎｍの多結晶シリコン膜が接続
され、８５０℃、６０分と９００℃、６０分との熱処理
が施される。これにより、接続表面から０．２μｍまで
は１０19〜１０20ｃｍ-3オーダーの不純物濃度で、リン
が深さ０．４μｍまで拡散することが示されている。し
たがって、上記の文献に記載の方法を本発明の製造方法
に採用すれば、容易にソース／ドレイン領域の片側のみ
ＬＤＤ構造を有するＭＯＳトランジスタを形成すること
ができる。
ｎ型拡散層に、７．９×１０15ｃｍ -2の量のリンイオン
が注入された厚み３００ｎｍの多結晶シリコン膜が接続
され、８５０℃、６０分と９００℃、６０分との熱処理
が施される。これにより、接続表面から０．２μｍまで
は１０19〜１０20ｃｍ-3オーダーの不純物濃度で、リン
が深さ０．４μｍまで拡散することが示されている。し
たがって、上記の文献に記載の方法を本発明の製造方法
に採用すれば、容易にソース／ドレイン領域の片側のみ
ＬＤＤ構造を有するＭＯＳトランジスタを形成すること
ができる。
【００３３】また、多結晶シリコン配線中にリンではな
く、砒素を導入することによっても同様の製造方法によ
り片側ＬＤＤ構造を有するＭＯＳトランジスタを作るこ
とができる。
く、砒素を導入することによっても同様の製造方法によ
り片側ＬＤＤ構造を有するＭＯＳトランジスタを作るこ
とができる。
【００３４】砒素を導入した多結晶シリコンをシリコン
基板に接触させた状態で熱処理を施したときの多結晶シ
リコン中の砒素の挙動については、“電子情報通信学会
技術研究報告 ＳＤＭ９１−１２８ 「ポリシリコンか
らのＡｓ拡散」 川崎洋司他信学技報 Ｖｏｌ．９１
Ｎｏ．３０３ ｐｐ．４３−４８”に示されている。
基板に接触させた状態で熱処理を施したときの多結晶シ
リコン中の砒素の挙動については、“電子情報通信学会
技術研究報告 ＳＤＭ９１−１２８ 「ポリシリコンか
らのＡｓ拡散」 川崎洋司他信学技報 Ｖｏｌ．９１
Ｎｏ．３０３ ｐｐ．４３−４８”に示されている。
【００３５】すなわち、上記の文献によれば、厚み２０
０ｎｍの多結晶シリコン膜に５０ｋｅＶのエネルギで１
×１０16ｃｍ-2の量の砒素イオンが注入された多結晶シ
リコン膜による配線を、砒素により形成されたｎ型拡散
層に接続した後、９００℃、３０分の熱処理が施され
る。これにより、深さ０．７μｍまで砒素を拡散できる
ことが示されている。したがって、上記の方法を本発明
の製造方法に採用すれば、砒素を使っても片側ＬＤＤ構
造を有するＭＯＳトランジスタを得ることが可能であ
る。
０ｎｍの多結晶シリコン膜に５０ｋｅＶのエネルギで１
×１０16ｃｍ-2の量の砒素イオンが注入された多結晶シ
リコン膜による配線を、砒素により形成されたｎ型拡散
層に接続した後、９００℃、３０分の熱処理が施され
る。これにより、深さ０．７μｍまで砒素を拡散できる
ことが示されている。したがって、上記の方法を本発明
の製造方法に採用すれば、砒素を使っても片側ＬＤＤ構
造を有するＭＯＳトランジスタを得ることが可能であ
る。
【００３６】図８を参照して、本発明の方法により製造
されるＭＯＳトランジスタのｎ+ 不純物拡散領域１ａの
拡散長は、後工程の熱処理の温度および時間の総熱量に
関係する。また、ｎ+ 不純物拡散領域１ａは、砒素によ
りシリコン基板表面に形成されたｎ- 不純物拡散領域１
５の濃度によっても調整可能である。このことは、上記
の２つの文献に記載されている。
されるＭＯＳトランジスタのｎ+ 不純物拡散領域１ａの
拡散長は、後工程の熱処理の温度および時間の総熱量に
関係する。また、ｎ+ 不純物拡散領域１ａは、砒素によ
りシリコン基板表面に形成されたｎ- 不純物拡散領域１
５の濃度によっても調整可能である。このことは、上記
の２つの文献に記載されている。
【００３７】すなわち、図６に示す工程で直接コンタク
ト２０内に注入される砒素イオンの量がわずかであって
も、あるいはなくても図８に示す多結晶シリコン配線２
１からのリンまたは砒素のみの拡散により片側ＬＤＤ構
造のＭＯＳトランジスタを製造することができる。
ト２０内に注入される砒素イオンの量がわずかであって
も、あるいはなくても図８に示す多結晶シリコン配線２
１からのリンまたは砒素のみの拡散により片側ＬＤＤ構
造のＭＯＳトランジスタを製造することができる。
【００３８】上記に示したように、本発明の第１の実施
例における半導体装置の製造方法によれば、図８に示す
ように、ｎ+ 不純物拡散領域１ａは、多結晶シリコン配
線２１中の不純物を熱処理により半導体基板内に拡散さ
せることにより形成される。このため、ｎ+ 不純物拡散
領域１ａを形成するために、フォトリソグラフィ工程は
用いられず、また開孔を有するフォトレジスト膜をマス
クとしてイオン注入を施すこともない。それゆえ、フォ
トリソグラフィ工程を省略することができ、処理工程の
簡略化を図ることができる。また、多量のイオン注入工
程も不要であるため、処理時間も短縮化でき、かつ静電
破壊の発生も抑制でき歩留りも向上する。
例における半導体装置の製造方法によれば、図８に示す
ように、ｎ+ 不純物拡散領域１ａは、多結晶シリコン配
線２１中の不純物を熱処理により半導体基板内に拡散さ
せることにより形成される。このため、ｎ+ 不純物拡散
領域１ａを形成するために、フォトリソグラフィ工程は
用いられず、また開孔を有するフォトレジスト膜をマス
クとしてイオン注入を施すこともない。それゆえ、フォ
トリソグラフィ工程を省略することができ、処理工程の
簡略化を図ることができる。また、多量のイオン注入工
程も不要であるため、処理時間も短縮化でき、かつ静電
破壊の発生も抑制でき歩留りも向上する。
【００３９】次に、本発明の第２の実施例として、多結
晶シリコン配線を接続した側の一方のソース／ドレイン
領域が他方のソース／ドレイン領域より低抵抗化された
ＭＯＳトランジスタの製造方法について説明する。
晶シリコン配線を接続した側の一方のソース／ドレイン
領域が他方のソース／ドレイン領域より低抵抗化された
ＭＯＳトランジスタの製造方法について説明する。
【００４０】図９および図１０は、本発明の第２の実施
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず図９を参照して、シリコン基板中にｐ
型ウェル領域３が形成される。また、シリコン基板表面
にＬＯＣＯＳ法により分離酸化膜５およびｐ型チャネル
カット領域７が形成される。この後、シリコン基板の表
面上にゲート酸化膜９、ゲート電極層１１およびシリコ
ン酸化膜１３が積層して形成される。このゲート電極層
１１の下側領域を挟むように、かつチャネル領域を規定
するように１対のｎ- 不純物拡散領域１５ａが１０18ｃ
ｍ-3オーダーの不純物濃度で形成される。この後、ゲー
ト電極層１１およびシリコン酸化膜１３の側壁を被覆す
るようにサイドウォール膜１７が形成される。このサイ
ドウォール膜１７をマスクとしてシリコン基板にイオン
注入が施される。これにより、シリコン基板表面には、
ｎ- 不純物拡散領域１５ａと接するように１対のｎ+ 不
純物拡散領域１５ｂが１０20ｃｍ-3オーダーの不純物濃
度で形成される。このｎ-不純物拡散領域１５ａおよび
ｎ+ 不純物拡散領域１５ｂとによりＬＤＤ構造を有する
１対のソース／ドレイン拡散領域１５が形成される。
例における半導体装置の製造方法を工程順に示す概略断
面図である。まず図９を参照して、シリコン基板中にｐ
型ウェル領域３が形成される。また、シリコン基板表面
にＬＯＣＯＳ法により分離酸化膜５およびｐ型チャネル
カット領域７が形成される。この後、シリコン基板の表
面上にゲート酸化膜９、ゲート電極層１１およびシリコ
ン酸化膜１３が積層して形成される。このゲート電極層
１１の下側領域を挟むように、かつチャネル領域を規定
するように１対のｎ- 不純物拡散領域１５ａが１０18ｃ
ｍ-3オーダーの不純物濃度で形成される。この後、ゲー
ト電極層１１およびシリコン酸化膜１３の側壁を被覆す
るようにサイドウォール膜１７が形成される。このサイ
ドウォール膜１７をマスクとしてシリコン基板にイオン
注入が施される。これにより、シリコン基板表面には、
ｎ- 不純物拡散領域１５ａと接するように１対のｎ+ 不
純物拡散領域１５ｂが１０20ｃｍ-3オーダーの不純物濃
度で形成される。このｎ-不純物拡散領域１５ａおよび
ｎ+ 不純物拡散領域１５ｂとによりＬＤＤ構造を有する
１対のソース／ドレイン拡散領域１５が形成される。
【００４１】この後、一方のソース／ドレイン領域１５
に接する多結晶シリコン配線が形成されるまでの工程
は、上記の図５〜図７に示す第１の実施例における製造
方法とほぼ同様である。このためその説明は省略する。
に接する多結晶シリコン配線が形成されるまでの工程
は、上記の図５〜図７に示す第１の実施例における製造
方法とほぼ同様である。このためその説明は省略する。
【００４２】図１０を参照して、シリコン酸化膜１９に
開孔された直接コンタクト孔２０を通じて一方のソース
／ドレイン領域１５の表面に１×１０14〜１×１０15ｃ
ｍ-2の量の砒素イオンが注入される。さらに、直接コン
タクト孔２０を通じて一方のソース／ドレイン領域１５
と接するように１０19〜１０20ｃｍ-3オーダーのリンを
含んだ多結晶シリコン配線２１が形成される。この後、
総量で９００℃、３０分の熱処理を施すことにより、直
接コンタクト２０を通じて注入された砒素イオンおよび
多結晶シリコン配線２１中のリンが拡散する。これによ
り、シリコン基板の表面から約０．２〜０．３μｍの深
さまでは１０19〜１０20ｃｍ-3オーダーの濃度で不純物
が拡散し、ｎ型不純物拡散領域１ｂが形成される。この
不純物拡散領域１ｂがｎ- 、ｎ+ 不純物拡散領域１５
ａ、１５ｂと重複する部分は、多結晶シリコン配線２１
からの不純物の拡散によりさらに濃度が向上する。すな
わち、多結晶シリコン配線２１が接続された一方のソー
ス／ドレイン領域において、より低抵抗で不純物濃度勾
配が他方のソース／ドレイン領域よりゆるやかなＭＯＳ
トランジスタが形成されることになる。
開孔された直接コンタクト孔２０を通じて一方のソース
／ドレイン領域１５の表面に１×１０14〜１×１０15ｃ
ｍ-2の量の砒素イオンが注入される。さらに、直接コン
タクト孔２０を通じて一方のソース／ドレイン領域１５
と接するように１０19〜１０20ｃｍ-3オーダーのリンを
含んだ多結晶シリコン配線２１が形成される。この後、
総量で９００℃、３０分の熱処理を施すことにより、直
接コンタクト２０を通じて注入された砒素イオンおよび
多結晶シリコン配線２１中のリンが拡散する。これによ
り、シリコン基板の表面から約０．２〜０．３μｍの深
さまでは１０19〜１０20ｃｍ-3オーダーの濃度で不純物
が拡散し、ｎ型不純物拡散領域１ｂが形成される。この
不純物拡散領域１ｂがｎ- 、ｎ+ 不純物拡散領域１５
ａ、１５ｂと重複する部分は、多結晶シリコン配線２１
からの不純物の拡散によりさらに濃度が向上する。すな
わち、多結晶シリコン配線２１が接続された一方のソー
ス／ドレイン領域において、より低抵抗で不純物濃度勾
配が他方のソース／ドレイン領域よりゆるやかなＭＯＳ
トランジスタが形成されることになる。
【００４３】この第２の実施例における製造方法によれ
ば、多結晶シリコン配線２１が接続される不純物拡散領
域をソース領域とした場合は、ソース抵抗の低減により
電流駆動能力が大きくなる。また、多結晶シリコン配線
２１が接続される不純物拡散領域をドレイン領域とした
場合は、ホットキャリア耐性の強い、より高信頼性のＭ
ＯＳトランジスタを得ることが可能となる。
ば、多結晶シリコン配線２１が接続される不純物拡散領
域をソース領域とした場合は、ソース抵抗の低減により
電流駆動能力が大きくなる。また、多結晶シリコン配線
２１が接続される不純物拡散領域をドレイン領域とした
場合は、ホットキャリア耐性の強い、より高信頼性のＭ
ＯＳトランジスタを得ることが可能となる。
【００４４】また、図１０を参照して、ｎ型不純物拡散
領域１ｂが熱処理によりｎ- 、ｎ+不純物拡散領域１５
ａ、１５ｂと比較して大幅に拡散している。これは、多
結晶シリコン配線２１中に導入されているリンが砒素に
比較して拡散しやすいことに起因している。また、
ｎ- 、ｎ+ 不純物拡散領域１５ａ、１５ｂにリンに比較
して拡散しにくい砒素が用いられているのは、微細化を
考慮しているためである。
領域１ｂが熱処理によりｎ- 、ｎ+不純物拡散領域１５
ａ、１５ｂと比較して大幅に拡散している。これは、多
結晶シリコン配線２１中に導入されているリンが砒素に
比較して拡散しやすいことに起因している。また、
ｎ- 、ｎ+ 不純物拡散領域１５ａ、１５ｂにリンに比較
して拡散しにくい砒素が用いられているのは、微細化を
考慮しているためである。
【００４５】第２の実施例における製造方法では、上記
のように、ｎ- 、ｎ+ 不純物拡散領域１５ａ、１５ｂ内
の不純物の種類と多結晶シリコン配線２１内の不純物の
種類を区別して用いているが、この不純物の種類に限ら
れるものではない。また、不純物の種類が上記と同じで
あっても多結晶シリコン配線２１からシリコン基板内へ
不純物を拡散させる際の熱処理条件などの種々の条件を
変えることにより、たとえば図１１に示すように図１０
のｎ型不純物拡散領域１ｂとは拡散長の異なるｎ型不純
物拡散領域１ｃを形成することも可能である。
のように、ｎ- 、ｎ+ 不純物拡散領域１５ａ、１５ｂ内
の不純物の種類と多結晶シリコン配線２１内の不純物の
種類を区別して用いているが、この不純物の種類に限ら
れるものではない。また、不純物の種類が上記と同じで
あっても多結晶シリコン配線２１からシリコン基板内へ
不純物を拡散させる際の熱処理条件などの種々の条件を
変えることにより、たとえば図１１に示すように図１０
のｎ型不純物拡散領域１ｂとは拡散長の異なるｎ型不純
物拡散領域１ｃを形成することも可能である。
【００４６】次に、第３の実施例として、ＭＯＳトラン
ジスタのソース／ドレイン領域の両方に多結晶シリコン
配線が接続された半導体装置の製造方法について説明す
る。
ジスタのソース／ドレイン領域の両方に多結晶シリコン
配線が接続された半導体装置の製造方法について説明す
る。
【００４７】図１２〜図１６は、本発明の第３の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１２を参照して、ここまでの工程は、
図９に示す第２の実施例の製造工程とほぼ同様であるた
めその説明は省略する。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１２を参照して、ここまでの工程は、
図９に示す第２の実施例の製造工程とほぼ同様であるた
めその説明は省略する。
【００４８】図１３を参照して、シリコン基板の表面全
面にシリコン酸化膜１１９が厚み１５０ｎｍ程度で堆積
される。
面にシリコン酸化膜１１９が厚み１５０ｎｍ程度で堆積
される。
【００４９】図１４を参照して、ソース／ドレイン領域
１１５双方の上方に開孔を有するフォトレジスト膜１２
５がシリコン酸化膜１１９の表面上に形成される。この
開孔を有するフォトレジスト膜１２５をマスクとしてシ
リコン酸化膜１１９にドライエッチングが施され、直接
コンタクト孔１２０が形成される。このエッチングは、
シリコン酸化膜１１９の膜厚の１割程度のオーバーエッ
チングを施すことにより行なわれる。このため、ゲート
電極層１１９の表面が露出することはなく、自己整合的
に直接コンタクト孔１２０を開孔することができる。こ
の後、フォトレジスト膜１２５を残した状態で直接コン
タクト孔１２０を通じてシリコン基板表面に１×１０14
〜１×１０15ｃｍ-2の量の砒素イオンが注入される。こ
の後、フォトレジスト膜１２５が除去される。
１１５双方の上方に開孔を有するフォトレジスト膜１２
５がシリコン酸化膜１１９の表面上に形成される。この
開孔を有するフォトレジスト膜１２５をマスクとしてシ
リコン酸化膜１１９にドライエッチングが施され、直接
コンタクト孔１２０が形成される。このエッチングは、
シリコン酸化膜１１９の膜厚の１割程度のオーバーエッ
チングを施すことにより行なわれる。このため、ゲート
電極層１１９の表面が露出することはなく、自己整合的
に直接コンタクト孔１２０を開孔することができる。こ
の後、フォトレジスト膜１２５を残した状態で直接コン
タクト孔１２０を通じてシリコン基板表面に１×１０14
〜１×１０15ｃｍ-2の量の砒素イオンが注入される。こ
の後、フォトレジスト膜１２５が除去される。
【００５０】図１５を参照して、成膜時に１０19〜１０
20ｃｍ-3オーダーのリンを含んだ多結晶シリコン膜１２
１または成膜後に１０15〜１０16ｃｍ-2オーダーの量の
リンが注入される多結晶シリコン膜１２１が減圧ＣＶＤ
法によりたとえば２００ｎｍ程度の厚みで堆積される。
この多結晶シリコン膜１２１は、直接コンタクト孔１２
０を通じて双方のソース／ドレイン領域１１５に接して
いる。この多結晶シリコン膜１２１は、フォトリソグラ
フィ法、四フッ化炭素（ＣＦ4 ）などのフレオン系ガス
を用いたドライエッチング法により所望の形状にパター
ニングされる。これにより、直接コンタクト孔１２０を
通じてソース／ドレイン領域１１５に接する多結晶シリ
コン配線１２１が形成される。
20ｃｍ-3オーダーのリンを含んだ多結晶シリコン膜１２
１または成膜後に１０15〜１０16ｃｍ-2オーダーの量の
リンが注入される多結晶シリコン膜１２１が減圧ＣＶＤ
法によりたとえば２００ｎｍ程度の厚みで堆積される。
この多結晶シリコン膜１２１は、直接コンタクト孔１２
０を通じて双方のソース／ドレイン領域１１５に接して
いる。この多結晶シリコン膜１２１は、フォトリソグラ
フィ法、四フッ化炭素（ＣＦ4 ）などのフレオン系ガス
を用いたドライエッチング法により所望の形状にパター
ニングされる。これにより、直接コンタクト孔１２０を
通じてソース／ドレイン領域１１５に接する多結晶シリ
コン配線１２１が形成される。
【００５１】図１６を参照して、総量で９００℃、３０
分の熱処理を施すことにより、シリコン基板の表面から
０．２〜０．３μｍの深さまでは１０19〜１０20ｃｍ-3
オーダーの濃度で多結晶シリコン配線１２１中の不純物
が拡散する。これによりｎ型不純物拡散領域１０１が形
成される。このｎ型不純物拡散領域１０１がｎ- 、ｎ +
不純物拡散領域１１５ａ、１１５ｂと重複する部分は、
不純物濃度が向上する。第３の実施例では、ソース／ド
レイン領域の双方にｎ型不純物拡散領域１０１が形成さ
れている。このため、どちらをソースもしくはドレイン
領域としても、他の通常のトランジスタと比較して、よ
り高性能で高信頼性の特質を得ることが可能となる。
分の熱処理を施すことにより、シリコン基板の表面から
０．２〜０．３μｍの深さまでは１０19〜１０20ｃｍ-3
オーダーの濃度で多結晶シリコン配線１２１中の不純物
が拡散する。これによりｎ型不純物拡散領域１０１が形
成される。このｎ型不純物拡散領域１０１がｎ- 、ｎ +
不純物拡散領域１１５ａ、１１５ｂと重複する部分は、
不純物濃度が向上する。第３の実施例では、ソース／ド
レイン領域の双方にｎ型不純物拡散領域１０１が形成さ
れている。このため、どちらをソースもしくはドレイン
領域としても、他の通常のトランジスタと比較して、よ
り高性能で高信頼性の特質を得ることが可能となる。
【００５２】本発明の第１、第２および第３の実施例に
おける製造方法によれば、ゲート電極層１１、１１１お
よび配線層２１、１２１はいずれも多結晶シリコン膜に
より形成されている。しかしながら、本発明に採用され
るゲート電極層１１、１１１および配線層２１、１２１
は、これに限られるものではなく、たとえばチタンシリ
サイド（ＴｉＳｉ2 ）膜、タングステンシリサイド（Ｗ
Ｓｉ2 ）膜、あるいはモリブデンシリサイド（ＭｏＳｉ
2 ）膜などの高融点金属膜と多結晶シリコン膜との複合
膜、いわゆるポリサイド膜によって形成されていてもよ
い。またこのようにポリサイド膜によって配線が形成さ
れていた場合でも本発明の効果は何ら損われない。
おける製造方法によれば、ゲート電極層１１、１１１お
よび配線層２１、１２１はいずれも多結晶シリコン膜に
より形成されている。しかしながら、本発明に採用され
るゲート電極層１１、１１１および配線層２１、１２１
は、これに限られるものではなく、たとえばチタンシリ
サイド（ＴｉＳｉ2 ）膜、タングステンシリサイド（Ｗ
Ｓｉ2 ）膜、あるいはモリブデンシリサイド（ＭｏＳｉ
2 ）膜などの高融点金属膜と多結晶シリコン膜との複合
膜、いわゆるポリサイド膜によって形成されていてもよ
い。またこのようにポリサイド膜によって配線が形成さ
れていた場合でも本発明の効果は何ら損われない。
【００５３】また、上記の第１、第２および第３の実施
例における製造方法では、ｎチャネル型ＭＯＳトランジ
スタの製造方法について説明したが、ｐチャネル型ＭＯ
Ｓトランジスタを同様の方法により製造した場合でも、
同様の効果が期待できる。
例における製造方法では、ｎチャネル型ＭＯＳトランジ
スタの製造方法について説明したが、ｐチャネル型ＭＯ
Ｓトランジスタを同様の方法により製造した場合でも、
同様の効果が期待できる。
【００５４】次に、本発明の第１および第２の実施例で
製造されるＭＯＳトランジスタを応用した例としてＭＯ
Ｓ型スタティックＲＡＭ（Random Access memory）のメ
モリセルについて説明する。
製造されるＭＯＳトランジスタを応用した例としてＭＯ
Ｓ型スタティックＲＡＭ（Random Access memory）のメ
モリセルについて説明する。
【００５５】まず図１７は、ＭＯＳ型スタティックＲＡ
Ｍのメモリセルの等価回路図である。図１７を参照し
て、ＭＯＳ型スタティックＲＡＭのメモリセルは、ドラ
イバトランジスタ２５０ａ、２５０ｂ、アクセストラン
ジスタ２６０ａ、２６０ｂ、高抵抗またはｐチャネルＭ
ＯＳ型トランジスタの負荷素子２７０ａ、２７０ｂ、電
源線２８０、ワード線２９１、ビット線２９２ａ、２９
２ｂおよび接地線２９３によって構成されている。
Ｍのメモリセルの等価回路図である。図１７を参照し
て、ＭＯＳ型スタティックＲＡＭのメモリセルは、ドラ
イバトランジスタ２５０ａ、２５０ｂ、アクセストラン
ジスタ２６０ａ、２６０ｂ、高抵抗またはｐチャネルＭ
ＯＳ型トランジスタの負荷素子２７０ａ、２７０ｂ、電
源線２８０、ワード線２９１、ビット線２９２ａ、２９
２ｂおよび接地線２９３によって構成されている。
【００５６】ｐチャネルＭＯＳ型トランジスタの負荷素
子２７０ａ、２７０ｂは、シリコン基板あるいは薄膜多
結晶シリコンにより作られたものが用いられてもよい。
また、ワード線２９１は、アクセストランジスタ２６０
ａ、２６０ｂのゲート電極としても採用される。
子２７０ａ、２７０ｂは、シリコン基板あるいは薄膜多
結晶シリコンにより作られたものが用いられてもよい。
また、ワード線２９１は、アクセストランジスタ２６０
ａ、２６０ｂのゲート電極としても採用される。
【００５７】次に図１８〜図２０は、図１７に示す等価
回路図に対応するＭＯＳ型スタティックＲＡＭのメモリ
セルの製造方法を工程順に示す概略平面図である。まず
図１８を参照して、ｎ型シリコン基板に形成されたｐ型
ウェル領域内に、いわゆるＬＯＣＯＳ法によりｐ型チャ
ネルストッパー領域を伴った素子分離酸化膜２０５が形
成される。これによって、シリコン基板に素子分離が施
される。またトランジスタのしきい値電圧を制御するた
めに１０11〜１０12ｃｍ-2オーダーの量のボロンイオン
が注入される。この後、シリコン基板の表面全面にシリ
コン酸化膜と、その上に減圧ＣＶＤ法により多結晶シリ
コン膜およびシリコン酸化膜が堆積される。これらの３
層を所望の形状にパターニングすることにより、ゲート
酸化膜２０９とゲート電極層２１１とシリコン酸化膜２
１３とが所望の形状に積層して形成される。これによ
り、ドライバトランジスタ２５０ａ、２５０ｂのゲート
電極層２１１およびアクセストランジスタ２６０ａ、２
６０ｂのゲート電極層２１１が各々形成される。
回路図に対応するＭＯＳ型スタティックＲＡＭのメモリ
セルの製造方法を工程順に示す概略平面図である。まず
図１８を参照して、ｎ型シリコン基板に形成されたｐ型
ウェル領域内に、いわゆるＬＯＣＯＳ法によりｐ型チャ
ネルストッパー領域を伴った素子分離酸化膜２０５が形
成される。これによって、シリコン基板に素子分離が施
される。またトランジスタのしきい値電圧を制御するた
めに１０11〜１０12ｃｍ-2オーダーの量のボロンイオン
が注入される。この後、シリコン基板の表面全面にシリ
コン酸化膜と、その上に減圧ＣＶＤ法により多結晶シリ
コン膜およびシリコン酸化膜が堆積される。これらの３
層を所望の形状にパターニングすることにより、ゲート
酸化膜２０９とゲート電極層２１１とシリコン酸化膜２
１３とが所望の形状に積層して形成される。これによ
り、ドライバトランジスタ２５０ａ、２５０ｂのゲート
電極層２１１およびアクセストランジスタ２６０ａ、２
６０ｂのゲート電極層２１１が各々形成される。
【００５８】次に、素子分離酸化膜２０５、シリコン酸
化膜２１３、ゲート電極層２１１などをマスクとして砒
素イオンが斜め回転注入法によりイオン注入される。こ
れによって、たとえば１０18ｃｍ-3オーダーの濃度を有
するｎ- 不純物拡散領域が形成される。この後、各ゲー
ト電極層２１１およびシリコン酸化膜２１３の側壁を被
覆するサイドウォール膜が形成される。
化膜２１３、ゲート電極層２１１などをマスクとして砒
素イオンが斜め回転注入法によりイオン注入される。こ
れによって、たとえば１０18ｃｍ-3オーダーの濃度を有
するｎ- 不純物拡散領域が形成される。この後、各ゲー
ト電極層２１１およびシリコン酸化膜２１３の側壁を被
覆するサイドウォール膜が形成される。
【００５９】図１９を参照して、アクセストランジスタ
２６０ａ、２６０ｂのソース／ドレイン領域を覆うよう
にフォトレジスト膜２２５が形成される。このフォトレ
ジスト膜２２５をマスクとしてイオン注入法により１０
20ｃｍ-3オーダーの濃度で砒素が注入される。これによ
って、ｎ+ 不純物拡散領域が形成される。この後、フォ
トレジスト膜２２５が除去される。
２６０ａ、２６０ｂのソース／ドレイン領域を覆うよう
にフォトレジスト膜２２５が形成される。このフォトレ
ジスト膜２２５をマスクとしてイオン注入法により１０
20ｃｍ-3オーダーの濃度で砒素が注入される。これによ
って、ｎ+ 不純物拡散領域が形成される。この後、フォ
トレジスト膜２２５が除去される。
【００６０】図２０を参照して、シリコン基板の表面全
面にシリコン酸化膜が形成される。このシリコン酸化膜
には、ソース／ドレイン領域の一方を露出する直接コン
タクト孔２２０が形成される。この直接コンタクト孔２
２０を通じてシリコン基板の表面に１×１０14〜１×１
０15ｃｍ-2の量の砒素がイオン注入される。この後、シ
リコン基板の表面全面に１０19〜１０20ｃｍ-3オーダー
のリンを含んだ多結晶シリコン膜２２１が形成される。
この多結晶シリコン膜２２１は、フォトリソグラフィ
法、ドライエッチング法により所望の形状にパターニン
グされて多結晶シリコン配線２２１となる。ドライバト
ランジスタ２５０ａ、２５０ｂのソース領域を接続・配
線する接地線２９３をなす多結晶シリコン配線２２１が
形成される。またアクセストランジスタ２６０ａ、２６
０ｂのソース／ドレイン領域のビット線側の引出電極を
なす多結晶シリコン配線２２１も形成される。
面にシリコン酸化膜が形成される。このシリコン酸化膜
には、ソース／ドレイン領域の一方を露出する直接コン
タクト孔２２０が形成される。この直接コンタクト孔２
２０を通じてシリコン基板の表面に１×１０14〜１×１
０15ｃｍ-2の量の砒素がイオン注入される。この後、シ
リコン基板の表面全面に１０19〜１０20ｃｍ-3オーダー
のリンを含んだ多結晶シリコン膜２２１が形成される。
この多結晶シリコン膜２２１は、フォトリソグラフィ
法、ドライエッチング法により所望の形状にパターニン
グされて多結晶シリコン配線２２１となる。ドライバト
ランジスタ２５０ａ、２５０ｂのソース領域を接続・配
線する接地線２９３をなす多結晶シリコン配線２２１が
形成される。またアクセストランジスタ２６０ａ、２６
０ｂのソース／ドレイン領域のビット線側の引出電極を
なす多結晶シリコン配線２２１も形成される。
【００６１】次に、上記のように形成されるＭＯＳ型ス
タティックＲＡＭのメモリセルを構成するドライバトラ
ンジスタ２５０ａおよびアクセストランジスタ２６０ａ
の構成について各々説明する。
タティックＲＡＭのメモリセルを構成するドライバトラ
ンジスタ２５０ａおよびアクセストランジスタ２６０ａ
の構成について各々説明する。
【００６２】図２１は、図２０のＸ−Ｘ線に沿う概略断
面図である。また、図２２は、図２０のＹ−Ｙ線に沿う
概略断面図である。
面図である。また、図２２は、図２０のＹ−Ｙ線に沿う
概略断面図である。
【００６３】まず図２１を参照して、ドライバトランジ
スタ２５０ａのソース／ドレイン領域２１５は、ＬＤＤ
構造をなしている。特に、多結晶シリコン配線２２１が
接続されるソース領域２１５には、ＬＤＤ構造に加えて
ｎ型不純物拡散領域２０１ａが形成される。このｎ型不
純物拡散領域２０１ａは、不純物を含む多結晶シリコン
配線２２１に熱処理を施すことにより形成される。この
ようにｎ型不純物拡散領域２０１ａが形成されるため、
多結晶シリコン配線２２１とシリコン基板との接続部に
おいて不純物濃度が高くなる。このため、大きい電流駆
動能力が得られる。
スタ２５０ａのソース／ドレイン領域２１５は、ＬＤＤ
構造をなしている。特に、多結晶シリコン配線２２１が
接続されるソース領域２１５には、ＬＤＤ構造に加えて
ｎ型不純物拡散領域２０１ａが形成される。このｎ型不
純物拡散領域２０１ａは、不純物を含む多結晶シリコン
配線２２１に熱処理を施すことにより形成される。この
ようにｎ型不純物拡散領域２０１ａが形成されるため、
多結晶シリコン配線２２１とシリコン基板との接続部に
おいて不純物濃度が高くなる。このため、大きい電流駆
動能力が得られる。
【００６４】次に、図２２を参照して、アクセストラン
ジスタ２６０ａは、多結晶シリコン配線２２１が接続さ
れる側のソース／ドレイン領域の一方のみがＬＤＤ構造
を有している。このため、多結晶シリコン配線２２１が
接続される側の不純物領域は不純物濃度が高くなるため
低抵抗化しているが、他方の不純物領域はｎ- 不純物拡
散領域２１５ａのみよりなっているため抵抗が高くな
る。
ジスタ２６０ａは、多結晶シリコン配線２２１が接続さ
れる側のソース／ドレイン領域の一方のみがＬＤＤ構造
を有している。このため、多結晶シリコン配線２２１が
接続される側の不純物領域は不純物濃度が高くなるため
低抵抗化しているが、他方の不純物領域はｎ- 不純物拡
散領域２１５ａのみよりなっているため抵抗が高くな
る。
【００６５】ところで、スタティックＲＡＭにおいて、
メモリセルの記憶データの読出しが安定にできるために
は、読出動作の際のドライバトランジスタとアクセスト
ランジスタとの電流駆動能力の比、いわゆるβ比が大き
いほど、安定な読出しが出きるといわれている。
メモリセルの記憶データの読出しが安定にできるために
は、読出動作の際のドライバトランジスタとアクセスト
ランジスタとの電流駆動能力の比、いわゆるβ比が大き
いほど、安定な読出しが出きるといわれている。
【００６６】一般的にＭＯＳトランジスタの電流駆動能
力は、ゲート長に反比例し、ゲート幅に反比例するとい
われている。この実施例におけるドライバトランジスタ
２５０ａでは、ソース領域が低抵抗化されているため、
電流駆動能力が大きい。これに対して、アクセストラン
ジスタ２６０ａでは、データ読出の際にドレイン領域と
なるビット線電位側にＬＤＤ構造が形成されているた
め、ホットキャリアに対して高信頼性を有している。ま
た、アクセストランジスタ２６０ａのソース領域は、ｎ
- 不純物拡散領域のみで形成されているため抵抗が高く
電流駆動能力は小さい。
力は、ゲート長に反比例し、ゲート幅に反比例するとい
われている。この実施例におけるドライバトランジスタ
２５０ａでは、ソース領域が低抵抗化されているため、
電流駆動能力が大きい。これに対して、アクセストラン
ジスタ２６０ａでは、データ読出の際にドレイン領域と
なるビット線電位側にＬＤＤ構造が形成されているた
め、ホットキャリアに対して高信頼性を有している。ま
た、アクセストランジスタ２６０ａのソース領域は、ｎ
- 不純物拡散領域のみで形成されているため抵抗が高く
電流駆動能力は小さい。
【００６７】すなわち、このＭＯＳ型スタティックＲＡ
Ｍのメモリセルにおいては、ゲート長、ゲート幅が規定
する以上のβ比を確保することができ、安定な記憶デー
タの読出しが可能となる。
Ｍのメモリセルにおいては、ゲート長、ゲート幅が規定
する以上のβ比を確保することができ、安定な記憶デー
タの読出しが可能となる。
【００６８】本発明によるＭＯＳ型スタティックＲＡＭ
のメモリセルでは、アクセストランジスタのソース／ド
レイン領域の片側をｎ- 不純物拡散領域のみで形成する
ことにより、電流駆動能力を落として、通常のＬＤＤ構
造のドライバトランジスタとのβ比を大きくする方法
（“16 MBIT SRAM CELL TECHNOLOGIES FOR 2.OV OPERAT
ION ”，H. Ohkubo et al., 1991 IEDM Technical Dige
st pp.481-484 ）により、さらに大きなβ比を得ること
ができる。
のメモリセルでは、アクセストランジスタのソース／ド
レイン領域の片側をｎ- 不純物拡散領域のみで形成する
ことにより、電流駆動能力を落として、通常のＬＤＤ構
造のドライバトランジスタとのβ比を大きくする方法
（“16 MBIT SRAM CELL TECHNOLOGIES FOR 2.OV OPERAT
ION ”，H. Ohkubo et al., 1991 IEDM Technical Dige
st pp.481-484 ）により、さらに大きなβ比を得ること
ができる。
【００６９】以上の実施例においては、直接コンタクト
孔を通じて接続される多結晶シリコン配線とシリコン基
板との界面には数ｎｍ〜数十ｎｍのシリコン酸化膜、い
わゆる自然酸化膜が生成しやすい。この自然酸化膜が接
合界面に分布すると、多結晶シリコン配線からの燐また
は砒素の拡散が抑制され、本発明の要点であるｎ型拡散
領域が形成されなくなってしまう。そこで、多結晶シリ
コン配線にｎ型の不純物を導入した後に、赤外ランプな
どを用いた輻射加熱による熱処理、いわゆるランプアニ
ール処理が、たとえば９００〜１１００℃で３０秒行な
われる。これにより、界面の自然酸化膜が砒素と反応し
て、自然酸化膜が凝集・移動する、いわゆるボールアッ
プ現象が起こる。これにより、多結晶シリコン配線とシ
リコン基板が良好に接続されることとなり、ｎ型拡散領
域の形成が可能となる。
孔を通じて接続される多結晶シリコン配線とシリコン基
板との界面には数ｎｍ〜数十ｎｍのシリコン酸化膜、い
わゆる自然酸化膜が生成しやすい。この自然酸化膜が接
合界面に分布すると、多結晶シリコン配線からの燐また
は砒素の拡散が抑制され、本発明の要点であるｎ型拡散
領域が形成されなくなってしまう。そこで、多結晶シリ
コン配線にｎ型の不純物を導入した後に、赤外ランプな
どを用いた輻射加熱による熱処理、いわゆるランプアニ
ール処理が、たとえば９００〜１１００℃で３０秒行な
われる。これにより、界面の自然酸化膜が砒素と反応し
て、自然酸化膜が凝集・移動する、いわゆるボールアッ
プ現象が起こる。これにより、多結晶シリコン配線とシ
リコン基板が良好に接続されることとなり、ｎ型拡散領
域の形成が可能となる。
【００７０】また直接コンタクトを通じて接合される多
結晶シリコン配線とシリコン基板との界面の自然酸化膜
を除去する他の方法として、還元反応または気相エッチ
ングにより自然酸化膜を除去するものがある。かかる方
法により自然酸化膜が除去された後、半導体装置は成膜
炉まで搬送されて成膜される。この搬送時に、処理され
たシリコン基板の表面状態を維持するため、半導体装置
は大気中に出されずに、たとえば窒素（Ｎ2 ）などの不
活性ガスに置換された、あるいは数百ｍｍＴｏｒｒの真
空に保たれた搬送路を通して多結晶シリコン成膜路まで
搬送される。この方法における自然酸化膜を還元する方
法としては、たとえば数十Ｔｏｒｒから数Ｔｏｒｒの圧
力下において水素（Ｈ2 ）または水素と微量のシラン
（ＳｉＨ4）との混合ガス、あるいは水素と微量のジシ
ラン（Ｓｉ2 Ｈ6 ）との混合ガス中で、赤外ランプなど
を用いた輻射加熱により７００〜１１００℃のベークを
行なう方法がある。
結晶シリコン配線とシリコン基板との界面の自然酸化膜
を除去する他の方法として、還元反応または気相エッチ
ングにより自然酸化膜を除去するものがある。かかる方
法により自然酸化膜が除去された後、半導体装置は成膜
炉まで搬送されて成膜される。この搬送時に、処理され
たシリコン基板の表面状態を維持するため、半導体装置
は大気中に出されずに、たとえば窒素（Ｎ2 ）などの不
活性ガスに置換された、あるいは数百ｍｍＴｏｒｒの真
空に保たれた搬送路を通して多結晶シリコン成膜路まで
搬送される。この方法における自然酸化膜を還元する方
法としては、たとえば数十Ｔｏｒｒから数Ｔｏｒｒの圧
力下において水素（Ｈ2 ）または水素と微量のシラン
（ＳｉＨ4）との混合ガス、あるいは水素と微量のジシ
ラン（Ｓｉ2 Ｈ6 ）との混合ガス中で、赤外ランプなど
を用いた輻射加熱により７００〜１１００℃のベークを
行なう方法がある。
【００７１】また、気相エッチング法により自然酸化膜
を除去する方法としては、たとえば数十Ｔｏｒｒから数
Ｔｏｒｒの圧力下において、フッ酸（ＨＦ）と水蒸気
（Ｈ2Ｏ）の混合ガス、あるいはフッ酸とメチルアルコ
ール（ＣＨ3 ＯＨ）またはイソプロピルアルコール
（（ＣＨ3 ）2 ＣＨＯＨ）の混合ガス、あるいは無水フ
ッ酸による気相エッチングを行なう、あるいは水素と微
量のフッ酸の混合ガス中で数百ｎｍの波長の紫外線を照
射することにより除去する方法がある。
を除去する方法としては、たとえば数十Ｔｏｒｒから数
Ｔｏｒｒの圧力下において、フッ酸（ＨＦ）と水蒸気
（Ｈ2Ｏ）の混合ガス、あるいはフッ酸とメチルアルコ
ール（ＣＨ3 ＯＨ）またはイソプロピルアルコール
（（ＣＨ3 ）2 ＣＨＯＨ）の混合ガス、あるいは無水フ
ッ酸による気相エッチングを行なう、あるいは水素と微
量のフッ酸の混合ガス中で数百ｎｍの波長の紫外線を照
射することにより除去する方法がある。
【００７２】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ＬＤＤ構造を構成する相対的に高濃度の第２不純物
領域は、多結晶シリコン中の不純物を熱処理により半導
体基板内に拡散させることにより形成される。したがっ
てフォトリソグラフィ工程を省略することができるため
処理工程の簡略化を図ることができる。また、多量のイ
オン注入工程も不要となるため処理時間も短縮化でき、
静電破壊の発生も抑制でき歩留りも向上する。
ば、ＬＤＤ構造を構成する相対的に高濃度の第２不純物
領域は、多結晶シリコン中の不純物を熱処理により半導
体基板内に拡散させることにより形成される。したがっ
てフォトリソグラフィ工程を省略することができるため
処理工程の簡略化を図ることができる。また、多量のイ
オン注入工程も不要となるため処理時間も短縮化でき、
静電破壊の発生も抑制でき歩留りも向上する。
【図１】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
造方法の第３工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
造方法の第４工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
造方法の第５工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
造方法の第６工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す概略断面図である。
造方法の第７工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第８工程を示す概略断面図である。
造方法の第８工程を示す概略断面図である。
【図９】本発明の第２の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図１０】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図１１】本発明の第２の実施例における半導体装置の
製造方法において種々の条件を変えた場合のｎ型不純物
拡散領域の拡散長の程度を示す概略断面図である。
製造方法において種々の条件を変えた場合のｎ型不純物
拡散領域の拡散長の程度を示す概略断面図である。
【図１２】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図１３】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図１４】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図１５】本発明の第３の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図１６】本発明の第３の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図１７】一般的なＭＯＳ型スタティックＲＡＭの等価
回路図である。
回路図である。
【図１８】本発明を利用したＭＯＳ型スタティックＲＡ
Ｍの製造方法の第１工程を示す概略平面図である。
Ｍの製造方法の第１工程を示す概略平面図である。
【図１９】本発明を利用したＭＯＳ型スタティックＲＡ
Ｍの製造方法の第２工程を示す概略平面図である。
Ｍの製造方法の第２工程を示す概略平面図である。
【図２０】本発明を利用したＭＯＳ型スタティックＲＡ
Ｍの製造方法の第３工程を示す概略平面図である。
Ｍの製造方法の第３工程を示す概略平面図である。
【図２１】図２０のＸ−Ｘ線に沿う概略断面図である。
【図２２】図２０のＹ−Ｙ線に沿う概略断面図である。
【図２３】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
す概略断面図である。
【図２４】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
す概略断面図である。
【図２５】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。
す概略断面図である。
【図２６】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。
す概略断面図である。
【図２７】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。
す概略断面図である。
【図２８】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。
す概略断面図である。
【図２９】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。
す概略断面図である。
【図３０】図２５に示す工程で不純物イオンが注入され
た後の半導体装置の様子を示す概略的な拡大断面図であ
る。
た後の半導体装置の様子を示す概略的な拡大断面図であ
る。
【符号の説明】 １ａ ｎ+ 不純物拡散領域 ３、１０３、２０３ ｐ型ウェル領域 ９、１０９、２０９ ゲート酸化膜 １１、１１１、２１１ ゲート電極層 １３、１１３、２１３ シリコン酸化膜 １５ ｎ- 不純物拡散領域 １７、１１７、２１７ サイドウォール膜 １９、１１９、２１９ シリコン酸化膜 ２０、１２０、２２０ 直接コンタクト孔 ２１、１２１、２２１ 多結晶シリコン配線層 １ｂ、１０１、２０１ａ、２０１ｂ ｎ型不純物拡散領
域 １５ａ、１１５ａ、２１５ａ ｎ- 不純物拡散領域 １５ｂ、１１５ｂ、２１５ｂ ｎ+ 不純物拡散領域 ２５０ａ ドライバトランジスタ ２６０ａ アクセストランジスタ
域 １５ａ、１１５ａ、２１５ａ ｎ- 不純物拡散領域 １５ｂ、１１５ｂ、２１５ｂ ｎ+ 不純物拡散領域 ２５０ａ ドライバトランジスタ ２６０ａ アクセストランジスタ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタを有する半導体装置
の製造方法であって、 第１導電型の半導体基板の主表面上にゲート酸化膜を介
在してゲート電極層を形成する工程と、 前記ゲート電極層をマスクとして第２導電型の不純物を
注入することにより、前記半導体基板の主表面に１対の
相対的に低濃度の第１不純物領域を互いに距離を隔てて
形成する工程と、 前記ゲート電極層を覆い、かつ前記第１不純物領域の表
面を露出する開孔を有する絶縁層を前記半導体基板上に
形成する工程と、 前記開孔を通じて前記第１不純物領域の表面に接するよ
うに、第２導電型の不純物を含む多結晶シリコン層を形
成する工程と、 熱処理により前記多結晶シリコン層中の不純物を前記半
導体基板内に拡散させて、前記第１不純物領域に接する
ように相対的に高濃度の第２不純物領域を形成する工程
とを備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330428A JPH06177147A (ja) | 1992-12-10 | 1992-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330428A JPH06177147A (ja) | 1992-12-10 | 1992-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177147A true JPH06177147A (ja) | 1994-06-24 |
Family
ID=18232508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330428A Pending JPH06177147A (ja) | 1992-12-10 | 1992-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310565B1 (ko) * | 1997-02-27 | 2002-05-09 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치의제조방법및반도체장치 |
-
1992
- 1992-12-10 JP JP4330428A patent/JPH06177147A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310565B1 (ko) * | 1997-02-27 | 2002-05-09 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치의제조방법및반도체장치 |
| US6559494B1 (en) | 1997-02-27 | 2003-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |