JP2012033631A - 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 - Google Patents

不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 Download PDF

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Abstract

【課題】浮遊・制御ゲート間の容量を増大できる、島状半導体を用いた不揮発性半導体メモリトランジスタを提供する。
【解決手段】不揮発性半導体メモリトランジスタは、Si基板側からソース領域303、チャネル領域304及びドレイン領域302がこの順に形成された島状半導体301と、前記チャネル領域の外周を囲むように、トンネル絶縁膜305を間に介在させて配置された浮遊ゲート306と、浮遊ゲートの外周を囲むように、インターポリ絶縁膜307を間に介在させて配置された制御ゲート308aと、制御ゲートに接続され、所定方向に延びる制御ゲート線308と、を備える。浮遊ゲートは制御ゲートの下方及び上方領域、並びに、制御ゲート線の下方領域まで夫々延在され、浮遊ゲートと、制御ゲートの上面、下面及び内側面との間、及び、浮遊ゲートの、制御ゲート線の下方領域まで延在した部分と、制御ゲート線との間には、夫々インターポリ絶縁膜が介在配置される。
【選択図】図１

Description

本発明は、不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法に関する。
制御ゲートと電荷蓄積層とを有し、ホットエレクトロンやFowler-Nordheim電流等を利用して電荷蓄積層への電荷の注入を行うフラッシュメモリが知られている。このメモリセルは、電荷蓄積層の電荷蓄積状態によってしきい値電圧が相違することを利用して、“１”または“０”の単位データを記録する。
電荷蓄積層への電子の注入と電荷蓄積層からの電子の放出、すなわち単位データの書き込みと消去を効率よく行うために、浮遊ゲートと制御ゲートとの間の容量結合の関係が重要である。浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、これによって、書き込み、消去が容易になる。
浮遊ゲートと制御ゲート間の容量を大きくするために、図４６に示すTri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cellが提案された（例えば、非特許文献１を参照）。このTCG-SGTフラッシュメモリセルの制御ゲートは、浮遊ゲートの側面に加えて、浮遊ゲートの上面、下面を覆う構造を持つため、浮遊ゲートと制御ゲート間の容量を大きくすることができ、書き込み、消去が容易になる。
Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka, "A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory", Solid-State Electronics, Vol.50, No.6, pp.924-928, June 2006
しかしながら、図５０に示されるTCG-SGTフラッシュメモリセルで浮遊ゲートと制御ゲート間の容量を大きくするためには、浮遊ゲートを厚くする必要がある。浮遊ゲート膜厚が薄くなると、浮遊ゲートと制御ゲート間の容量を大きくすることが難しくなる。
本発明は、上記の事情を鑑みてなされたものであり、浮遊ゲートと制御ゲート間の容量を大きくすることができる、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の観点の不揮発性半導体メモリトランジスタは、
基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、
前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲートと、
前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備え、
前記浮遊ゲートは前記制御ゲートの下方領域および上方領域、並びに、前記制御ゲート線の下方領域までそれぞれ延在され、
前記浮遊ゲートと、前記制御ゲートの上面、下面および内側面との間には、インターポリ絶縁膜が介在配置され、
前記浮遊ゲートにおいて前記制御ゲート線の下方領域まで延在した部分と、前記制御ゲート線との間には、インターポリ絶縁膜が介在配置されている、
ことを特徴とする。
前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル酸化膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることが好ましい。
また、上記目的を達成するために、本発明の第２の観点の不揮発性半導体メモリの製造方法は、
島状半導体の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、前記浮遊ゲートの外周を囲むように、第２の絶縁膜を間に介在させて配置された制御ゲートと、前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備える不揮発性半導体メモリの製造方法であって、
基板の所定位置に形成されたソース線上に複数の前記島状半導体を形成する工程と、
隣接する前記島状半導体の間と前記ソース線上とに、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電性材料を堆積することで、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜上に、前記制御ゲート線が延びる所定方向に対して直交する方向に延びる溝を有するレジストを形成する工程と、
前記レジストを用い、前記浮遊ゲート膜を前記溝の下方領域かつ前記絶縁膜の上方にてエッチングによって分離し、前記島状半導体ごとに浮遊ゲートを形成する工程と、
前記浮遊ゲート上に前記第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記島状半導体の外周を囲む制御ゲートを形成する工程と、
隣接する前記島状半導体の前記制御ゲート同士を繋ぐ前記制御ゲート線を形成する工程と、
前記制御ゲートと、前記浮遊ゲートとが、前記第２の絶縁膜を間に挟んで上下方向で重なるように、前記浮遊ゲートをエッチングする工程と、を含む、
ことを特徴とする。
本発明によれば、浮遊ゲートと制御ゲート間の容量を大きくすることができる、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法を提供することができる
本発明の実施形態に係る不揮発性半導体メモリトランジスタの要部を示す断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は、本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’線での断面図である。 従来例のＳＧＴフラッシュメモリの断面図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
図１に、本発明の実施形態に係る不揮発性半導体メモリトランジスタの断面図を示す。
図１に示すように、この不揮発性半導体メモリトランジスタは、ソース領域３０３、チャネル領域３０４およびドレイン領域３０２が、基板側からこの順で形成されるとともに、円柱状の島状半導体３０１を構成している。さらに、不揮発性半導体メモリトランジスタは、チャネル領域３０４の外周を囲むように、トンネル絶縁膜３０５を間に介在させて配置された浮遊ゲート３０６と、浮遊ゲート３０６の外周を囲むように、インターポリ絶縁膜３０７を間に介在させて配置された制御ゲート３０８ａと、制御ゲート３０８ａに電気的に接続され、所定方向（図１の右方向）に延びる制御ゲート線３０８とを備えている。
浮遊ゲート３０６は、制御ゲート３０８ａの下方領域および上方領域、並びに、制御ゲート線３０８の下方領域までそれぞれ延在されている。また、浮遊ゲート３０６と、制御ゲート３０８ａの上面、下面および内側面との間には、インターポリ絶縁膜３０７が介在配置されている。また、浮遊ゲート３０６と、制御ゲート線３０８の下面にまで延在した第３浮遊ゲート部３０６ｄと、制御ゲート線３０８の下面との間には、インターポリ絶縁膜３０７が介在配置されている。
図１に示すように、浮遊ゲート３０６は、制御ゲート３０８ａの下面と対向する第１浮遊ゲート３０６ｂ、制御ゲート３０８ａの上面と対向する第２浮遊ゲート部３０６ｃ、制御ゲート線３０８の下面と対向する浮遊ゲート部３０６ｄとを備えている。この第１浮遊ゲート部３０６ｂ、第２浮遊ゲート部３０６ｃおよび第３浮遊ゲート部３０６ｄによって、浮遊ゲート３０６と制御ゲート３０８間の容量（静電容量）を大きくすることができる。
図２（ａ）、図２（ｂ）、図２（ｃ）に、それぞれ、本実施形態に係る不揮発性半導体メモリの平面図、図２（ａ）のＸ−Ｘ’断面図、図２（ａ）のＹ−Ｙ’断面図を示す。
図２（ａ）および図２（ｂ）に示すように、この不揮発性半導体メモリは、図１に示した構造を有する不揮発性半導体メモリトランジスタ２０１、２０２、２０３が複数個（同図では３個）、シリコン基板１０１上の行列方向における複数の行方向に、それぞれ、一直線状、且つ、略等角度間隔で整列配置されてなるものである。
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、シリコン基板１０１上の１列目には、不揮発性半導体メモリトランジスタ２０１が配置されている。
図２（ａ）、図２（ｂ）に示すように、この不揮発性半導体メモリトランジスタ２０１では、ソース領域１２１、チャネル領域１２４およびドレイン領域１５８が、シリコン基板１０１側からこの順で形成されるとともに、島状半導体１１３を構成している。
不揮発性半導体メモリトランジスタ２０１は、チャネル領域１２４の外周を囲むように、かつ、当該チャネル領域１２４との間にトンネル絶縁膜１３２を介在させて配置された浮遊ゲート１４８と、浮遊ゲート１４８の外周を囲むように、かつ、当該浮遊ゲート１４８との間にインターポリ絶縁膜１５１を介在させた状態で配置された制御ゲート１５４ａと、を備えている。そして、制御ゲート１５４ａには、不揮発性半導体メモリトランジスタ２０１、２０２の間にて所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５４が電気的に接続されている（図２（ｂ）では、制御ゲート１５４ａと制御ゲート線１５４とを一体的に示す）。
図２（ｂ）に示すように、浮遊ゲート１４８は、制御ゲート１５４ａの上面、下面と対向する部分（図１の第１浮遊ゲート部３０６ｂ、第２浮遊ゲート部３０６ｃに相当）と、制御ゲート線１５４の下面と対向する部分（図１の第３浮遊ゲート部３０６ｄに相当）とを備えている。
不揮発性半導体メモリトランジスタ２０１において、浮遊ゲート１４８の下面には、トンネル絶縁膜１３２およびインターポリ絶縁膜１５１の厚さより厚い酸化膜（第１の絶縁膜１２８）が配置されている。ここでは、酸化膜１２８の厚さは、トンネル絶縁膜１３２およびインターポリ絶縁膜１５１のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル絶縁膜１３２およびインターポリ絶縁膜１５１の少なくとも一方の厚さより厚くとも構わない。
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、シリコン基板１０１上の２列目には、不揮発性半導体メモリトランジスタ２０２が配置されている。
図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、この不揮発性半導体メモリトランジスタ２０２では、ソース領域１２２、チャネル領域１２５およびドレイン領域１５９が、シリコン基板１０１側からこの順で形成されるとともに、島状半導体１１４を構成している。
不揮発性半導体メモリトランジスタ２０２は、チャネル領域１２５の外周を囲むように、かつ、当該チャネル領域１２５との間にトンネル絶縁膜１３３を介在させて配置された浮遊ゲート１４９と、浮遊ゲート１４９の外周を囲むように、かつ、当該浮遊ゲート１４９との間にインターポリ絶縁膜１５１を介在させた状態で配置された制御ゲート１５４ｂと、を備えている。そして、制御ゲート１５４ｂには、不揮発性半導体メモリトランジスタ２０２、２０３の間にて、所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５４が電気的に接続されている（図１では、制御ゲート１５４ｂと制御ゲート線１５４とを一体的に示す）。
図２（ｂ）に示すように、浮遊ゲート１４９は、制御ゲート１５４ｂの上面、下面と対向する部分（図１の第１浮遊ゲート部３０６ｂ、第２浮遊ゲート部３０６ｃに相当）と、制御ゲート線１５４の下面と対向する部分（図１の第３浮遊ゲート部３０６ｄに相当）とを備えている。
不揮発性半導体メモリトランジスタ２０２において、浮遊ゲート１４９の下面には、トンネル絶縁膜１３３およびインターポリ絶縁膜１５１の厚さより厚い酸化膜（第１の絶縁膜）１２８が配置されている。ここでは、酸化膜１２８の厚さは、トンネル絶縁膜１３３およびインターポリ絶縁膜１５１のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル絶縁膜１３３およびインターポリ絶縁膜１５１の少なくとも一方の厚さより厚くとも構わない。
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、シリコン基板１０１上の３列目には、不揮発性半導体メモリトランジスタ２０３が配置されている。
図２（ａ）、図２（ｂ）に示すように、この不揮発性半導体メモリトランジスタ２０３では、ソース領域１２３、チャネル領域１２６およびドレイン領域１６０が、シリコン基板１０１側からこの順で形成されるとともに、島状半導体１１５を構成している。
不揮発性半導体メモリトランジスタ２０３は、チャネル領域１２６の外周を囲むように、かつ、当該チャネル領域１２６との間にトンネル絶縁膜１３４を介在させて配置された浮遊ゲート１５０と、浮遊ゲート１５０の外周を囲むように、かつ、当該浮遊ゲート１５０との間にインターポリ絶縁膜１５１を介在させた状態で配置された制御ゲート１５４ｃと、を備えている。そして、制御ゲート１５４ｃには、所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５３が電気的に接続されている（図１では、制御ゲート１５３ｃと制御ゲート線１５３とを一体的に示す）。
図２（ｂ）に示すように、浮遊ゲート１５０は、制御ゲート１５４ｃの上面、下面と対向する部分（図１の第１浮遊ゲート部３０６ｂ、第２浮遊ゲート部３０６ｃに相当）と、制御ゲート線１５４の下面と対向する部分（図１の第３浮遊ゲート部３０６ｄに相当）とを備えている。
不揮発性半導体メモリトランジスタ２０３において、浮遊ゲート１５０の下面には、トンネル絶縁膜１３４およびインターポリ絶縁膜１５１の厚さより厚い酸化膜（第１の絶縁膜）１２８が配置されている。ここでは、酸化膜１２８の厚さは、トンネル絶縁膜１３４およびインターポリ絶縁膜１５１のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル絶縁膜１３４およびインターポリ絶縁膜１４２の少なくとも一方の厚さより厚くとも構わない。
図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリにおいて、不揮発性半導体メモリトランジスタ２０１、２０２、２０３のソース領域１２１、１２２、１２３は、それぞれ、不揮発性半導体メモリトランジスタ２０１、２０２、２０３の島状半導体１１３、１１４、１１５の下方部位に形成されるとともに、シリコン基板１０１上のソース線１２０に電気的に接続されている。また、不揮発性半導体メモリトランジスタ２０１、２０２、２０３のドレイン領域１５８、１５９、１６０は、コンタクト１６８、１６９、１７０を介して、ビット線１７５、１７６、１７７に接続されている。
以下に、本発明の実施形態に係る不揮発性半導体メモリが備えるメモリセルアレイの構造を形成するための製造工程の一例を、図３〜図４９を参照して説明する。
図３（ａ）〜図３（ｃ）を参照して、シリコン基板１０１上に、酸化膜１０２を成膜する。その後、酸化膜１０２の上から窒化膜１０３を堆積する。
続いて、図４（ａ）〜図４（ｃ）を参照して、窒化膜１０３上の所定位置に、島状半導体１１３、１１４、１１５（図２（ａ）〜図２（ｃ）を参照）を形成するためのレジスト１０４、１０５、１０６を形成する。
続いて、図５（ａ）〜図５（ｃ）を参照して、反応性イオンエッチング（ＲＩＥ）により、レジスト１０４、１０５、１０６をマスクとして、窒化膜１０３、酸化膜１０２をエッチングする。これにより、シリコン基板１０１上に、窒化膜１０７および酸化膜１１０からなるハードマスク、窒化膜１０８および酸化膜１１１からなるハードマスク、窒化膜１０９および酸化膜１１２からなるハードマスク、をそれぞれ形成する。
続いて、図６（ａ）〜図６（ｃ）を参照して、さらに反応性イオンエッチングにより、レジスト１０４、１０５、１０６をマスクとして、シリコン基板１０１をエッチングし、島状半導体１１３、１１４、１１５を形成する。
続いて、図７（ａ）〜図７（ｃ）を参照して、レジスト１０４、１０５、１０６を剥離する。
続いて、図８（ａ）〜図８（ｃ）を参照して、島状半導体１１３、１１４、１１５の外周壁面および島状半導体１１３、１１４、１１５間の底面に、酸化膜１１６を堆積する。
続いて、図９（ａ）〜図９（ｃ）を参照して、酸化膜１１６をエッチングし、島状半導体１１３、１１４、１１５の外周壁面に、酸化膜サイドウォール１１７、１１８、１１９を形成する。
続いて、図１０（ａ）〜図１０（ｃ）を参照して、シリコン基板１０１にヒ素（矢印Ａｓ参照）を注入し、シリコン基板１０１表面に、ｎ型（第２導電型）半導体であるソース線１２０を形成するとともに、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の下方部位に、いずれもソース線１２０と電気的に接続されるように、ソース領域１２１、１２２、１２３を形成する。このとき、チャネル領域１２４、１２５、１２６が、それぞれ、ソース領域１２１、１２２、１２３と、窒化膜１０７および酸化膜１１０、窒化膜１０８および酸化膜１１１、窒化膜１０９および酸化膜１１２との間に形成される。
続いて、図１１（ａ）〜図１１（ｃ）を参照して、酸化膜サイドウォール１１７、１１８、１１９をエッチングにより除去する。
続いて、図１２（ａ）〜図１２（ｃ）を参照して、ソース線１２０上、および、窒化膜１０７、１０８、１０９上には厚さが厚くなるように、かつ、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面には厚さが薄くなるように、酸化膜１２７を堆積する。
続いて、図１３（ａ）〜図１３（ｃ）を参照して、等方性エッチングにより、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面に堆積した酸化膜１２７をエッチングする。これにより、島状半導体１１３、１１４、１１５の外周壁面の酸化膜１２７をエッチングにより除去した後も、隣接する島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の間とソース線１２０上に絶縁膜である酸化膜１２８が残存する。そして、窒化膜１０７、１０８、１０９上に、それぞれ、酸化膜１２９、１３０、１３１が円盤状に残存する。このように酸化膜１２７が酸化膜１２９、１３０、１３１として残存するのは、図１２（ａ）〜図１２（ｃ）を参照して、ソース線１２０上、および、窒化膜１０７、１０８、１０９上には厚さが厚くなるように酸化膜１２７を堆積し、島状半導体１１３、１１４、１１５の外周壁面には厚さが薄くなるように酸化膜１２７を堆積するとともに、この酸化膜１２７をどの方向にも同じ速さでエッチングが進む等方性エッチングを用いたためである。そして、このソース線１２０上に残った酸化膜１２８は、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３において、それぞれ、第１の絶縁膜１２８（図２（ｂ）、図２（ｃ）参照）となり、浮遊ゲート１３９、１４０、１４１とソース線１２０との間の容量の低減に寄与するようになる。
続いて、図１４（ａ）〜図１４（ｃ）を参照して、ゲート酸化を行い、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面に、トンネル絶縁膜１３２、１３３、１３４を形成する。
続いて、図１５（ａ）〜図１５（ｃ）を参照して、互いに隣接する島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）間の隙間をそれぞれ埋めるように、浮遊ゲートとなる導電性材料であるポリシリコン１３５を堆積し、平坦化し、酸化膜１２９、１３０、１３１を露出する。
続いて、図１６（ａ）〜図１６（ｃ）を参照して、酸化膜１２９、１３０、１３１をエッチングにより除去する。
続いて、図１７（ａ）〜図１７（ｃ）を参照して、ポリシリコン１３５をエッチングして所定深さまでエッチバックする。このエッチバックにより、得られる不揮発性半導体メモリトランジスタ２０１〜２０３（図２（ａ）〜図２（ｃ）参照）のゲート長が決定される。
続いて、図１８（ａ）〜図１８（ｃ）を参照して、酸化膜１３６を堆積する。その後、酸化膜１３６上から窒化膜１３７を堆積する。
続いて、図１９（ａ）〜図１９（ｃ）を参照して、異方性エッチングにより、窒化膜１３７、酸化膜１３６をエッチングする。そして、窒化膜１３７および酸化膜１３６を、島状半導体１１３、１１４、１１５、トンネル絶縁膜１３２、１３３、１３４、並びに、窒化膜１０７および酸化膜１１０、窒化膜１０８および酸化膜１１１、窒化膜１０９および酸化膜１１２の外周壁面に、サイドウォール状に残存させる。これにより、窒化膜１４１および酸化膜１３８からなる絶縁膜サイドウォール５０１、窒化膜１４２および酸化膜１３９からなる絶縁膜サイドウォール５０２、窒化膜１４３および酸化膜１４０からなる絶縁膜サイドウォール５０３が形成される。
続いて、図２０（ａ）〜図２０（ｃ）を参照して、エッチングによりポリシリコン１３５を除去する。
続いて、図２１（ａ）〜図２１（ｃ）を参照して、浮遊ゲートとなるポリシリコン１４４を堆積する。ここでは、露出したトンネル絶縁膜１３２、１３３、１３４を剥離し、その後、その剥離箇所に別のトンネル絶縁膜を成膜したのちに、ポリシリコン１４４を堆積してもよい。
続いて、図２２（ａ）〜図２２（ｃ）を参照して、制御ゲート線が延びる方向（図２２Ｂの左右方向）に対して直交する方向に延びる溝を備えるレジスト１４５、１４６、１４７を形成する。
続いて、図２３（ａ）〜図２３（ｃ）を参照して、レジスト１４５、１４６、１４７をマスクとして用い、ポリシリコン１４４をエッチングによって上記溝の下方領域であって酸化膜１２８上にて分離し、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）ごとに浮遊ゲート１４８、１４９、１５０を形成する。
続いて、図２４（ａ）〜図２４（ｃ）を参照して、レジスト１４５、１４６、１４７を剥離する。
続いて、図２５（ａ）〜図２５（ｃ）を参照して、インターポリ絶縁膜１５１を形成する。その後、インターポリ絶縁膜１５１上にポリシリコン１５２を堆積し、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化を行い、インターポリ絶縁膜１５１を露出させる。ここで、インターポリ絶縁膜１５１は、酸化膜、酸化膜、窒化膜、酸化膜の積層構造、高誘電体膜のいずれから形成されていてもよい。
続いて、図２６（ａ）〜図２６（ｃ）を参照して、ポリシリコン１５２をエッチングして所定深さまでエッチバックする。
続いて、図２７（ａ）〜図２７（ｃ）を参照して、インターポリ絶縁膜１５１の露出している部分をエッチングにより除去する。
続いて、図２８（ａ）〜図２８（ｃ）を参照して、浮遊ゲート１４８、１４９、１５０の露出している部分と、ポリシリコン１５２の一部をエッチングにより除去する。
続いて、図２９（ａ）〜図２９（ｃ）を参照して、窒化膜１０７、１０８、１０９上に、制御ゲート線１５４を形成するためのレジスト１５３を形成する。
続いて、図３０（ａ）〜図３０（ｃ）を参照して、インターポリ絶縁膜１５１の露出している一部をエッチングする。
続いて、図３１（ａ）〜図３１（ｃ）を参照して、絶縁膜サイドウォール５０１、５０２、５０３、レジスト１５３をマスクとして、制御ゲート１５４ａ、１５４ｂ、１５４ｃと、浮遊ゲート１４８、１４９、１５０とが、それぞれ、インターポリ絶縁膜１５１を間に挟んで上下方向で重なるように、ポリシリコン１５２、インターポリ絶縁膜１５１、浮遊ゲート１４８、１４９、１５０をエッチングすることで、制御ゲート１５４ａ、１５４ｂ、１５４ｃ及び制御ゲート線１５４を形成する。すると、浮遊ゲート１４８、１４９、１５０には、制御ゲート１５４ａ、１５４ｂ、１５４ｃの上面、下面と対向する部分（図１の第１浮遊ゲート部３０６ｂ、第２浮遊ゲート部３０６ｃに相当）、制御ゲート線１５４の下面と対向する部分（図１の第３浮遊ゲート部３０６ｄに相当）が形成される。
続いて、図３２（ａ）〜図３２（ｃ）を参照して、酸化膜１２８の露出部分をエッチングし、第１の絶縁膜１２８を形成する。
続いて、図３３（ａ）〜図３３（ｃ）を参照して、レジスト１５３を剥離する。
続いて、図３４（ａ）〜図３４（ｃ）を参照して、制御ゲート線１５４、浮遊ゲート１４８、１４９、１５０、ソース線１２０の各表層部の酸化を行い、制御ゲート１５４、浮遊ゲート１４８、１４９、１５０上に酸化膜１５５を、ソース線１２０上に酸化膜１５６、１５７をそれぞれ形成する。
続いて、図３５（ａ）〜図３５（ｃ）を参照して、窒化膜１０７、１０８、１０９、窒化膜１４１、１４２、１４３を剥離する。
続いて、図３６（ａ）〜図３６（ｃ）を参照して、酸化膜１１０、１１１、１１２、酸化膜１３８、１３９、１４０、酸化膜１５５、１５６、１５７、トンネル絶縁膜１３２、１３３、１３４を剥離し、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）のチャネル領域１２４、１２５、１２６を露出させる。
続いて、図３７（ａ）〜図３７（ｃ）を参照して、島状半導体１１３、１１４、１１５のチャネル領域１２４、１２５、１２６の上層部にヒ素（矢印Ａｓ参照）を注入し、ｎ型半導体であるドレイン領域１５８、１５９、１６０を形成する。
続いて、図３８（ａ）〜図３８（ｃ）を参照して、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）、および、ソース線１２０を覆うように、窒化膜１６１を堆積する。
続いて、図３９（ａ）〜図３９（ｃ）を参照して、窒化膜１６１をエッチングし、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の側壁と制御ゲート線１５４の側壁にサイドウォール状に残存させる。
続いて、図４０（ａ）〜図４０（ｃ）を参照して、島状半導体１１３、１１４、１１５及び窒化膜１６１を覆うように、絶縁性材料を用いてコンタクトストッパ１６２を堆積するとともに、さらにその上層に層間膜１６３を堆積した後、ＣＭＰにより平坦化する。
続いて、図４１（ａ）〜図４１（ｃ）を参照して、層間膜１６３上の所定位置に、コンタクト孔１６５、１６６、１６７（図４２（ａ）〜図４２（ｃ）参照）の形成のためのレジスト１６４を形成する。
続いて、図４２（ａ）〜図４２（ｃ）を参照して、レジスト１６４をマスクとして、層間膜１６６３をエッチングし、コンタクト孔１６５、１６６、１６７を形成し、コンタクトストッパ１６２の表面を露出させる。
続いて、図４３（ａ）〜図４３（ｃ）を参照して、レジスト１６４を剥離する。
続いて、図４４（ａ）〜図４４（ｃ）を参照して、コンタクト孔１６５、１６６、１６７の底部に位置するコンタクトストッパ１６２をエッチングにより除去する。
続いて、図４５（ａ）〜図４５（ｃ）を参照して、コンタクト孔１６５、１６６、１６７内に、導電性物質を用いてコンタクト１６８、１６９、１７０を形成し、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）のドレイン領域１５８、１５９、１６０と電気的に接続する。
続いて、図４６（ａ）〜図４６（ｃ）を参照して、金属材料を用い、層間膜１６３、および、コンタクト１６８、１６９、１７０上にメタル１７１を堆積する。
続いて、図４７（ａ）〜図４７（ｃ）を参照して、メタル１７１上に、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３のビット線１７５、１７６、１７７の形成のためのレジスト１７２、１７３、１７４を形成する。
続いて、図４８（ａ）〜図４９（ｃ）を参照して、レジスト１７２、１７３、１７４をマスクとして用い、メタル１７１をエッチングし、ビット線１７５、１７６、１７７を形成する。
続いて、図４９（ａ）〜図４９（ｃ）を参照して、レジスト１７２、１７３、１７４を剥離する。
これにより、図２（ａ）〜図２（ｃ）に示す不揮発性半導体メモリが完成する。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
１０１．シリコン基板
１０２．酸化膜
１０３．窒化膜
１０４．レジスト
１０５．レジスト
１０６．レジスト
１０７．窒化膜
１０８．窒化膜
１０９．窒化膜
１１０．酸化膜
１１１．酸化膜
１１２．酸化膜
１１３．島状半導体
１１４．島状半導体
１１５．島状半導体
１１６．酸化膜
１１７．酸化膜サイドウォール
１１８．酸化膜サイドウォール
１１９．酸化膜サイドウォール
１２０．ソース線
１２１．ソース領域
１２２．ソース領域
１２３．ソース領域
１２４．チャネル領域
１２５．チャネル領域
１２６．チャネル領域
１２７．酸化膜
１２８．第１の絶縁膜
１２９．酸化膜
１３０．酸化膜
１３１．酸化膜
１３２．トンネル絶縁膜
１３３．トンネル絶縁膜
１３４．トンネル絶縁膜
１３５．ポリシリコン
１３６．酸化膜
１３７．窒化膜
１３８．酸化膜
１３９．酸化膜
１４０．酸化膜
１４１．窒化膜
１４２．窒化膜
１４３．窒化膜
１４４．ポリシリコン
１４５．レジスト
１４６．レジスト
１４７．レジスト
１４８．浮遊ゲート
１４９．浮遊ゲート
１５０．浮遊ゲート
１５１．インターポリ絶縁膜
１５２．ポリシリコン
１５３．レジスト
１５４．制御ゲート線
１５４ａ．制御ゲート
１５４ｂ．制御ゲート
１５４ｃ．制御ゲート
１５５．酸化膜
１５６．酸化膜
１５７．酸化膜
１５８．ドレイン領域
１５９．ドレイン領域
１６０．ドレイン領域
１６１．窒化膜
１６２．コンタクトストッパ
１６３．層間膜
１６４．レジスト
１６５．コンタクト孔
１６６．コンタクト孔
１６７．コンタクト孔
１６８．コンタクト
１６９．コンタクト
１７０．コンタクト
１７１．メタル
１７２．レジスト
１７３．レジスト
１７４．レジスト
１７５．ビット線
１７６．ビット線
１７７．ビット線
２０１．不揮発性半導体メモリトランジスタ
２０２．不揮発性半導体メモリトランジスタ
２０３．不揮発性半導体メモリトランジスタ
３０１．島状半導体
３０２．ドレイン領域
３０３．ソース領域
３０４．チャネル領域
３０５．トンネル絶縁膜
３０６．浮遊ゲート
３０６ｂ．浮遊ゲート
３０６ｃ．浮遊ゲート
３０６ｄ．浮遊ゲート
３０７．インターポリ絶縁膜
３０８．制御ゲート線
３０８ａ．制御ゲート
５０１．絶縁膜サイドウォール
５０２．絶縁膜サイドウォール
５０３．絶縁膜サイドウォール
前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル絶縁膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることが好ましい。
また、上記目的を達成するために、本発明の第２の観点の不揮発性半導体メモリの製造方法は、
島状半導体の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、前記浮遊ゲートの外周を囲むように、第２の絶縁膜を間に介在させて配置された制御ゲートと、前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備える不揮発性半導体メモリの製造方法であって、
基板の所定位置に形成されたソース線上に複数の前記島状半導体を形成する工程と、
隣接する前記島状半導体の間と前記ソース線上とに、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電性材料を堆積することで、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜上に、前記制御ゲート線が延びる所定方向に対して直交する方向に延びる溝を有するレジストを形成する工程と、
前記レジストを用い、前記浮遊ゲート膜を前記溝の下方領域かつ前記第１の絶縁膜の上方にてエッチングによって分離し、前記島状半導体ごとに浮遊ゲートを形成する工程と、
前記浮遊ゲート上に前記第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記島状半導体の外周を囲む制御ゲートを形成する工程と、
隣接する前記島状半導体の前記制御ゲート同士を繋ぐ前記制御ゲート線を形成する工程と、
前記制御ゲートと、前記浮遊ゲートとが、前記第２の絶縁膜を間に挟んで上下方向で重なるように、前記浮遊ゲートをエッチングする工程と、を含む、
ことを特徴とする。
浮遊ゲート３０６は、制御ゲート３０８ａの下方領域および上方領域、並びに、制御ゲート線３０８の下方領域までそれぞれ延在されている。また、浮遊ゲート３０６と、制御ゲート３０８ａの上面、下面および内側面との間には、インターポリ絶縁膜３０７が介在配置されている。また、制御ゲート線３０８の下面にまで延在した第３浮遊ゲート部３０６ｄと、制御ゲート線３０８の下面との間には、インターポリ絶縁膜３０７が介在配置されている。
図１に示すように、浮遊ゲート３０６は、制御ゲート３０８ａの下面と対向する第１浮遊ゲート部３０６ｂ、制御ゲート３０８ａの上面と対向する第２浮遊ゲート部３０６ｃ、制御ゲート線３０８の下面と対向する浮遊ゲート部３０６ｄとを備えている。この第１浮遊ゲート部３０６ｂ、第２浮遊ゲート部３０６ｃおよび第３浮遊ゲート部３０６ｄによって、浮遊ゲート３０６と制御ゲート３０８ａとの間の第１の容量と、浮遊ゲート３０６と制御ゲート線３０８との間の第２の容量とからなる容量（静電容量）を大きくすることができる。
図２（ｂ）に示すように、浮遊ゲート１４８は、制御ゲート１５４ａの上面、下面と対向する部分（図１の第２浮遊ゲート部３０６ｃ、第１浮遊ゲート部３０６ｂにそれぞれ相当）と、制御ゲート線１５４の下面と対向する部分（図１の第３浮遊ゲート部３０６ｄに相当）とを備えている。
不揮発性半導体メモリトランジスタ２０２は、チャネル領域１２５の外周を囲むように、かつ、当該チャネル領域１２５との間にトンネル絶縁膜１３３を介在させて配置された浮遊ゲート１４９と、浮遊ゲート１４９の外周を囲むように、かつ、当該浮遊ゲート１４９との間にインターポリ絶縁膜１５１を介在させた状態で配置された制御ゲート１５４ｂと、を備えている。そして、制御ゲート１５４ｂには、不揮発性半導体メモリトランジスタ２０２、２０３の間にて、所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５４が電気的に接続されている（図２（ｂ）では、制御ゲート１５４ｂと制御ゲート線１５４とを一体的に示す）。
不揮発性半導体メモリトランジスタ２０３は、チャネル領域１２６の外周を囲むように、かつ、当該チャネル領域１２６との間にトンネル絶縁膜１３４を介在させて配置された浮遊ゲート１５０と、浮遊ゲート１５０の外周を囲むように、かつ、当該浮遊ゲート１５０との間にインターポリ絶縁膜１５１を介在させた状態で配置された制御ゲート１５４ｃと、を備えている。そして、制御ゲート１５４ｃには、所定方向（図２（ｂ）の左右方向）に延びる制御ゲート線１５４が電気的に接続されている（図２（ｂ）では、制御ゲート１５４ｃと制御ゲート線１５４とを一体的に示す）。
不揮発性半導体メモリトランジスタ２０３において、浮遊ゲート１５０の下面には、トンネル絶縁膜１３４およびインターポリ絶縁膜１５１の厚さより厚い酸化膜（第１の絶縁膜）１２８が配置されている。ここでは、酸化膜１２８の厚さは、トンネル絶縁膜１３４およびインターポリ絶縁膜１５１のいずれの厚さより厚い。しかしこれに限られず、酸化膜１２８は、トンネル絶縁膜１３４およびインターポリ絶縁膜１５１の少なくとも一方の厚さより厚くとも構わない。
以下に、本発明の実施形態に係る不揮発性半導体メモリが備えるメモリセルアレイの構造を形成するための製造工程の一例を、図３（ａ）〜図４９（ｃ）を参照して説明する。
続いて、図１３（ａ）〜図１３（ｃ）を参照して、等方性エッチングにより、島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の外周壁面に堆積した酸化膜１２７をエッチングする。これにより、島状半導体１１３、１１４、１１５の外周壁面の酸化膜１２７をエッチングにより除去した後も、隣接する島状半導体１１３、１１４、１１５（図９（ａ）〜図９（ｃ）を参照）の間とソース線１２０上に絶縁膜である酸化膜１２８が残存する。そして、窒化膜１０７、１０８、１０９上に、それぞれ、酸化膜１２９、１３０、１３１が円盤状に残存する。このように酸化膜１２７が酸化膜１２９、１３０、１３１として残存するのは、図１２（ａ）〜図１２（ｃ）を参照して、ソース線１２０上、および、窒化膜１０７、１０８、１０９上には厚さが厚くなるように酸化膜１２７を堆積し、島状半導体１１３、１１４、１１５の外周壁面には厚さが薄くなるように酸化膜１２７を堆積するとともに、この酸化膜１２７をどの方向にも同じ速さでエッチングが進む等方性エッチングを用いたためである。そして、このソース線１２０上に残った酸化膜１２８は、得られる不揮発性半導体メモリトランジスタ２０１、２０２、２０３において、それぞれ、第１の絶縁膜１２８（図２（ｂ）、図２（ｃ）参照）となり、浮遊ゲート１４８、１４９、１５０とソース線１２０との間の容量の低減に寄与するようになる。
続いて、図３０（ａ）〜図３０（ｃ）を参照して、インターポリ絶縁膜１５１の露出している部分をエッチングする。
続いて、図３４（ａ）〜図３４（ｃ）を参照して、制御ゲート線１５４、浮遊ゲート１４８、１４９、１５０、ソース線１２０の各表層部の酸化を行い、制御ゲート線１５４、浮遊ゲート１４８、１４９、１５０上に酸化膜１５５を、ソース線１２０上に酸化膜１５６、１５７をそれぞれ形成する。
続いて、図４２（ａ）〜図４２（ｃ）を参照して、レジスト１６４をマスクとして、層間膜１６３をエッチングし、コンタクト孔１６５、１６６、１６７を形成し、コンタクトストッパ１６２の表面を露出させる。
続いて、図４８（ａ）〜図４８（ｃ）を参照して、レジスト１７２、１７３、１７４をマスクとして用い、メタル１７１をエッチングし、ビット線１７５、１７６、１７７を形成する。

Claims (3)

  1. 基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
    前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、
    前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された制御ゲートと、
    前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備え、
    前記浮遊ゲートは前記制御ゲートの下方領域および上方領域、並びに、前記制御ゲート線の下方領域までそれぞれ延在され、
    前記浮遊ゲートと、前記制御ゲートの上面、下面および内側面との間には、インターポリ絶縁膜が介在配置され、
    前記浮遊ゲートにおいて前記制御ゲート線の下方領域まで延在した部分と、前記制御ゲート線との間には、インターポリ絶縁膜が介在配置されていることを特徴とする不揮発性半導体メモリトランジスタ。
  2. 前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル酸化膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることを特徴とする請求項１に記載の不揮発性半導体メモリトランジスタ。
  3. 島状半導体の外周を囲むように、トンネル絶縁膜を間に介在させて配置された浮遊ゲートと、前記浮遊ゲートの外周を囲むように、第２の絶縁膜を間に介在させて配置された制御ゲートと、前記制御ゲートに電気的に接続され、所定方向に延びる制御ゲート線と、を備える不揮発性半導体メモリの製造方法であって、
    基板の所定位置に形成されたソース線上に複数の前記島状半導体を形成する工程と、
    隣接する前記島状半導体の間と前記ソース線上とに、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に導電性材料を堆積することで、浮遊ゲート膜を形成する工程と、
    前記浮遊ゲート膜上に、前記制御ゲート線が延びる所定方向に対して直交する方向に延びる溝を有するレジストを形成する工程と、
    前記レジストを用い、前記浮遊ゲート膜を前記溝の下方領域かつ前記絶縁膜の上方にてエッチングによって分離し、前記島状半導体ごとに浮遊ゲートを形成する工程と、
    前記浮遊ゲート上に前記第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に前記島状半導体の外周を囲む制御ゲートを形成する工程と、
    隣接する前記島状半導体の前記制御ゲート同士を繋ぐ前記制御ゲート線を形成する工程と、
    前記制御ゲートと、前記浮遊ゲートとが、前記第２の絶縁膜を間に挟んで上下方向で重なるように、前記浮遊ゲートをエッチングする工程と、
    を含む不揮発性半導体メモリの製造方法。
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