JP2000200841A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JP2000200841A JP11001806A JP180699A JP2000200841A JP 2000200841 A JP2000200841 A JP 2000200841A JP 11001806 A JP11001806 A JP 11001806A JP 180699 A JP180699 A JP 180699A JP 2000200841 A JP2000200841 A JP 2000200841A
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semiconductor memory
floating gate
trench
insulating film
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Atsushi Fukumoto
敦 福本
Natsuo Ajika
夏夫 味香
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Abstract

(57)【要約】 【課題】 分離特性が向上した不揮発性半導体記憶装置
を提供することを主要な目的とする。 【解決手段】 半導体基板１の表面中に、ビット線方向
に互いに平行に延びる第１のトレンチ２ａと第２のトレ
ンチ２ｂが設けられている。第１および第２のトレンチ
２ａ，２ｂの中に、トレンチ分離用絶縁膜２４が埋込ま
れている。半導体基板１の上であって、第１のトレンチ
２ａと第２のトレンチ２ｂの間に、フローティングゲー
ト４が設けられている。フローティングゲート４の、ビ
ット線方向に延びる側壁面にサイドウォールスペーサ２
５が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に不揮発性
半導体記憶装置に関するものであり、より特定的には、
トレンチ分離を使用した不揮発性半導体記憶装置に関す
る。この発明は、また、そのような不揮発性半導体記憶
装置の製造方法に関する。
【０００２】
【従来の技術】図６は、従来のトレンチ分離を使用した
不揮発性半導体記憶装置の平面図である。図７（Ａ）
は、図６におけるＡ−Ａ線に沿う断面図である。図７
（Ｂ）は、図６におけるＣ−Ｃ線に沿う断面図である。
【０００３】これらの図を参照して、従来の不揮発性半
導体記憶装置は、半導体基板１を備える。半導体基板１
の主表面中に、ビット線方向Ｙに、ライン状の、トレン
チ分離用のトレンチ２が形成されている。トレンチ２内
には、トレンチ分離用絶縁膜２４が埋込まれている。ト
レンチ２と、その中に埋込まれた絶縁膜２４とで、トレ
ンチ分離が構成される。半導体基板１の上であって、ト
レンチ２の両側に、トンネル酸化膜３を介在させてフロ
ーティングゲート４が設けられている。フローティング
ゲート４の上に、インターポリ絶縁膜５を介在させて、
コントロールゲート６が設けられている。
【０００４】次に、図８を参照して、不揮発性半導体記
憶装置の動作について説明する。ここでは、ＤＩＮＯＲ
型フラッシュメモリに共通の、メモリドレインエッジで
のFowler-Nordheim トンネル電流書込、チャネル全面で
のFowler-Nordheim トンネル電流消去方式について説明
する。
【０００５】情報の記憶はフローティングゲートが帯電
しているか否かにより行なう。フローティングゲートに
電子が注入され、これが負に帯電していると、その上の
コントロールゲートから見たＶthが高くなる（消去状
態）。逆にフローティングゲートが負に帯電していなけ
れば、Ｖthは低い（書込状態）。コントロールゲート
に、これらＶthの中間の電圧を印加し、メモリセルトラ
ンジスタがＯＮするか否かで、記憶内容を読出すことが
できる。
【０００６】書込は副ビット線（ドレイン配線）、ワー
ド線（ゲート配線）の選択によりビット単位で行なえ
る。また、消去電圧をワード線（ゲ−ト配線）単位で印
加することができるので、消去はセクタ−単位で行なえ
る。
【０００７】フローティングゲート電極は、周囲を高品
質の絶縁膜で覆われているので、注入された電子は、消
去されないかぎり電極中に留まる。したがって、電源を
切っても、記憶内容は保持される。
【０００８】次に、従来のトレンチ分離を使用した不揮
発性半導体記憶装置の製造方法を図を用いて説明する。
【０００９】これから説明する図面において、左側に描
かれた断面図は、図６におけるＡ−Ａ線に沿う断面図で
あり、右側に描かれた図は、Ｃ−Ｃ線に沿う断面図であ
る。
【００１０】図９を参照して、半導体基板（シリコン基
板）１の表面を酸化し、膜厚が１０ｎｍ程度のトンネル
絶縁膜３を形成する。トンネル絶縁膜３の上に、リンな
どのｎ型不純物を添加したポリシリコン膜７またはアモ
ルファスシリコン膜（２００ｎｍ程度）、ＣＶＤ酸化膜
８（１００ｎｍ程度）を、順次、堆積する。
【００１１】図１０を参照して、ビット線方向に互いに
平行に延びる、第１のトレンチと第２のトレンチを形成
すべき部分に開口部を有するレジストパターン９を、写
真製版により形成する。図９と図１０を参照して、レジ
ストパターン９を用いて、ビット線方向のパターニング
を行ない、酸化膜８、ポリシリコン膜７、トンネル酸化
膜３を順にエッチングし、さらに、半導体基板１の表面
中に、深さ５００ｎｍ程度のトレンチ２を形成する。こ
れにより、完成前のフローティングゲート４と自己整合
的にトレンチ２が形成される。その後、レジストパター
ン９と酸化膜８を除去する。
【００１２】図１０と図１１を参照して、トレンチ２内
を、テトラエトキシシラン（ＴＥＯＳ）などのＣＶＤ絶
縁膜２４で埋込む。化学的機械的研摩法（ＣＭＰ）など
で、このＣＶＤ絶縁膜２４を、半導体基板１の表面上ま
でエッチングし、ビット線方向に延びる、完成前のフロ
ーティングゲート４を形成する。その後、フローティン
グゲート４を被覆するように、ＯＮＯ膜（５ｎｍ程度の
ＣＶＤ酸化膜／５ｎｍ程度のＣＶＤ窒化膜／５ｎｍ程度
のＣＶＤ酸化膜で構成される薄膜積層膜）５を形成す
る。
【００１３】図１２を参照して、さらに、リンなどのｎ
型不純物を添加したポリシリコン１３（５０ｎｍ程
度）、ＷＳｉなどの高融点金属シリサイド１４（５０ｎ
ｍ程度）、ＴＥＯＳなどのＣＶＤ酸化膜１５（１００ｎ
ｍ程度）を順次堆積させる。ＣＶＤ酸化膜１５の上に、
コントロールゲートを形成するためのレジストパターン
１６を形成する。
【００１４】図１２と図１３を参照して、ＣＶＤ酸化膜
１５、高融点金属シリサイド１４およびポリシリコン１
３、ＯＮＯ膜５、完成前のフローティングゲート４を順
にエッチングして、フローティングゲート４およびコン
トロールゲート６を完成させる。
【００１５】図１４を参照して、ドレイン領域以外の部
分をレジストパターン１７でマスクし、イオン注入し、
ドレイン領域１８を形成する。
【００１６】図１５と図１６を参照して、ソース領域以
外の部分をマスクし、イオン注入を行ない、ソース領域
１９を形成する。
【００１７】その後、図１７を参照して、ビット線２０
を形成し、層間絶縁膜２８，２９を介在させて第１のＡ
ｌ配線２１と第２のＡｌ配線２２を形成し、ガラスコー
ト２３を形成すると、メモリセルトランジスタが完成す
る。
【００１８】
【発明が解決しようとする課題】従来の不揮発性半導体
メモリの製造方法は、以上のように構成されていたの
で、次のような問題点があった。
【００１９】図１８（Ａ）は、図１３工程での、図６に
おけるＡ−Ａ線に沿う断面図である。図１８（Ｂ）は、
図１３工程での、図６におけるＢ−Ｂ線に沿う断面図で
ある（ここでは、ビット線コンタクトは省略されてい
る）。
【００２０】図１８と図１３を参照して、フローティン
グゲート４と自己整合的に形成されたトレンチ分離を用
いる場合、コントロールゲート（メモリゲート）６をエ
ッチングし、さらに完成前のフローティングゲート４を
エッチングする際に問題が生じる。すなわち、図１８
（Ｂ）に示す、Ｂ−Ｂ線に沿う断面図において、トレン
チ２内のトレンチ分離用酸化膜２４がエッチングされ、
半導体基板１の側面すなわち、トレンチ２の側面（図
中、丸で示す部分５０）が露出することがあった。この
ように、半導体基板１の側面が露出すると、分離特性を
十分に保持できないという問題点があった。
【００２１】また、図１８（Ａ）を参照して、フローテ
ィングゲート４の上面の端部（図中、丸で示す部分５
１）が角となって尖っていたので、フローティングゲー
ト４とコントロールゲート６間のインターポリ絶縁膜５
へ電界が集中するという問題点があった。
【００２２】この発明は上記のような問題点を解決する
ためになされたもので、分離特性を十分に保持すること
ができるように改良された不揮発性半導体記憶装置を提
供することを目的とする。
【００２３】この発明は、また、フローティングゲート
とコントロールゲート間のインターポリ絶縁膜に電界が
集中しないように改良された、不揮発性半導体記憶装置
を提供することにある。
【００２４】この発明のさらに他の目的は、分離特性を
保持できるように改良された、不揮発性半導体記憶装置
の製造方法を提供することにある。
【００２５】この発明のさらに他の目的は、フローティ
ングゲートとコントロールゲート間のインターポリ絶縁
膜に電界が集中しないように改良された不揮発性半導体
記憶装置の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、半導体基板を備える。上記半導体基
板の表面中に、ビット線方向に互いに平行に延びる第１
のトレンチと第２のトレンチが設けられている。上記第
１および第２のトレンチの中に、トレンチ分離用酸化膜
が埋込まれている。上記半導体基板の上であって、上記
第１のトレンチと上記第２のトレンチの間に、フローテ
ィングゲートが設けられている。上記フローティングゲ
ートの、ビット線方向に延びる側壁面に、サイドウォー
ルスペーサが設けられている。
【００２７】この発明によれば、フローティングゲート
の、ビット線方向に延びる側壁面にサイドウォールスペ
ーサが設けられているので、フローティングゲートの角
部が丸められ、インターポリ絶縁膜へ電界が集中しなく
なる。
【００２８】請求項２に係る不揮発性半導体記憶装置に
よれば、上記サイドウォールスペーサは、フローティン
グゲートの、ビット線方向に延びる両側の側壁面のそれ
ぞれに設けられている。
【００２９】請求項３に係る不揮発性半導体記憶装置に
よれば、上記サイドウォールスペーサはポリシリコンで
形成される。
【００３０】請求項４に係る不揮発性半導体記憶装置に
よれば、上記ポリシリコンには、ｎ型不純物が注入され
ている。
【００３１】請求項５に係る不揮発性半導体記憶装置に
よれば、上記サイドウォールスペーサの厚みは、上から
下に向かって増大している。
【００３２】請求項６に係る不揮発性半導体記憶装置に
よれば、上記フローティングゲートの、ビット線方向に
延びる側壁面と、上記トレンチの側壁面は面一である。
【００３３】請求項７に係る不揮発性半導体記憶装置に
よれば、上記トレンチ分離用酸化膜は、ＴＥＯＳを原料
とするＣＶＤ絶縁膜で形成されている。
【００３４】請求項８に係る不揮発性半導体記憶装置の
製造方法においては、まず、半導体基板の上にトンネル
絶縁膜と第１の導電層とを順次形成する。上記第１の導
電層と上記トンネル絶縁膜の、ビット線方向のパターニ
ングを行ない、それによって、ビット線方向に延びる、
完成前のフローティングゲートを形成するとともに、上
記完成前のフローティングゲートと自己整合的に上記半
導体基板の表面中にトレンチを形成する。上記トレンチ
内にトレンチ分離用絶縁膜を埋込む。上記フローティン
グゲートの側壁にサイドウォールスペーサを形成する。
上記半導体基板の上に、上記完成前のフローティングゲ
ートを覆うように絶縁膜と第２の導電層を順次形成す
る。上記第２の導電層および上記絶縁膜および上記完成
前のフローティングゲートをワード線方向にパターニン
グし、それによって、完成したフローティングゲート、
およびコントロールゲートを形成する。
【００３５】この発明によれば、フローティングゲート
の側壁にサイドウォールスペーサを形成するので、コン
トロールゲート（メモリゲート）および完成前のフロー
ティングゲートのエッチングの際に、トレンチ内分離絶
縁膜がエッチングされても、トレンチの側壁が露出しな
い。その結果、分離特性が保持された、不揮発性半導体
記憶装置が得られる。
【００３６】請求項９に係る不揮発性半導体記憶装置の
製造方法によれば、上記サイドウォールスペーサをポリ
シリコンで形成する。
【００３７】請求項１０に係る不揮発性半導体記憶装置
の製造方法においては、上記サイドウォールスペーサの
形成は、上記完成前のフローティングゲートを覆うよう
に上記半導体基板の上にポリシリコン層を形成する工程
と、上記ポリシリコン層を等方性エッチングする工程
と、を含む。
【００３８】請求項１１に係る不揮発性半導体記憶装置
の製造方法によれば、上記絶縁膜を、酸化膜／窒化膜／
酸化膜の薄層積層膜で形成する。
【００３９】請求項１２に係る不揮発性半導体記憶装置
の製造方法においては、上記トレンチ分離用絶縁膜は、
ＴＥＯＳを原料とするＣＶＤ酸化膜で形成する。
【００４０】請求項１３に係る不揮発性半導体記憶装置
の製造方法においては、上記第１の導電層を、ポリシリ
コン層またはアモルファスシリコン層で形成する。
【００４１】請求項１４に係る不揮発性半導体記憶装置
の製造方法においては、上記第２の導電層をポリシリコ
ンで形成する。
【００４２】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
【００４３】図１は、実施の形態に係る不揮発性半導体
記憶装置の要部の断面図である。このような実施の形態
に係る不揮発性半導体記憶装置の平面図は、図６に示す
ものとほぼ同一である。
【００４４】図１（Ａ）は図６におけるＡ−Ａ線に沿う
断面図である。図１（Ｂ）は、図６におけるＣ−Ｃ線に
沿う断面図である。
【００４５】これらの図を参照して、実施の形態１に係
る不揮発性半導体記憶装置は、半導体基板１を備える。
半導体基板１の表面中に、ビット線方向に互いに平行に
延びる第１のトレンチ２ａと、第２のトレンチ２ｂが設
けられている。第１のトレンチ２ａおよび第２のトレン
チ２ｂの中には、トレンチ分離用酸化膜２４が埋込まれ
ている。半導体基板１の上であって、第１のトレンチ２
ａと第２のトレンチ２ｂの間に、フローティングゲート
４が設けられている。
【００４６】フローティングゲート４の、ビット線方向
に延びる側壁面に、サイドウォールスペーサ２５が設け
られている。サイドウォールスペーサ２５は、フローテ
ィングゲート４の、ビット線方向に延びる両側の側壁面
のそれぞれに設けられている。サイドウォールスペーサ
２５は、ｎ型不純物が注入されたポリシリコンで形成さ
れている。サイドウォールスペーサ２５の厚みは、上か
ら下に向かって増大している。フローティングゲート４
の、ビット線方向に延びる側壁面と、トレンチ２ａ，２
ｂの側壁面は面一である。トレンチ分離用酸化膜２４
は、ＴＥＯＳを原料とするＣＶＤ絶縁膜で形成されてい
る。
【００４７】サイドウォールスペーサ２５およびフロー
ティングゲート４を被覆するように、インターポリ絶縁
膜となるＯＮＯ膜５が、半導体基板１の上に形成されて
いる。ＯＮＯ膜５を介在させて、フローティングゲート
４およびサイドウォールスペーサ２５を、コントロール
ゲート６が被覆している。その他の構成は、図７に示す
従来装置と同様であるので、同一または相当する部分に
は、同一の参照符号を付し、その説明を繰返さない。
【００４８】実施の形態１に係る不揮発性半導体記憶装
置によれば、フローティングゲート４の側壁に導電性の
サイドウォールスペーサ２５が設けられており、サイド
ウォールスペーサに２５とフローティングゲート４から
なる導電体の上面の角部が丸められている。そのため、
フローティングゲート４とコントロールゲート６との間
のインターポリ絶縁膜５に電界集中が起こらない。ま
た、フローティングゲート４とコントロールゲート６が
インターポリ絶縁膜２５を介在させて接する面積が増大
し、メモリセルカップリング比が向上する。
【００４９】次に、実施の形態１に係る不揮発性半導体
記憶装置の製造方法について説明する。
【００５０】まず、図９および図１０に示す従来の工程
と同様の工程を経る。レジストパターン９とＣＶＤ酸化
膜８を除去する。
【００５１】その後、図２を参照して、トレンチ２内に
トレンチ分離用酸化膜２４を埋込む。その後、半導体基
板１の上に、リンなどのｎ型不純物を添加したポリシリ
コン２６を堆積する。
【００５２】図２と図３を参照して、ポリシリコン２６
を等方性エッチングする。これによって、フローティン
グゲート４の側壁にサイドウォールスペーサに２５を形
成する。その後、図１１に示すＯＮＯ膜の形成および図
１２〜図１７に示す従来工程と同様の工程を経て、不揮
発性半導体記憶装置が完成する。次に、効果について説
明する。
【００５３】図４は、得られた半導体装置の要部の、図
６におけるＡ−Ａ線に沿う断面図である。図５は、得ら
れた半導体装置の要部の、図６におけるＢ−Ｂ線に沿う
断面図である。
【００５４】本発明の実施の形態によれば、図５を参照
して、トレンチ埋込用絶縁膜２４がエッチングされて
も、トレンチ２の側壁面が露出しないので、分離特性が
保持される。また、図４を参照して、ワード膜の成膜時
に、フローティングゲート４とサイドウォールスペーサ
２５とからなる導電体の平坦性が向上しているので、ワ
ード線のパターニングが容易となる。
【００５５】
【発明の効果】以上説明したとおり、この発明に係る不
揮発性半導体記憶装置によれば、フローティングゲート
とコントロールゲートが接する面積が増大するので、メ
モリセルカップリング比が向上した、不揮発性半導体記
憶装置が得られるという効果を奏する。
【００５６】また、この発明に係る不揮発性半導体記憶
装置によれば、フローティングゲートの表面形状がなだ
らかになるので、インターポリ絶縁膜への電界集中が緩
和するという効果を奏する。
【００５７】また、この発明に係る不揮発性半導体記憶
装置の製造方法によれば、トレンチ分離用絶縁膜がエッ
チングされても、トレンチの内壁面が露出しないので、
分離特性が保持できるという効果を奏する。
【００５８】また、この発明に係る不揮発性半導体記憶
装置の製造方法によれば、ワード線の成膜時に、フロー
ティングゲートの平坦性が向上しているので、ワード線
のパターニングが容易になるという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態に係る不揮発性半導体記憶装置
の、後述の図６におけるＡ−Ａ線に沿う断面（Ａ）とＣ
−Ｃ線に沿う断面図（Ｂ）である。
【図２】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第１の工程における半導体装置の断面
図である。
【図３】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の順序の第２の工程における半導体装置の断面
図である。
【図４】 実施の形態に係る不揮発性半導体記憶装置の
効果を説明するための断面図である。
【図５】 実施の形態に係る不揮発性半導体記憶装置の
製造方法の効果を説明するための断面図である。
【図６】 実施の形態および従来の不揮発性半導体記憶
装置の平面図である。
【図７】 従来の不揮発性半導体記憶装置のＡ−Ａ線に
沿う断面図（Ａ）とＣ−Ｃ線に沿う断面図（Ｂ）であ
る。
【図８】 従来の不揮発性半導体記憶装置の動作を説明
するための図である。
【図９】 従来の不揮発性半導体記憶装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
【図１０】 従来の不揮発性半導体記憶装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
【図１１】 従来の不揮発性半導体記憶装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
【図１２】 従来の不揮発性半導体記憶装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。
【図１３】 従来の不揮発性半導体記憶装置の製造方法
の順序の第５の工程における半導体装置の断面図であ
る。
【図１４】 従来の不揮発性半導体記憶装置の製造方法
の順序の第６の工程における半導体装置の断面図であ
る。
【図１５】 従来の不揮発性半導体記憶装置の製造方法
の順序の第７の工程における半導体装置の断面図であ
る。
【図１６】 従来の不揮発性半導体記憶装置の製造方法
の順序の第８の工程における半導体装置の断面図であ
る。
【図１７】 従来の不揮発性半導体記憶装置の製造方法
の順序の第９の工程における半導体装置の断面図であ
る。
【図１８】 従来の不揮発性半導体記憶装置の製造方法
の問題点を示す、図６におけるＡ−Ａ線に沿う断面図
（Ａ）とＢ−Ｂ線に沿う断面図（Ｂ）である。
【符号の説明】
１ 半導体基板、２ａ，２ｂ トレンチ、４ フローテ
ィングゲート、６ コントロールゲート、２４ トレン
チ分離用絶縁膜、２５ サイドウォールスペーサ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA30 AB08 AB09 AC02 AD60 AF07 AF25 AG07 AG21 5F083 EP03 EP23 EP55 EP78 ER03 ER09 ER14 ER15 ER21 ER30 GA19 GA22 GA30 JA33 JA35 JA39 NA01 PR03 PR21 PR29 PR40

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面中に設けられ、ビット線方向に互
    いに平行に延びる第１のトレンチと第２のトレンチと、 前記第１および第２のトレンチの中に埋込まれたトレン
    チ分離用酸化膜と、 前記半導体基板の上であって、前記第１のトレンチと前
    記第２のトレンチの間に設けられたフローティングゲー
    トと、 前記フローティングゲートの、ビット線方向に延びる側
    壁面に設けられたサイドウォールスペーサと、を備えた
    不揮発性半導体記憶装置。
  2. 【請求項２】 前記サイドウォールスペーサは、前記フ
    ローティングゲートの、ビット線方向に延びる両側の側
    壁面のそれぞれに設けられている、請求項１に記載の不
    揮発性半導体記憶装置。
  3. 【請求項３】 前記サイドウォールスペーサはポリシリ
    コンで形成される、請求項１に記載の不揮発性半導体記
    憶装置。
  4. 【請求項４】 前記ポリシリコンには、ｎ型不純物が注
    入されている、請求項２に記載の不揮発性半導体記憶装
    置。
  5. 【請求項５】 前記サイドウォールスペーサの厚みは、
    上から下に向かって増大している、請求項１に記載の不
    揮発性半導体記憶装置。
  6. 【請求項６】 前記フローティングゲートの、ビット線
    方向に延びる前記側壁面と、前記トレンチの側壁面は面
    一である、請求項１に記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記トレンチ分離用絶縁膜は、ＴＥＯＳ
    を原料とするＣＶＤ絶縁膜で形成されている、請求項１
    に記載の不揮発性半導体記憶装置。
  8. 【請求項８】 半導体基板の上にトンネル絶縁膜と第１
    の導電層を順次形成する工程と、 前記第１の導電層と前記トンネル絶縁膜の、ビット線方
    向のパターニングを行ない、それによって、ビット線方
    向に延びる、完成前のフローティングゲートを形成する
    とともに、該完成前のフローティングゲートと自己整合
    的に前記半導体基板の表面中にトレンチを形成する工程
    と、 前記トレンチ内にトレンチ分離用絶縁膜を埋込む工程
    と、 前記フローティングゲートの側壁にサイドウォールスペ
    ーサを形成する工程と、 前記半導体基板の上に、前記完成前のフローティングゲ
    ートを覆うように絶縁膜と第２の導電層を順次形成する
    工程と、 前記第２の導電層および前記絶縁膜および前記完成前の
    フローティングゲートをワード線方向にパターニング
    し、それによって、完成したフローティングゲート、お
    よびコントロールゲートを形成する工程と、を備えた不
    揮発性半導体記憶装置の製造方法。
  9. 【請求項９】 前記サイドウォールスペーサをポリシリ
    コンで形成する、請求項８に記載の不揮発性半導体記憶
    装置の製造方法。
  10. 【請求項１０】 前記サイドウォールスペーサの形成
    は、前記完成前のフローティングゲートを覆うように前
    記半導体基板の上にポリシリコン層を形成する工程と、 前記ポリシリコン層を等方性エッチングする工程と、を
    含む、請求項９に記載の不揮発性半導体記憶装置の製造
    方法。
  11. 【請求項１１】 前記絶縁膜を、酸化膜と窒化膜と酸化
    膜との薄層積層膜で形成する、請求項８に記載の不揮発
    性半導体記憶装置の製造方法。
  12. 【請求項１２】 前記トレンチ分離用絶縁膜は、ＴＥＯ
    Ｓを原料とするＣＶＤ酸化膜で形成する、請求項８に記
    載の不揮発性半導体記憶装置の製造方法。
  13. 【請求項１３】 前記第１の導電層を、ポリシリコン層
    またはアモルファスシリコン層で形成する、請求項８に
    記載の不揮発性半導体記憶装置の製造方法。
  14. 【請求項１４】 前記第２の導電層をポリシリコンで形
    成する、請求項８に記載の不揮発性半導体記憶装置の製
    造方法。
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