JP2011258812A - 不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法 - Google Patents

不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法 Download PDF

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Abstract

【課題】浮遊ゲートと制御ゲート間の容量を大きくすることができるとともに、かつ制御ゲートと島状半導体間の寄生容量を低減する、島状半導体を用いた構造を持つ不揮発性半導体メモリ、およびその製造方法を提供する。
【解決手段】不揮発性半導体メモリを構成する不揮発性半導体メモリトランジスタは、基板側からソース領域303、チャネル領域304及びドレイン領域302がこの順に形成された島状半導体301と、チャネル領域の外周を囲むように、トンネル絶縁膜305を間に介在させて配置された中空柱状の浮遊ゲート306と、当該浮遊ゲートの外周を囲むように、インターポリ絶縁膜307を間に介在させて配置された中空柱状の制御ゲート308と、を備えている。浮遊ゲートと、制御ゲートの上面、下面および内側面との間には、インターポリ絶縁膜が介在配置されている。
【選択図】図１

Description

本発明は、不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法に関する。
制御ゲートと電荷蓄積層とを有し、ホットエレクトロンやFowler-Nordheim電流等を利用して電荷蓄積層への電荷の注入を行うフラッシュメモリが知られている。このメモリセルは、電荷蓄積層の電荷蓄積状態によってしきい値電圧が相違することを利用して、“１”または“０”の単位データを記録する。
電荷蓄積層への電子の注入と電荷蓄積層からの電子の放出、すなわち単位データの書き込みと消去を効率よく行うために、浮遊ゲートと制御ゲートとの間の容量結合の関係が重要である。浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、これによって、書き込み、消去が容易になる。
浮遊ゲートと制御ゲート間の容量を大きくするために、図５７に示すTri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cellが提案された（例えば、非特許文献１を参照）。このTCG-SGTフラッシュメモリセルの制御ゲートは、浮遊ゲートの側面に加えて、浮遊ゲートの上面、下面を覆う構造を持つため、浮遊ゲートと制御ゲート間の容量を大きくすることができ、書き込み、消去が容易になる。
しかしながら、図５７に示されるTCG-SGTフラッシュメモリセルの制御ゲートの上下部位と、島状半導体の外周壁面とは、絶縁膜を介して近接しているので、制御ゲートと島状半導体間に寄生容量が生じる。このような制御ゲートと島状半導体間の寄生容量は、トランジスタの動作速度が低下する原因となるので不要である。
Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka, "A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory", Solid-State Electronics, Vol.50, No.6, pp.924-928, June 2006
本発明は、上記の事情を鑑みてなされたものであり、浮遊ゲートと制御ゲート間の容量を大きくすることができるとともに、制御ゲートと島状半導体間の寄生容量を低減することができる、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第１の観点の不揮発性半導体メモリトランジスタは、
基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された中空柱状の浮遊ゲートと、
前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された中空柱状の制御ゲートと、を備え、
前記浮遊ゲートと、前記制御ゲートの上面、下面および内側面との間には、インターポリ絶縁膜が介在配置されている、
ことを特徴とする。
前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル酸化膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることが好ましい。
また、上記目的を達成するために、本発明の第２の観点の不揮発性半導体メモリは、本発明の第１の観点の不揮発性半導体メモリトランジスタを備え、
前記不揮発性半導体メモリトランジスタは、前記基板の行列方向における行方向に複数配置され、
前記複数の不揮発性半導体メモリトランジスタの内の少なくとも１つの当該メモリトランジスタのドレイン領域は、前記基板の行列方向における列方向に配線された第２次ソース線に電気的に接続されている、
ことを特徴とする。
また、上記目的を達成するために、本発明の第３の観点の不揮発性半導体メモリトランジスタの製造方法は、
上部にハードマスクが形成された島状半導体を有する不揮発性半導体メモリトランジスタが複数配置されてなる不揮発性半導体メモリの製造方法であって、
前記島状半導体は、基板側からこの順番に形成されたソース領域、チャネル領域及びドレイン領域を備え、前記チャネル領域の近傍には、浮遊ゲートと制御ゲートとが前記チャネル領域側からこの順で配置され、
基板に第１次ソース線を形成する工程と、
前記第１次ソース線上に、島状半導体を形成する工程と、
前記島状半導体上に前記ハードマスクを形成する工程と、
前記島状半導体の外周壁面に絶縁膜サイドウォールを形成する工程と、
前記島状半導体の底部、および、前記第１次ソース線上に絶縁膜を形成する工程と、
前記絶縁膜上に、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜をエッチングすることで、チャネル領域の近傍に浮遊ゲートを形成する工程と、を含む、
ことを特徴とする。
本発明によれば、浮遊ゲートと制御ゲート間の容量を大きくすることができるとともに、制御ゲートと島状半導体間の寄生容量を低減する、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法を提供することができる。
本発明の実施形態に係る不揮発性半導体メモリトランジスタの要部を示す断面図である。 本発明の実施形態に係る不揮発性半導体メモリの平面図である。 図２ＡのＸ−Ｘ’線での断面図である。 図２ＡのＹ−Ｙ’線での断面図である。 図２ＡのＹ２−Ｙ２’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３ＡのＸ−Ｘ’線での断面図である。 図３ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４ＡのＸ−Ｘ’線での断面図である。 図４ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５ＡのＸ−Ｘ’線での断面図である。 図５ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図６ＡのＸ−Ｘ’線での断面図である。 図６ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図７ＡのＸ−Ｘ’線での断面図である。 図７ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図８ＡのＸ−Ｘ’線での断面図である。 図８ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図９ＡのＸ−Ｘ’線での断面図である。 図９ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１０ＡのＸ−Ｘ’線での断面図である。 図１０ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１１ＡのＸ−Ｘ’線での断面図である。 図１１ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１２ＡのＸ−Ｘ’線での断面図である。 図１２ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１３ＡのＸ−Ｘ’線での断面図である。 図１３ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１４ＡのＸ−Ｘ’線での断面図である。 図１４ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１５ＡのＸ−Ｘ’線での断面図である。 図１５ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１６ＡのＸ−Ｘ’線での断面図である。 図１６ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１７ＡのＸ−Ｘ’線での断面図である。 図１７ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１８ＡのＸ−Ｘ’線での断面図である。 図１８ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図１９ＡのＸ−Ｘ’線での断面図である。 図１９ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２０ＡのＸ−Ｘ’線での断面図である。 図２０ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２１ＡのＸ−Ｘ’線での断面図である。 図２１ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２２ＡのＸ−Ｘ’線での断面図である。 図２２ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２３ＡのＸ−Ｘ’線での断面図である。 図２３ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２４ＡのＸ−Ｘ’線での断面図である。 図２４ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２５ＡのＸ−Ｘ’線での断面図である。 図２５ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２６ＡのＸ−Ｘ’線での断面図である。 図２６ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２７ＡのＸ−Ｘ’線での断面図である。 図２７ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２８ＡのＸ−Ｘ’線での断面図である。 図２８ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図２９ＡのＸ−Ｘ’線での断面図である。 図２９ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３０ＡのＸ−Ｘ’線での断面図である。 図３０ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３１ＡのＸ−Ｘ’線での断面図である。 図３１ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３２ＡのＸ−Ｘ’線での断面図である。 図３２ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３３ＡのＸ−Ｘ’線での断面図である。 図３３ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３４ＡのＸ−Ｘ’線での断面図である。 図３４ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３５ＡのＸ−Ｘ’線での断面図である。 図３５ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３６ＡのＸ−Ｘ’線での断面図である。 図３６ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３７ＡのＸ−Ｘ’線での断面図である。 図３７ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３８ＡのＸ−Ｘ’線での断面図である。 図３８ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図３９ＡのＸ−Ｘ’線での断面図である。 図３９ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４０ＡのＸ−Ｘ’線での断面図である。 図４０ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４１ＡのＸ−Ｘ’線での断面図である。 図４１ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４２ＡのＸ−Ｘ’線での断面図である。 図４２ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４３ＡのＸ−Ｘ’線での断面図である。 図４３ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４４ＡのＸ−Ｘ’線での断面図である。 図４４ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４５ＡのＸ−Ｘ’線での断面図である。 図４５ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４６ＡのＸ−Ｘ’線での断面図である。 図４６ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４７ＡのＸ−Ｘ’線での断面図である。 図４７ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４８ＡのＸ−Ｘ’線での断面図である。 図４８ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図４９ＡのＸ−Ｘ’線での断面図である。 図４９ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５０ＡのＸ−Ｘ’線での断面図である。 図５０ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５１ＡのＸ−Ｘ’線での断面図である。 図５１ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５２ＡのＸ−Ｘ’線での断面図である。 図５２ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５３ＡのＸ−Ｘ’線での断面図である。 図５３ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５４ＡのＸ−Ｘ’線での断面図である。 図５４ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５５ＡのＸ−Ｘ’線での断面図である。 図５５ＡのＹ−Ｙ’線での断面図である。 本発明の実施形態に係る不揮発性半導体メモリの製造方法を説明するための平面図である。 図５６ＡのＸ−Ｘ’線での断面図である。 図５６ＡのＹ−Ｙ’線での断面図である。 従来例のＳＧＴフラッシュメモリの断面図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
図１に、本発明の実施形態に係る不揮発性半導体メモリトランジスタの断面図を示す。
図１に示すように、この不揮発性半導体メモリトランジスタは、ソース領域３０３、チャネル領域３０４およびドレイン領域３０２が、円柱状の島状半導体３０１を構成し、シリコン基板１０１側からこの順で形成されている。さらに、不揮発性半導体メモリトランジスタは、チャネル領域３０４の外周を囲むように配置された中空円柱状の浮遊ゲート３０６と、当該浮遊ゲート３０６の外周に位置し、浮遊ゲート３０６に対向（包囲）するように配置された中空円柱状の制御ゲート３０８と、を備えている。ここで、浮遊ゲート３０６とチャネル領域３０４との間にはトンネル絶縁膜３０５が介在配置されている。また、制御ゲート３０８と浮遊ゲート３０６との間には、インターポリ絶縁膜３０７が介在配置されている。
図１に示すように、浮遊ゲート３０６には、その外周壁に沿って円環状の凹部３０６ａが形成されている。そして、その凹部３０６ａには、中空柱状の制御ゲート３０８が、当該制御ゲート３０８の上面、下面および内側面との間に、インターポリ絶縁膜３０７を介在させた状態で配置されている。この配置構成により、制御ゲート３０８の大きさ（体積）に比して、制御ゲート３０８と浮遊ゲート３０６との間に厚さが薄く、かつ広い面積で誘電体としてのインターポリ絶縁膜３０７が形成されることになるため、浮遊ゲート３０６と制御ゲート３０８間の容量（静電容量）を大きくすることができる。しかも、この配置構成により、制御ゲート３０８の上面、下面および内側面が導電体である浮遊ゲート３０６で覆われるようになるので、制御ゲート３０８と島状半導体３０１とが絶縁膜を介して近接することがなくなり、制御ゲートと島状半導体間の寄生容量を実質的に０（ゼロ）とすることができる。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄに、それぞれ、本実施形態に係る不揮発性半導体メモリの平面図、図２ＡのＸ−Ｘ’断面図、図２ＡのＹ−Ｙ’断面図、図２ＡのＹ２−Ｙ２’断面図を示す。
図２Ａおよび図２Ｂに示すように、この不揮発性半導体メモリは、図１に示した構造を有する不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５が、複数個（同図では４個）、シリコン基板１０１上の行列方向における複数の行方向に、それぞれ、一直線状、且つ、略等角度間隔で整列配置されてなるものである。
図２Ａ〜図２Ｄに示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の１列目には、不揮発性半導体メモリトランジスタ２１２が配置されている。
図２Ａ、図２Ｂに示すように、この不揮発性半導体メモリトランジスタ２１２では、ソース領域５０１、チャネル領域１２７およびドレイン領域１８１が、島状半導体１１６を構成するとともに、シリコン基板１０１側からこの順で形成されている。
不揮発性半導体メモリトランジスタ２１２は、チャネル領域１２７の外周を囲むように、かつ、当該チャネル領域１２７との間にトンネル絶縁膜１３６を介在させて配置された中空柱状の浮遊ゲート１５３と、浮遊ゲート１５３の外周を囲むように、かつ、当該浮遊ゲート１５３との間にインターポリ絶縁膜１６７を介在させた状態で配置された中空柱状の制御ゲート１６３と、を備えている。
図２Ｂに示すように、浮遊ゲート１５３は、その外周壁に沿って円環状の凹部１５３ａが形成されている。その凹部１５３ａには、中空柱状の制御ゲート１６３が、当該制御ゲート１６３の上面、下面および内側面との間に、インターポリ絶縁膜１６７を介在させた状態で収容されている。
不揮発性半導体メモリトランジスタ２１２において、浮遊ゲート１５３の下面には、トンネル酸化膜１３６およびインターポリ絶縁膜１６７の厚さより厚い第１の絶縁膜１７１が配置されている。ここでは、第１の絶縁膜１７１の厚さは、トンネル酸化膜１３６およびインターポリ絶縁膜１６７のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７１は、トンネル酸化膜１３６およびインターポリ絶縁膜１６７の少なくとも一方の厚さより厚くとも構わない。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄに示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の２列目には、不揮発性半導体メモリトランジスタ２１３が配置されている。
図２Ａ、図２Ｂ、図２Ｃに示すように、この不揮発性半導体メモリトランジスタ２１３では、ソース領域５０２、チャネル領域１２８およびドレイン領域１８２が、島状半導体１１７を構成するとともに、シリコン基板１０１側からこの順で形成されている。
不揮発性半導体メモリトランジスタ２１３は、チャネル領域１２８の外周を囲むように、かつ、当該チャネル領域１２８との間にトンネル絶縁膜１３７を介在させた状態で配置された中空柱状の浮遊ゲート１５４と、浮遊ゲート１５４の外周を囲むように、かつ、当該浮遊ゲート１５４との間にインターポリ絶縁膜１６８を介在させた状態で配置された中空柱状の制御ゲート１６４と、を備えている。
図２Ｂ、図２Ｃに示すように、浮遊ゲート１５４は、その外周壁に沿って円環状の凹部１５４ａが形成されている。その凹部１５４ａには、中空柱状の制御ゲート１６４が、当該制御ゲート１６４の上面、下面および内側面との間に、インターポリ絶縁膜１６８を介在させた状態で収容されている。
不揮発性半導体メモリトランジスタ２１３において、浮遊ゲート１５４の下面には、トンネル酸化膜１３７およびインターポリ絶縁膜１６８の厚さより厚い第１の絶縁膜１７２が配置されている。ここでは、第１の絶縁膜１７２の厚さは、トンネル酸化膜１３７およびインターポリ絶縁膜１６８のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７２は、トンネル酸化膜１３７およびインターポリ絶縁膜１６８の少なくとも一方の厚さより厚くとも構わない。
図２Ａ〜図２Ｄに示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の３列目には、不揮発性半導体メモリトランジスタ２１４が配置されている。
図２Ａ、図２Ｂ、図２Ｄに示すように、この不揮発性半導体メモリトランジスタ２１４では、ソース領域５０３、チャネル領域１２９およびドレイン領域１８３が、島状半導体１１８を構成するとともに、シリコン基板１０１側からこの順で形成されている。
不揮発性半導体メモリトランジスタ２１４は、チャネル領域１２９の外周を囲むように、かつ、当該チャネル領域１２９との間にトンネル絶縁膜１３８を介在させた状態で配置された中空柱状の浮遊ゲート１５５と、浮遊ゲート１５５の外周を囲むように、かつ、当該浮遊ゲート１５５との間にインターポリ絶縁膜１６９を介在させた状態で配置された中空柱状の制御ゲート１６５と、を備えている。
図２Ｂ、図２Ｄに示すように、浮遊ゲート１５５は、その外周壁に沿って円環状の凹部１５５ａが形成されている。その凹部１５５ａには、中空柱状の制御ゲート１６５が、当該制御ゲート１６５の上面、下面および内側面との間に、インターポリ絶縁膜１６９を介在させた状態で収容されている。
不揮発性半導体メモリトランジスタ２１４において、浮遊ゲート１５５の下面には、トンネル酸化膜１３８およびインターポリ絶縁膜１６９の厚さより厚い第１の絶縁膜１７３が配置されている。ここでは、第１の絶縁膜１７３の厚さは、トンネル酸化膜１３８およびインターポリ絶縁膜１６９のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７３は、トンネル酸化膜１３８およびインターポリ絶縁膜１６９の少なくとも一方の厚さより厚くとも構わない。
図２Ａ〜図２Ｄに示す不揮発性半導体メモリにおいて、シリコン基板１０１上の行列方向における列方向の４列目には、不揮発性半導体メモリトランジスタ２１５が配置されている。
図２Ａ、図２Ｂに示すように、この不揮発性半導体メモリトランジスタ２１５では、ソース領域５０４、チャネル領域１３０およびドレイン領域１８４が、島状半導体１１９を構成するとともに、シリコン基板１０１側からこの順で形成されている。
不揮発性半導体メモリトランジスタ２１５は、チャネル領域１３０の外周を囲むようにかつ、当該チャネル領域１３０との間にトンネル絶縁膜１３９を介在させた状態で配置された中空柱状の浮遊ゲート１５６と、浮遊ゲート１５６の外周を囲むように、かつ、当該浮遊ゲート１５６との間にインターポリ絶縁膜１７０を介在させた状態で配置された中空柱状の制御ゲート１６６と、を備えている。
図２Ｂに示すように、浮遊ゲート１５６は、その外周壁に沿って円環状の凹部１５６ａが形成されている。その凹部１５６ａには、中空円柱状の制御ゲート１６６が、当該制御ゲート１６６の上面、下面および内側面との間に、インターポリ絶縁膜１７０を介在させた状態で配置されている。
不揮発性半導体メモリトランジスタ２１５において、浮遊ゲート１５６の下面には、トンネル酸化膜１３９およびインターポリ絶縁膜１７０の厚さより厚い第１の絶縁膜１７４が配置されている。ここでは、第１の絶縁膜１７４の厚さは、トンネル酸化膜１３９およびインターポリ絶縁膜１７０のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７４は、トンネル酸化膜１３９およびインターポリ絶縁膜１７０の少なくとも一方の厚さより厚くとも構わない。
図２Ａ〜図２Ｄに示す不揮発性半導体メモリにおいて、不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５のソース領域５０１、５０２、５０３、５０４は、それぞれ、不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５の島状半導体１１６、１１７、１１８、１１９の下方部位に形成されるとともに、シリコン基板１０１上の行列方向における列方向に配線された第１次ソース線１２６に電気的に接続されている。また、不揮発性半導体メモリトランジスタ２１２、２１３、２１５のドレイン領域１８１、１８２、１８４は、シリコン基板１０１上の行列方向における列方向に配線された、ドレイン配線としての第１次メタル配線２００、２０２に電気的に接続されている。さらに、不揮発性半導体メモリトランジスタ２１４のドレイン領域１８３は、シリコン基板１０１上の行列方向における行方向に配線された第２次ソース線２０１に電気的に接続されている。
図２Ａ〜図２Ｄに示す不揮発性半導体メモリにおいて、不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５の浮遊ゲート１５３、１５４、１５５、１５６の下方には、それぞれ、トンネル酸化膜１３６、１３７、１３８、１３９、および、インターポリ絶縁膜１６７、１６８、１６９、１７０の厚さより厚い第１の絶縁膜１７１、１７２、１７３、１７４が配置されている。これにより、不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５において、それぞれ、浮遊ゲート１５３、１５４、１５５、１５６と、第１次ソース線１２６との間の寄生容量が低減される。その結果、制御ゲート１６３，１６４，１６５，１６６に外部電源（図示せず）から印加された電圧が、第１の絶縁膜１７１、１７２、１７３、１７４が配置されていない場合と比較して、さらに効率的に浮遊ゲート１５３、１５４、１５５、１５６に伝達されるようになる。これにより、不揮発性半導体メモリトランジスタ２１２、２１３，２１４，２１５において、“１”、“０”などの情報の書き込み、消去、読み出しがより確実に行えるようになる。
また、図２Ａ〜図２Ｄに示す不揮発性半導体メモリでは、シリコン基板１０１上において、３列目に配置された不揮発性半導体メモリトランジスタ２１４のドレイン領域１８３は、コンタクト１９４を介して、シリコン基板１０１上の行列方向における列方向に配線された第２次ソース線２０１に接続されている。この不揮発性半導体メモリトランジスタ２１４は、当該トランジスタ２１４を介して、第２次ソース線２０１から、第１次ソース線１２６に電圧を印加するために使用される。このため、不揮発性半導体メモリトランジスタ２１４の繰り返しパターンを用いることができる。このような不揮発性半導体メモリトランジスタ２１４の繰り返しパターンを用いることで、露光の解像度が高められ、製造時の加工形状を均一とすることができる。
以下に、本発明の実施形態に係る不揮発性半導体メモリが備えるメモリセルアレイの構造を形成するための製造工程の一例を、図３〜図５６を参照して説明する。
図３Ａ〜図３Ｃを参照して、シリコン基板１０１上に、酸化膜１０２を堆積する。その後、酸化膜１０２の上から窒化膜１０３を堆積する。
続いて、図４Ａ〜図４Ｃを参照して、窒化膜１０３上の所定位置に、島状半導体３０１、３０２、３０３、３０４を形成するためのレジスト１０４、１０５、１０６、１０７を形成する。
続いて、図５Ａ〜図５Ｃを参照して、反応性イオンエッチング（ＲＩＥ）により、レジスト１０４、１０５、１０６、１０７をマスクとして、窒化膜１０３、酸化膜１０２をエッチングする。これにより、シリコン基板１０１上に、窒化膜１０８および酸化膜１１２からなるハードマスク、窒化膜１０９および酸化膜１１３からなるハードマスク、窒化膜１１０および酸化膜１１４からなるハードマスク、窒化膜１１１および酸化膜１１５からなるハードマスク、をそれぞれ形成する。
続いて、図６Ａ〜図６Ｃを参照して、さらに反応性イオンエッチングにより、レジスト１０４、１０５、１０６、１０７をマスクとして、シリコン基板１０１をエッチングし、島状半導体１１６、１１７、１１８、１１９を形成する。
続いて、図７Ａ〜図７Ｃを参照して、レジスト１０４、１０５、１０６、１０７を剥離する。
続いて、図８Ａ〜図８Ｃを参照して、島状半導体１１６、１１７、１１８、１１９を犠牲酸化し、島状半導体１１６、１１７、１１８、１１９の外周壁面および島状半導体１１６、１１７、１１８、１１９間の底面に、犠牲酸化膜１２０を形成する。
続いて、図９Ａ〜図９Ｃを参照して、島状半導体１１６、１１７、１１８、１１９の外周壁面および島状半導体１１６、１１７、１１８、１１９間の底面から、犠牲酸化膜１２０を除去して、シリコン基板１０１および島状半導体１１６、１１７、１１８、１１９のシリコン表面を露出させる。
続いて、図１０Ａ〜図１０Ｃを参照して、島状半導体１１６、１１７、１１８、１１９の外周壁面および島状半導体１１６、１１７、１１８、１１９間の底面に、酸化膜１２１を堆積する。
続いて、図１１Ａ〜図１１Ｃを参照して、酸化膜１２１をエッチングし、島状半導体１１６、１１７、１１８、１１９の外周壁面に、酸化膜サイドウォール１２２、１２３、１２４、１２５を形成する。
続いて、図１２Ａ〜図１２Ｃを参照して、シリコン基板１０１にヒ素（矢印Ａｓ参照）を注入し、シリコン基板１０１表面に、ｎ型（第２導電型）半導体である第１次ソース線１２６を形成するとともに、島状半導体１１６、１１７、１１８、１１９の下方部位に、第１次ソース線１２６といずれも電気的に接続されるように、ソース領域５０１、５０２、５０３、５０４を形成する。このとき、チャネル領域１２７、１２８、１２９、１３０が、それぞれ、ソース領域５０１、５０２、５０３、５０４と、窒化膜１０８および酸化膜１１２、窒化膜１０９および酸化膜１１３、窒化膜１１０および酸化膜１１４、窒化膜１１１および酸化膜１１５との間に形成される。
続いて、図１３Ａ〜図１３Ｃを参照して、酸化膜サイドウォール１２２、１２３、１２４、１２５をエッチングにより除去する。
続いて、図１４Ａ〜図１４Ｃを参照して、第１次ソース線１２６上、および、窒化膜１０８、１０９、１１０、１１１上には厚さが厚くなるように、かつ、島状半導体１１６、１１７、１１８、１１９の外周壁面には厚さが薄くなるように、酸化膜１３１を堆積する。
続いて、図１５Ａ〜図１５Ｃを参照して、等方性エッチングにより、島状半導体１１６、１１７、１１８、１１９の外周壁面に堆積した酸化膜１３１をエッチングする。これにより、島状半導体１１６、１１７、１１８、１１９の外周壁面の酸化膜１３１をエッチングにより除去した後も、第１次ソース線１２６上に酸化膜１３１が残存する。そして、窒化膜１０８、１０９、１１０、１１１上に、それぞれ、酸化膜１３２、１３３、１３４、１３５が円盤状に残存する。このように酸化膜１３１が酸化膜１３２、１３３、１３４、１３５として残存するのは、図１４Ａ〜図１４Ｃを参照して、第１次ソース線１２６上、および、窒化膜１０８、１０９、１１０、１１１上には厚さが厚くなるように酸化膜１３１を堆積するとともに、島状半導体１１６、１１７、１１８、１１９の外周壁面には厚さが薄くなるように酸化膜１３１を堆積するとともに、この酸化膜１３１をどの方向にも同じ速さでエッチングが進む等方性エッチングを用いたためである。そして、この第１次ソース線１２６上に残った酸化膜１３１は、得られる不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５において、それぞれ、第１の絶縁膜１７１、１７２、１７３、１７４（図２Ｂ〜図２Ｄ参照）となり、浮遊ゲート１５３、１５４、１５５、１５６と第１次ソース線１２６との間の容量の低減に寄与するようになる。
続いて、図１６Ａ〜図１６Ｃを参照して、ゲート酸化を行い、島状半導体１１６、１１７、１１８、１１９の外周壁面に、サイドウォールスペーサ状にトンネル絶縁膜１３６、１３７、１３８、１３９を形成する。その後、円盤状の酸化膜１３２、１３３、１３４、１３５の先端まで埋設されるように、窒化膜１０８、１０９、１１０、１１１、および、島状半導体１１６、１１７、１１８、１１９の間にポリシリコン１４０を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化を行い、酸化膜１３２、１３３、１３４、１３５の先端部を露出させる。
続いて、図１７Ａ〜図１７Ｃを参照して、酸化膜１３２、１３３、１３４、１３５をエッチングにより除去する。
続いて、図１８Ａ〜図１８Ｃを参照して、ポリシリコン１４０をエッチングして所定深さまでエッチバックし、ゲート長を決定する。
続いて、図１９Ａ〜図１９Ｃを参照して、ポリシリコン１４０上、トンネル絶縁膜１３６、１３７、１３８、１３９上、および、窒化膜１０８、１０９、１１０、１１１上から、酸化膜１４２を堆積する。その後、酸化膜１４２上から窒化膜１４３を堆積する。
続いて、図２０Ａ〜図２０Ｃを参照して、異方性エッチングにより、窒化膜１４３、酸化膜１４２をエッチングする。そして、窒化膜１４３および酸化膜１４２を、島状半導体１１６、１１７、１１８、１１９、並びに、窒化膜１０８および酸化膜１１２、窒化膜１０９および酸化膜１１３、窒化膜１１０および酸化膜１１４、窒化膜１１１および酸化膜１１５の外周壁面に、サイドウォール状に残存させる。これにより、窒化膜１４８（窒化膜１４３）および酸化膜１４４（酸化膜１４２）からなる絶縁膜サイドウォール５２０、窒化膜１４９および酸化膜１４５からなる絶縁膜サイドウォール５２１、窒化膜１５０および酸化膜１４６からなる絶縁膜サイドウォール５２２、窒化膜１５１および酸化膜１４７からなる絶縁膜サイドウォール５２３が形成される。
続いて、図２１Ａ〜図２１Ｃを参照して、ポリシリコン１４０をエッチングにより除去する。これにより、シリコン基板１０１上に、酸化膜１３１、島状半導体１１６、１１７、１１８、１１９（トンネル絶縁膜１３６、１３７、１３８、１３９）、絶縁膜サイドウォール５２０、５２１、５２２、５２３で囲まれる空間が形成される。
続いて、図２２Ａ〜図２２Ｃを参照して、酸化膜１３１、島状半導体１１６、１１７、１１８、１１９（トンネル絶縁膜１３６、１３７、１３８、１３９）、絶縁膜サイドウォール５２０、５２１、５２２、５２３の上から、浮遊ゲート膜としてのポリシリコン１５２を堆積する。ポリシリコン１４０をエッチングした際に、トンネル絶縁膜１３６、１３７、１３８、１３９が損傷した場合、その損傷の補填のため、ここでは、ポリシリコン１５２の堆積前に、トンネル絶縁膜１３６、１３７、１３８、１３９を除去したのち、新たにトンネル絶縁膜を堆積することも可能である。
続いて、図２３Ａ〜図２３Ｃを参照して、ポリシリコン１５２にリン（矢印Ｐ参照）を注入し、熱処理を行ってポリシリコン１５２内でリンを拡散させる。
続いて、図２４Ａ〜図２４Ｃを参照して、Ｎ＋としたポリシリコン１５２を、絶縁膜サイドウォール５２０、５２１、５２２、５２３をマスクとして異方性エッチングを行い、島状半導体１１６、１１７、１１８、１１９（トンネル絶縁膜１３６、１３７、１３８、１３９）の外壁面に、得られる不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５における、浮遊ゲート１５３、１５４、１５５、１５６を形成する。浮遊ゲート１５３、１５４、１５５、１５６は、絶縁膜サイドウォール５２０、５２１、５２２、５２３の下面と、第１次ソース線１２６上の酸化膜１３１の上面との間に形成される。
続いて、図２５Ａ〜図２５Ｃを参照して、第１次ソース線１２６上の酸化膜１３１、浮遊ゲート１５３、１５４、１５５、１５６、絶縁膜サイドウォール５２０、５２１、５２２、５２３、および、窒化膜１０８、１０９、１１０、１１１上から、インターポリ絶縁膜１５７を形成する。その後、インターポリ絶縁膜１５７上にポリシリコン１５８を堆積し、ＣＭＰにより表面の平坦化を行う。ここで、インターポリ絶縁膜１５７は、酸化膜、酸化膜、窒化膜、酸化膜の積層構造、高誘電体膜のいずれから形成されていてもよい。
続いて、図２６Ａ〜図２６Ｃを参照して、ポリシリコン１５８をエッチングして所定深さまでエッチバックする。このポリシリコンが得られる不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５における、制御ゲート１６３、１６４、１６５、１６６となる。
続いて、図２７Ａ〜図２７Ｃを参照して、インターポリ絶縁膜１５７をエッチングし、窒化膜１４８，１４９、１５０、１５１、酸化膜１４４、１４５、１４６、１４７、および、窒化膜１０８、１０９、１１０、１１１上のインターポリ絶縁膜１５７を除去する。
続いて、図２８Ａ〜図２８Ｃを参照して、ポリシリコン１５８にリン（矢印Ｐ参照）を注入し、当該ポリシリコン１５８をｐ型（第１導電型）シリコンとする。
続いて、図２９Ａ〜図２９Ｃを参照して、窒化膜１０８、１０９、１１０、１１１上に、制御ゲート１６３、１６４、１６５、１６６を形成するためのレジスト１５９、１６０、１６１、１６２を列方向に延びるように形成する。
続いて、図３０Ａ〜図３０Ｃを参照して、絶縁膜サイドウォール５２０、５２１、５２２、５２３、レジスト１５９、１６０、１６１、１６２をマスクとして、ポリシリコン１５８をエッチングすることで、制御ゲート１６３、１６４、１６５、１６６を列方向に形成する。すると、中空柱状の浮遊ゲート１５３、１５４、１５５、１５６が、インターポリ絶縁膜１５７を間に介在させて、中空柱状の制御ゲート１６３、１６４、１６５、１６６の上面、下面および内側面に対向する構造が形成される。
続いて、図３１Ａ〜図３１Ｃを参照して、インターポリ絶縁膜１５７をエッチングして、制御ゲート１６３、１６４、１６５、１６６の上面、および、酸化膜１３１の上面に位置する部分を除去し、インターポリ絶縁膜１６７、１６８、１６９、１７０を形成する。その後、酸化膜１３１の露出部分をエッチングし、第１の絶縁膜１７１、１７２、１７３、１７４を形成する。
続いて、図３２Ａ〜図３２Ｃを参照して、窒化膜１０８、１０９、１１０、１１１上のレジスト１５９、１６０、１６１、１６２を剥離する。
続いて、図３３Ａ〜図３３Ｃを参照して、制御ゲート１６３、１６４、１６５、１６６、インターポリ絶縁膜１６７、１６８、１６９、１７０、浮遊ゲート１５３、１５４、１５５、１５６の各表層部の酸化を行い、浮遊ゲート１５３、１５４、１５５、１５６、制御ゲート１６３、１６４、１６５、１６６、第１次ソース線１２６上に酸化膜１７５、１７６、１７７、１７８、１７９を形成する。
続いて、図３４Ａ〜図３４Ｃを参照して、窒化膜１０８、１０９、１１０、１１１、窒化膜１４８、１４９、１５０、１５１を剥離するとともに、酸化膜１１２、１１３、１１４、１１５、酸化膜１４４、１４５、１４６、１４７、酸化膜１７５、１７６、１７７、１７８、１７９を剥離する。
続いて、図３５Ａ〜図３５Ｃを参照して、島状半導体１１６、１１７、１１８、１１９、および、第１次ソース線１２６を覆うように、窒化膜１８０を堆積する。この工程の前に、島状半導体の上層部にヒ素を注入してもよい。
続いて、図３６Ａ〜図３６Ｃを参照して、窒化膜１８０をエッチングし、島状半導体１１６、１１７、１１８、１１９の側壁にサイドウォール状に残存させる。
続いて、図３７Ａ〜図３７Ｃを参照して、島状半導体１１６、１１７、１１８、１１９の上層部にヒ素（矢印Ａｓ参照）を注入し、ｎ型半導体であるドレイン領域１８１、１８２、１８３、１８４を形成する。この後、低抵抗化のため、金属材料を用いて島状半導体や制御ゲートや第１次ソース線にシリサイド工程を施してもよい。
続いて、図３８Ａ〜図３８Ｃを参照して、島状半導体１１６、１１７、１１８、１１９、および、窒化膜１８０を覆うように、絶縁性材料を用いてコンタクトストッパ１８５を堆積するとともに、さらにその上層に層間膜１８６を堆積した後、ＣＭＰにより平坦化する。
続いて、図３９Ａ〜図３９Ｃを参照して、層間膜１８６上の所定位置に、コンタクト孔１８８、１８９、１９０、１９１（図４０参照）の形成のためのレジスト１８７を形成する。
続いて、図４０Ａ〜図４０Ｃを参照して、レジスト１８７をマスクとして、層間膜１８６をエッチングし、コンタクト孔１８８、１８９、１９０、１９１を形成し、コンタクトストッパ１８５の表面を露出させる。
続いて、図４１Ａ〜図４１Ｃを参照して、レジスト１８７を剥離する。
続いて、図４２Ａ〜図４２Ｃを参照して、コンタクト孔１８８、１８９、１９０、１９１の底部に位置するコンタクトストッパ１８５をエッチングにより除去する。
続いて、図４３Ａ〜図４３Ｃを参照して、コンタクト孔１８８、１８９、１９０、１９１内に、導電性物質を用いてコンタクト１９２、１９３、１９４、１９５を形成し、島状半導体１１６、１１７、１１８、１１９のドレイン領域１８１、１８２、１８３、１８４と電気的に接続する。
続いて、図４４Ａ〜図４４Ｃを参照して、金属材料を用い、層間膜１８６、および、コンタクト１９２、１９３、１９４、１９５上にメタル１９６を堆積する。
続いて、図４５Ａ〜図４５Ｃを参照して、メタル１９６上に第１次メタル配線２００、２０２と第２次ソース線２０１の形成のためのレジスト１９７、１９８、１９９を形成する。
続いて、図４６Ａ〜図４６Ｃを参照して、レジスト１９７、１９８、１９９をマスクとして、メタル１９６をエッチングし、第１次メタル配線２００、２０２と、第２次ソース線２０１とを形成する。この際、第２次ソース線２０１は列方向に配線される。
続いて、図４７Ａ〜図４７Ｃを参照して、レジスト１９７、１９８、１９９を剥離する。
続いて、図４８Ａ〜図４８Ｃを参照して、第１次メタル配線２００、２０２、第２次ソース線２０１、および、層間膜１８６上に、絶縁性材料を用いて層間膜２０３を堆積する。
続いて、図４９Ａ〜図４９Ｃを参照して、層間膜２０３上に、ビア孔２０５、２０６（図５０参照）形成のためのレジスト２０４を形成する。
続いて、図５０Ａ〜図５０Ｃを参照して、レジスト２０４をマスクとして、層間膜２０３をエッチングし、第１次メタル配線２００、２０２の一部が露出するように、ビア孔２０５、２０６を形成する。
続いて、図５１Ａ〜図５１Ｃを参照して、レジスト２０４を剥離する。
続いて、図５２Ａ〜図５２Ｃを参照して、ビア孔２０５、２０６内に、導電性材料を用いてビア２０７、２０８を形成する。
続いて、図５３Ａ〜図５３Ｃを参照して、層間膜２０３およびビア２０７、２０８上に、導電性材料を用いてメタル２０９を堆積する。
続いて、図５４Ａ〜図５４Ｃを参照して、メタル２０９上の所定位置に第２次メタル配線２１１（図５５参照）を形成するためのレジスト２１０を形成する。
続いて、図５５Ａ〜図５５Ｃを参照して、レジスト２１０をマスクとしてメタル２０９をエッチングし、第２次メタル配線２１１を形成する。この第２次メタル配線２１１は、ビア２０７、２０８を介して第１次メタル配線２００、２０２と電気的に接続され、ビットラインとなる。
続いて、図５６Ａ〜図５６Ｃを参照して、レジスト２１０を剥離する。これにより、図２Ａ〜図２Ｄに示す不揮発性半導体メモリが完成する。
なお、上記実施形態では、ソース領域３０３、チャネル領域３０４およびドレイン領域３０２を有する島状半導体３０１は円柱状とした。本発明の作用効果が得られる限り、例えば、四角柱状であってもよく、さらに、円柱状以外の、断面が六角形状、八角形状などの多角形状の柱状であってもよい。また、島状半導体３０１は厚さ方向の断面の面積がほぼ等しい形状としたが、本発明の作用効果が得られる限り、例えば、厚さ方向の中央部で断面の面積が小さな形状としても勿論よい。
上記実施形態では、浮遊ゲート３０６、制御ゲート３０８、浮遊ゲート３０６とチャネル領域３０４との間のトンネル絶縁膜３０５、制御ゲート３０８と浮遊ゲート３０６との間のインターポリ絶縁膜３０７は、いずれも中空円柱状とした。本発明の作用効果が得られる限り、例えば、中空円柱状であってもよく、さらに、断面が六角形状、八角形状などの多角形状の中空柱状であってもよい。また、浮遊ゲート３０６、制御ゲート３０８、トンネル絶縁膜３０５、インターポリ絶縁膜３０７は、いずれも厚さ方向の断面の面積がほぼ等しい形状としたが、本発明の作用効果が得られる限り、例えば、厚さ方向の中央部で断面の面積が小さな形状としても勿論よい。
上記実施形態では、浮遊ゲート３０６、制御ゲート３０８、浮遊ゲート３０６とチャネル領域３０４との間のトンネル絶縁膜３０５、制御ゲート３０８と浮遊ゲート３０６との間のインターポリ絶縁膜３０７は、いずれも島状半導体３０１の外周を連続的に囲む中空柱状の形状とした。浮遊ゲート３０６、制御ゲート３０８、浮遊ゲート３０６とチャネル領域３０４との間のトンネル絶縁膜３０５、制御ゲート３０８と浮遊ゲート３０６との間のインターポリ絶縁膜３０７は、不連続な中空柱状、例えば、複数の板状体が協同して島状半導体３０１の外周を囲む形状であってもよい（制御ゲート３０８については、構成要素である複数の板状体は、互いに電気的に接続されていることが好ましい）。このような不連続な中空柱状であっても本発明でいう中空柱状に含まれる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
１０１ シリコン基板
１０２ 酸化膜
１０３ 窒化膜
１０４〜１０７ レジスト
１０８〜１１１ 窒化膜
１１２〜１１５ 酸化膜
１１６〜１１９ 島状半導体
１２０ 犠牲酸化膜
１２１ 酸化膜
１２２〜１２６ 酸化膜サイドウォール
１２６ 第１次ソース線
１２７〜１３０ チャネル領域
１３１〜１３５ 酸化膜
１３６〜１３９ トンネル絶縁膜
１４０ ポリシリコン
１４２ 酸化膜
１４３ 窒化膜
１４４〜１４７ 酸化膜
１４８〜１５１ 窒化膜
１５２ ポリシリコン
１５３〜１５６ 浮遊ゲート
１５７ インターポリ絶縁膜
１５８ ポリシリコン
１５９〜１６２ レジスト
１６３〜１６６ 制御ゲート
１６７〜１７０ インターポリ絶縁膜
１７１〜１７４ 第１の絶縁膜
１７５〜１７９ 酸化膜
１８０ 窒化膜
１８１〜１８４ ドレイン領域
１８５ コンタクトストッパ
１８６ 層間膜
１８７ レジスト
１８８〜１９１ コンタクト孔
１９２〜１９５ コンタクト
１９６ メタル
１９７〜１９９ レジスト
２００ 第１次メタル配線
２０１ 第２次ソース線
２０２ 第１次メタル配線
２０３ 層間膜
２０４ レジスト
２０５、２０６ ビア孔
２０６ ビア孔
２０７、２０８ ビア
２０９ メタル
２１０ レジスト
２１１ 第２次メタル配線
２１２〜２１５ 不揮発性半導体メモリトランジスタ
３０１ 島状半導体
３０２ ドレイン領域
３０３ ソース領域
３０４ チャネル領域
３０５ トンネル絶縁膜
３０６ 浮遊ゲート
３０７ インターポリ絶縁膜
３０８ 制御ゲート
５０１〜５０４ ソース領域
５２０〜５２３ 絶縁膜サイドウォール
前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル絶縁膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることが好ましい。
不揮発性半導体メモリトランジスタ２１２において、浮遊ゲート１５３の下面には、トンネル絶縁膜１３６およびインターポリ絶縁膜１６７の厚さより厚い第１の絶縁膜１７１が配置されている。ここでは、第１の絶縁膜１７１の厚さは、トンネル絶縁膜１３６およびインターポリ絶縁膜１６７のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７１は、トンネル絶縁膜１３６およびインターポリ絶縁膜１６７の少なくとも一方の厚さより厚くとも構わない。
不揮発性半導体メモリトランジスタ２１３において、浮遊ゲート１５４の下面には、トンネル絶縁膜１３７およびインターポリ絶縁膜１６８の厚さより厚い第１の絶縁膜１７２が配置されている。ここでは、第１の絶縁膜１７２の厚さは、トンネル絶縁膜１３７およびインターポリ絶縁膜１６８のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７２は、トンネル絶縁膜１３７およびインターポリ絶縁膜１６８の少なくとも一方の厚さより厚くとも構わない。
不揮発性半導体メモリトランジスタ２１４において、浮遊ゲート１５５の下面には、トンネル絶縁膜１３８およびインターポリ絶縁膜１６９の厚さより厚い第１の絶縁膜１７３が配置されている。ここでは、第１の絶縁膜１７３の厚さは、トンネル絶縁膜１３８およびインターポリ絶縁膜１６９のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７３は、トンネル絶縁膜１３８およびインターポリ絶縁膜１６９の少なくとも一方の厚さより厚くとも構わない。
不揮発性半導体メモリトランジスタ２１５において、浮遊ゲート１５６の下面には、トンネル絶縁膜１３９およびインターポリ絶縁膜１７０の厚さより厚い第１の絶縁膜１７４が配置されている。ここでは、第１の絶縁膜１７４の厚さは、トンネル絶縁膜１３９およびインターポリ絶縁膜１７０のいずれの厚さより厚い。しかしこれに限られず、第１の絶縁膜１７４は、トンネル絶縁膜１３９およびインターポリ絶縁膜１７０の少なくとも一方の厚さより厚くとも構わない。
図２Ａ〜図２Ｄに示す不揮発性半導体メモリにおいて、不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５の浮遊ゲート１５３、１５４、１５５、１５６の下方には、それぞれ、トンネル絶縁膜１３６、１３７、１３８、１３９、および、インターポリ絶縁膜１６７、１６８、１６９、１７０の厚さより厚い第１の絶縁膜１７１、１７２、１７３、１７４が配置されている。これにより、不揮発性半導体メモリトランジスタ２１２、２１３、２１４、２１５において、それぞれ、浮遊ゲート１５３、１５４、１５５、１５６と、第１次ソース線１２６との間の寄生容量が低減される。その結果、制御ゲート１６３，１６４，１６５，１６６に外部電源（図示せず）から印加された電圧が、第１の絶縁膜１７１、１７２、１７３、１７４が配置されていない場合と比較して、さらに効率的に浮遊ゲート１５３、１５４、１５５、１５６に伝達されるようになる。これにより、不揮発性半導体メモリトランジスタ２１２、２１３，２１４，２１５において、“１”、“０”などの情報の書き込み、消去、読み出しがより確実に行えるようになる。
１０１ シリコン基板
１０２ 酸化膜
１０３ 窒化膜
１０４〜１０７ レジスト
１０８〜１１１ 窒化膜
１１２〜１１５ 酸化膜
１１６〜１１９ 島状半導体
１２０ 犠牲酸化膜
１２１ 酸化膜
１２２〜１２５ 酸化膜サイドウォール
１２６ 第１次ソース線
１２７〜１３０ チャネル領域
１３１〜１３５ 酸化膜
１３６〜１３９ トンネル絶縁膜
１４０ ポリシリコン
１４２ 酸化膜
１４３ 窒化膜
１４４〜１４７ 酸化膜
１４８〜１５１ 窒化膜
１５２ ポリシリコン
１５３〜１５６ 浮遊ゲート
１５７ インターポリ絶縁膜
１５８ ポリシリコン
１５９〜１６２ レジスト
１６３〜１６６ 制御ゲート
１６７〜１７０ インターポリ絶縁膜
１７１〜１７４ 第１の絶縁膜
１７５〜１７９ 酸化膜
１８０ 窒化膜
１８１〜１８４ ドレイン領域
１８５ コンタクトストッパ
１８６ 層間膜
１８７ レジスト
１８８〜１９１ コンタクト孔
１９２〜１９５ コンタクト
１９６ メタル
１９７〜１９９ レジスト
２００ 第１次メタル配線
２０１ 第２次ソース線
２０２ 第１次メタル配線
２０３ 層間膜
２０４ レジスト
２０５、２０６ ビア孔
２０７、２０８ ビア
２０９ メタル
２１０ レジスト
２１１ 第２次メタル配線
２１２〜２１５ 不揮発性半導体メモリトランジスタ
３０１ 島状半導体
３０２ ドレイン領域
３０３ ソース領域
３０４ チャネル領域
３０５ トンネル絶縁膜
３０６ 浮遊ゲート
３０７ インターポリ絶縁膜
３０８ 制御ゲート
５０１〜５０４ ソース領域
５２０〜５２３ 絶縁膜サイドウォール

Claims (4)

  1. 基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
    前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された中空柱状の浮遊ゲートと、
    前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された中空柱状の制御ゲートと、を備え、
    前記浮遊ゲートと、前記制御ゲートの上面、下面および内側面との間には、インターポリ絶縁膜が介在配置されていることを特徴とする不揮発性半導体メモリトランジスタ。
  2. 前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル酸化膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第１の絶縁膜をさらに備えていることを特徴とする請求項１に記載の不揮発性半導体メモリトランジスタ。
  3. 請求項１または２に記載の不揮発性半導体メモリトランジスタを備え、
    前記不揮発性半導体メモリトランジスタは、前記基板の行列方向における行方向に複数配置され、
    前記複数の不揮発性半導体メモリトランジスタの内の少なくとも１つの当該メモリトランジスタのドレイン領域は、前記基板の行列方向における列方向に配線された第２次ソース線に電気的に接続されていることを特徴とする不揮発性半導体メモリ。
  4. 上部にハードマスクが形成された島状半導体を有する不揮発性半導体メモリトランジスタが複数配置されてなる不揮発性半導体メモリの製造方法であって、
    前記島状半導体は、基板側からこの順番に形成されたソース領域、チャネル領域及びドレイン領域を備え、前記チャネル領域の近傍には、浮遊ゲートと制御ゲートとが前記チャネル領域側からこの順で配置され、
    基板に第１次ソース線を形成する工程と、
    前記第１次ソース線上に、島状半導体を形成する工程と、
    前記島状半導体上に前記ハードマスクを形成する工程と、
    前記島状半導体の外周壁面に絶縁膜サイドウォールを形成する工程と、
    前記島状半導体の底部、および、前記第１次ソース線上に絶縁膜を形成する工程と、
    前記絶縁膜上に、浮遊ゲート膜を形成する工程と、
    前記浮遊ゲート膜をエッチングすることで、チャネル領域の近傍に浮遊ゲートを形成する工程と、を含むことを特徴とする不揮発性半導体メモリの製造方法。
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