JP2006054466A - 不揮発性メモリ素子及びその製造方法 - Google Patents
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Abstract
【課題】 消費電力を減らし、ゲート間の絶縁膜の汚染を減少させるための不揮発性メモリ素子、及びその製造方法を提供する。
【解決手段】 本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板の一領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする。
【選択図】 図２Ｅ
【解決手段】 本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板の一領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする。
【選択図】 図２Ｅ
Description
本発明は不揮発性メモリ素子に関し、特に消費電力を減らしてゲート間の絶縁膜の汚染を減少させるための不揮発性メモリ素子及びその製造方法に関するものである。
一般に、不揮発性メモリは、電源が中断されても保存されたデータが損失されないという長所のために、ＰＣ Ｂｉｏｓ用、Ｓｅｔ-ｔｏｐ Ｂｏｘ、プリンター及びネットワークサーバーなどのデータ保存用として幅広く使用されており、最近ではデジタルカメラと携帯電話機などにも多用されているのが実状である。
かかる不揮発性メモリの中でも電気的にメモリセルのデータを一括的に、またはセクター単位で消去する機能を有しているＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）型のフラッシュメモリ素子は、プログラミング時にドレイン側にチャンネル熱電子を形成させ、電子をフローティングゲートに蓄積することで、セルトランジスターの閾値電圧を増加させる。
反面、フラッシュメモリ素子の消去動作は、ソース／基板とフローティングゲートの間の高電圧を発生させ、フローティングゲートに蓄積された電子を放出することで、セルトランジスターの閾値電圧を低める。
以下、添付の図面を参照して従来技術に係る不揮発性メモリ素子を説明する。
図１Ａ及び図１Ｂは従来技術に係るフラッシュメモリ素子の製造工程を示す断面図で、ゲートを構成する電荷保存用の浮遊ゲート１２ａ、及び駆動電源が印加される制御ゲート１２ｃが積層されたスタックゲート（stacked gate）の構造を有する。
まず、図示してはいないが、半導体基板１１の表面に犠牲酸化膜を形成し、ウェル形成のためのウェルインプラント工程、及びチャンネル層のためのチャンネルインプラント工程を行った後、ウェットエッチング工程で前記犠牲酸化膜を除去する。
次いで、前記半導体基板１１上にトンネル酸化膜１１ａと、浮遊ゲート用のポリシリコン膜と、ゲート間の絶縁膜と、制御ゲート用のポリシリコン膜とを順次形成する。この際、前記トンネル酸化膜１１ａは、７００〜８００℃の条件でＦＴＰ（Furnace Thermal Process）方法で９０〜１００Åの厚さで形成し、前記浮遊ゲート用のポリシリコン膜は、ＬＰ−ＣＶＤ（Low-Pressure-Chemical Mechanical Deposition）方法で８００〜１２００Åの厚さで蒸着して形成する。
前記ゲート間の絶縁膜は、酸化膜−窒化膜−酸化膜からなるＯＮＯ構造として、７００〜８００℃でＬＰ−ＣＶＤ法で酸化膜５０〜７０Å、６５０〜７５０℃の条件でＬＰ−ＣＶＤ法で窒化膜６０〜８０Å、８０〜９００℃でＦＴＰ方法で酸化膜を順に形成して構成する。
そして、前記制御ゲート用のポリシリコン膜は、ＬＰ−ＣＶＤ方法で２０００〜２２００Åの厚さで形成する。
そして、前記制御ゲート用のポリシリコン膜は、ＬＰ−ＣＶＤ方法で２０００〜２２００Åの厚さで形成する。
次いで、フォトリソグラフィ及びエッチング工程で前記制御ゲート用のポリシリコン膜、ゲート間の絶縁膜、浮遊ゲート用のポリシリコン膜を選択的に除去して、図１Ａに示すように、浮遊ゲート１２ａ、ゲート間の絶縁膜１２ｂ、制御ゲート１２ｃが積層され構成されるスタックゲート１２を形成する。この際、前記エッチング工程としては、プラズマダメージを最小化するために、ウェット及びドライエッチング方法を混用した２ステップのエッチング工程を用いる。
次いで、前記制御ゲート１２ｃ、ゲート間の絶縁膜１２ｂ、浮遊ゲート１２ａの側面にライナー膜１３を形成する。その後、図１Ｂに示したように、前記ライナー膜１３が形成された制御ゲート１２ｃ、ゲート間の絶縁膜１２ｂ、浮遊ゲート１２ａの側面に絶縁膜側壁１４を形成する。
そして、前記スタックゲート１２及び絶縁膜側壁１４をマスクとして不純物イオンを注入して、ソース／ドレイン１５／１６を形成する。
次いで、シリサイド工程で前記ソース／ドレイン１５／１６及び制御ゲート１２ｃの表面にシリサイド膜１７を形成した後、全面に層間絶縁膜（図示せず）を形成し、前記層間絶縁膜を貫通して、前記ソース／ドレイン１５／１６及び制御ゲート１２ｃのそれぞれに連結されるプラグ１８を形成する。
以上で従来技術に係る不揮発性メモリ素子が完成する。
かかる構造の不揮発性メモリ素子は、プログラミング時に制御ゲート１２ｃにワードラインＷＬ、ドレイン１６にビットラインＢＬを介してプログラミング電圧を印加する。すると、ドレイン１６の電子はトンネル酸化膜１１ａを経て浮遊ゲート１２ａの側にホットキャリア方式で注入され、セルトランジスターのプログラムが実行される。
反面、データ消去時ソース１５にソースラインＳＬを介して消去電圧を印加する。すると、浮遊ゲート１２ａに注入された電子は、再びトンネル酸化膜１１ａを介してチャンネル側に放出され、セルトランジスターの閾値電圧を低めて消去が行われる。
最近、モバイル製品が普遍化し、電力消費を最小化することのできる低電力フラッシュメモリ素子の開発に対する要求が急激に増加してきているのに伴い、浮遊ゲートとドレイン間のオーバーラップ、浮遊ゲートと制御ゲート間のオーバーラップを増やそうとする傾向にある。
一方、前記スタックゲート形成のための浮遊ゲート用のポリシリコン膜、ゲート間の絶縁膜、制御ゲート用のポリシリコン膜のエッチング時にエッチング条件、及びプラズマダメージによってゲート間の絶縁膜に汚染が発生するという問題点がある。
本発明は上記のような問題点を解決するために、消費電力を低めることのできる不揮発性メモリ素子、及びその製造方法を提供することにその目的がある。
他の目的としてプラズマダメージによる絶縁膜の汚染を防止することにある。
他の目的としてプラズマダメージによる絶縁膜の汚染を防止することにある。
上記目的を達成するための本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板の一領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする。
上記の構造の不揮発性メモリ素子の製造方法は、半導体基板の一領域上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に浮遊ゲート用のポリシリコン膜を形成する段階と、前記浮遊ゲート用のポリシリコン膜に一定の深さのトレンチを形成する段階と、前記トレンチの内部にゲート間の絶縁膜を形成する段階と、前記ゲート間の絶縁膜の上部に制御ゲート用のポリシリコン膜を形成する段階と、前記浮遊ゲート用ポリシリコン膜の上部の表面まで前記制御ゲート用のポリシリコン膜、及びゲート間の絶縁膜に対して化学機械的な平坦化を実行する段階と、前記浮遊ゲート、ゲート間の絶縁膜、及び制御ゲートの上部にフォトレジストパターンを形成する段階と、前記フォトレジストパターンを用いて前記浮遊ゲート用のポリシリコン膜をエッチングする段階を備えてなることを特徴とする。
本発明の不揮発性メモリ素子、及びその製造方法には次のような効果がある。
第一に、浮遊ゲートと制御ゲートとがオーバーラップする面積が増加して、カップリング比が向上するので、消費電力を減らすことができる。
第二に、ゲート形成のためのエッチング工程時に、１ステップエッチング工程で浮遊ゲート用のポリシリコン膜のみをエッチングすれば済むので、エッチング工程時のプラズマダメージによるゲート絶縁膜の汚染に対する問題を解決することができる。
第一に、浮遊ゲートと制御ゲートとがオーバーラップする面積が増加して、カップリング比が向上するので、消費電力を減らすことができる。
第二に、ゲート形成のためのエッチング工程時に、１ステップエッチング工程で浮遊ゲート用のポリシリコン膜のみをエッチングすれば済むので、エッチング工程時のプラズマダメージによるゲート絶縁膜の汚染に対する問題を解決することができる。
以下、本発明の好適な実施例の構成と作用について、添付の図面に基づいて詳細に説明する。
図２Ｅは本発明によって製造された不揮発性メモリ素子の断面図である。
図示したように、半導体基板２１の一領域上にトンネル酸化膜２２が形成されており、前記トンネル酸化膜２２上にトレンチ構造の浮遊ゲート２３ａが形成されており、前記浮遊ゲート２３ａのトレンチ構造の内部は、ゲート間の絶縁膜２５を介在した制御ゲート２６ａで満たされている。
図示したように、半導体基板２１の一領域上にトンネル酸化膜２２が形成されており、前記トンネル酸化膜２２上にトレンチ構造の浮遊ゲート２３ａが形成されており、前記浮遊ゲート２３ａのトレンチ構造の内部は、ゲート間の絶縁膜２５を介在した制御ゲート２６ａで満たされている。
そして、前記浮遊ゲート２３ａの両側面には絶縁膜側壁２７が形成されており、前記浮遊ゲート２３ａの両側の半導体基板２１内にはソース／ドレイン２８／２９が形成されている。前記ソース／ドレイン２８／２９が形成された半導体基板２１の表面と、露出されている浮遊ゲート２３ａの表面、つまりトレンチ構造の浮遊ゲート２３ａのトップ部分と、制御ゲート２６ａの表面にはシリサイド膜３０が形成されており、前記半導体基板２１の全表面上には層間絶縁膜３９が形成される。
そして、前記制御ゲート２６ａとソース／ドレイン２８／２９は、前記層間絶縁膜３９を貫通して連結されるプラグ３１を介して外部と連結されている。
このような構造の不揮発性メモリ素子の製造方法を具体的に説明する。
図２Ａ乃至図２Ｅは、本発明に係る不揮発性メモリ素子の製造工程の断面図である。
まず、図示してはいないが、半導体基板２１上に犠牲酸化膜を形成し、ウェル形成のためのウェルインプラント工程、及びチャンネル層のためのチャンネルインプラント工程を行った後、ウェットエッチング工程で前記犠牲酸化膜を除去する。
まず、図示してはいないが、半導体基板２１上に犠牲酸化膜を形成し、ウェル形成のためのウェルインプラント工程、及びチャンネル層のためのチャンネルインプラント工程を行った後、ウェットエッチング工程で前記犠牲酸化膜を除去する。
そして、図２Ａに示したように、半導体基板２１上に９０〜１００Åの厚さのトンネル酸化膜２２を形成し、前記トンネル酸化膜２２上に４５００〜５５００Åの厚さの浮遊ゲート用のポリシリコン膜２３を形成する。この際、前記トンネル酸化膜２２は、７００〜８００℃の温度でＦＴＰ（Furnace Thermal Process）方法で蒸着して形成し、前記浮遊ゲート用のポリシリコン膜２３は、ＬＰ−ＣＶＤ方法で蒸着して形成する。
次いで、Ｃｌ2を用いて一定の領域の浮遊ゲート用のポリシリコン膜２３を２５００〜３５００Åの厚さで除去して、トレンチ２４を形成する。したがって、前記トレンチ２４の下部には１０００〜３０００Åの厚さの浮遊ゲート用のポリシリコン膜２３が残留する。
その後、図２Ｂに示したように、前記トレンチ２４を含む浮遊ゲート用のポリシリコン膜２３の表面上にＯＮＯ構造のゲート間の絶縁膜２５を形成する。
前記ゲート間の絶縁膜２５は、７００〜８００℃の条件でＬＰ−ＣＶＤ方法で５０〜７０Åの厚さで酸化膜を形成し、６５０〜７５０℃の条件でＬＰ−ＣＶＤ法で６０〜８０Åの厚さで窒化膜を形成した後、８００〜９００℃の条件でＦＴＰ方法で酸化膜を形成して、ＯＮＯ構造を構成する。
前記ゲート間の絶縁膜２５は、７００〜８００℃の条件でＬＰ−ＣＶＤ方法で５０〜７０Åの厚さで酸化膜を形成し、６５０〜７５０℃の条件でＬＰ−ＣＶＤ法で６０〜８０Åの厚さで窒化膜を形成した後、８００〜９００℃の条件でＦＴＰ方法で酸化膜を形成して、ＯＮＯ構造を構成する。
そして、前記全面にＬＰ−ＣＶＤ法で３５００〜４５００Åの制御ゲート用のポリシリコン膜２６を形成する。
次いで、前記浮遊ゲート用のポリシリコン膜２３をアンドポイントとしてＣＭＰ（Chemical Mechanical Polishing）工程を実施して、図２Ｃに示したように、前記トレンチ２４の内部に前記制御ゲート用のポリシリコン膜２６とゲート間の絶縁膜２５を残留させる。
これにより、浮遊ゲート用のポリシリコン膜２３の前記トレンチ２４の内部にゲート間の絶縁膜２５を隔てて制御ゲート２６ａが形成される。その後、露光及び現像工程で前記制御ゲート２６ａ、ゲート間の絶縁膜２５、及びこれに隣接した浮遊ゲート用のポリシリコン膜２３上にフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして前記浮遊ゲート用のポリシリコン膜２３をエッチングして、図２Ｄに示したように、内部がゲート間の絶縁膜２５と制御ゲート２６ａで満たされたトレンチ構造の浮遊ゲート２３ａを形成する。前記浮遊ゲート用のポリシリコン膜２３のエッチングは等方性エッチングによって行われることが好ましい。
次いで、全面に絶縁膜を蒸着した後、エッチバックして、図２Ｅに示したように、前記浮遊ゲート２３ａの両側面に絶縁膜の側壁２７を形成し、前記浮遊ゲート２３ａをマスクとして不純物イオンを注入して、浮遊ゲート２３ａの両側の半導体基板２１内にソース／ドレイン２８／２９を形成する。
次いで、シリサイド工程を行い、前記ソース／ドレイン２８／２９が形成された半導体基板２１の表面と、トレンチ構造の浮遊ゲート２３ａのトップ部、制御ゲート２６ａの表面にシリサイド膜３０を形成する。
そして、前記構造物上に層間絶縁膜３９を形成し、前記層間絶縁膜３９に前記ソース／ドレイン２８／２９及び制御ゲート２６ａの表面に形成されたシリサイド膜３０を露出させるコンタクトホールを形成した後、前記コンタクトホールを埋め込み、プラグ３１を形成する。これにより、本発明に係る不揮発性メモリ素子が完成する。
以上で説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かる。したがって、本発明の技術的な範囲は実施例に記載された内容に限定されるわけではなく、特許請求範囲によって定められなければならない。
２１ 半導体基板
２２ トンネル酸化膜
２３ 浮遊ゲート用のポリシリコン膜
２３ａ 浮遊ゲート
２４ トレンチ
２５ ゲート間の絶縁膜
２６ 制御ゲート用のポリシリコン膜
２６ａ 制御ゲート
２７ 絶縁膜側壁
２８ ソース
２９ ドレイン
３０ シリサイド膜
３１ プラグ
２２ トンネル酸化膜
２３ 浮遊ゲート用のポリシリコン膜
２３ａ 浮遊ゲート
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２６ 制御ゲート用のポリシリコン膜
２６ａ 制御ゲート
２７ 絶縁膜側壁
２８ ソース
２９ ドレイン
３０ シリサイド膜
３１ プラグ
Claims (13)
- 半導体基板と、
前記半導体基板の一領域上に形成されるトンネル酸化膜と、
前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、
前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、
前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする不揮発性メモリ素子。 - 前記浮遊ゲートの両側の半導体基板内のソース／ドレインと、
前記浮遊ゲートの両側面の絶縁膜の側壁とをさらに含んで構成されることを特徴とする請求項１に記載の不揮発性メモリ素子。 - 前記ゲート間の絶縁膜はＯＮＯ（Oxide-Nitride-Oxide）膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記トレンチ構造の浮遊ゲートのトップ部と、制御ゲートの表面にシリサイド膜をさらに含んで構成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記ソース／ドレインの表面にシリサイド膜をさらに含んで構成されることを特徴とする請求項２に記載の不揮発性メモリ素子。
- 半導体基板の一領域上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に浮遊ゲート用のポリシリコン膜を形成する段階と、
前記浮遊ゲート用のポリシリコン膜に一定の深さのトレンチを形成する段階と、
前記トレンチの内部にゲート間の絶縁膜を形成する段階と、
前記ゲート間の絶縁膜の上部に制御ゲート用のポリシリコン膜を形成する段階と、
前記浮遊ゲート用ポリシリコン膜の上部の表面まで前記制御ゲート用のポリシリコン膜、及びゲート間の絶縁膜に対して化学機械的な平坦化を実行する段階と、
前記浮遊ゲート、ゲート間の絶縁膜、及び制御ゲートの上部にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを用いて前記浮遊ゲート用のポリシリコン膜をエッチングする段階と、
を備えてなることを特徴とする不揮発性メモリ素子の製造方法。 - 前記浮遊ゲート用のポリシリコン膜を４５００〜５５００Åの厚さで形成することを特徴とする請求項６に記載の不揮発性メモリ素子の製造方法。
- 前記浮遊ゲート用のポリシリコン膜はＬＰ−ＣＶＤ法で形成することを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
- 前記トレンチをＣｌ2を用いたエッチング工程で形成することを特徴とする請求項６に記載の不揮発性メモリ素子の製造方法。
- 前記トレンチを２５００〜３５００Åの深さで形成することを特徴とする請求項６に記載の不揮発性メモリ素子の製造方法。
- 前記制御ゲート用のポリシリコン膜を３５００〜４５００Åの厚さで形成することを特徴とする請求項６に記載の不揮発性メモリ素子の製造方法。
- 前記浮遊ゲート用のポリシリコン膜をエッチングする段階は、等方性エッチング工程を用いることを特徴とする請求項６に記載の不揮発性メモリ素子の製造方法。
- 前記制御ゲートを形成する段階後に前記浮遊ゲートの両側面に絶縁膜側壁を形成する段階と、
前記浮遊ゲートの両側の半導体基板内にソース／ドレインを形成する段階と、
前記トレンチ構造の浮遊ゲートのトップ部、制御ゲートの表面、ソース／ドレインの表面にシリサイド膜を形成する段階と、
をさらに備えてなることを特徴とする不揮発性メモリ素子の製造方法。
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