CN1369908A - 包含非易失性半导体存储器的半导体集成电路装置的制造方法 - Google Patents

包含非易失性半导体存储器的半导体集成电路装置的制造方法 Download PDF

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Abstract

本发明的课题是一种具有非易失性半导体存储器的半导体集成电路装置的制造方法,包含以下的工序(a)至(k)。(a)形成元件隔离区300的工序;(b)形成具有第1栅绝缘层12和字栅用的第1导电层并具有在第1方向上延伸的多个开口部的层叠体的工序;(c)形成第2栅绝缘层22的工序;(d)在第1导电层的两侧形成侧绝缘层24的工序;(e)在整个面上形成第2导电层的工序;(f)在至少形成共用接触部的区域上形成第1掩模层的工序;(g)通过利用各向异性刻蚀以刻蚀上述第2导电层来形成侧壁状的第1和第2控制栅、而且至少在形成共用接触部的区域上形成接触用导电层的工序;(h)形成构成源区或漏区的杂质扩散层的工序;(i)形成覆盖控制栅的埋入绝缘层70的工序;(j)在形成共用接触部的区域上形成第2掩模层230的工序;以及(k)对上述字栅用的第1导电层进行构图的工序。

Description

包含非易失性半导体存储器的半导体集成电路装置的制造方法
在本申请中，原封不动地包含了在2001年1月30日申请的日本专利申请2001-21931的内容。
(一)技术领域
本发明涉及非易失性半导体存储器、特别是涉及将对于1个字栅具有2个电荷蓄积区的非易失性半导体存储器配置成阵列状的半导体集成电路装置的制造方法。
(二)背景技术
作为非易失性半导体存储器的一种类型，有在沟道与栅之间的栅绝缘层由氧化硅层和氮化硅层的层叠体构成、在上述氮化硅层中俘获电荷的MONOS(金属氧化物氮化物氧化物半导体)型。
作为MONOS型的非易失性半导体存储器，已知有图16中示出的器件(文献：Y.Hayashi，et al，2000 Symposium on VLSI TechnologyDigest of Technical Papers p.122-p.123)。
在该MONOS型的存储单元100中，在半导体衬底10上经第1栅绝缘层12形成了字栅14。而且，在字栅14的两侧，分别配置了侧壁状的第1控制栅20和第2控制栅30。在第1控制栅20的底部与半导体衬底10之间存在第2栅绝缘层22，在第1控制栅20的侧面与字栅14之间存在侧绝缘层24。同样，在第2控制栅30的底部与半导体衬底10之间存在第2栅绝缘层32，在第2控制栅30的侧面与字栅14之间存在侧绝缘层34。而且，在相邻的存储单元的相向的控制栅20与控制栅30之间的半导体衬底10中形成了构成源区或漏区的杂质扩散层16、18。
这样，一个存储单元100在字栅14的侧面上具有2个MONOS型存储元件。而且，这2个MONOS型存储元件可独立地控制，因而，存储单元100可存储2位的信息。
该MONOS型的存储单元的工作如以下所述那样来进行。通过将另一方的控制栅偏置成超越(override)电压，存储单元100的一方的控制栅可分别独立地选择写入和读出。
关于写入(程序)，使用对图16中示出的CG[i+1]的左侧的第2栅绝缘膜(ONO膜)32注入电子的情况来说明。此时，位线(杂质扩散层)18(D[i+1])被偏置成4～5V的漏电压。为了将热电子注入到控制栅30(CG[i+1])的左侧的第2栅绝缘层32，将控制栅30(CG[i+1])偏置成5～7V。为了将写入电流限定于规定值(～10μA)，将与字栅14(Gw[i]和Gw[i+1])连接的字线偏置成比字栅的阈值稍高的电压。将控制栅20(CG[i])偏置成超越电压。利用该超越电压，可与存储状态无关地使控制栅20(CG[i])下的沟道导通。左侧的位线16(D[i])被偏置成接地电压。而且，其它未被选择的存储单元的控制栅和扩散层被设定为接地电压。
在擦除中，利用热空穴的注入来擦除已被蓄积的电荷(电子)。可在位扩散层18的表面上利用B-B隧道效应来产生热空穴。此时，控制栅的电压Vcg被偏置成负电压(-5～-6V)，位扩散层的电压被偏置成5～6V。
在该文献中记载了，按照上述的MONOS型的存储单元，在一个存储单元内具有可独立地控制的2个编程部位，可达到3F2的位密度(bitdensity)。
(三)发明内容
本发明的目的在于提供一种半导体集成电路装置的制造方法，该制造方法是包含具有2个控制栅的MONOS型的非易失性半导体存储器的半导体集成电路装置的制造方法，特别是在侧壁状的控制栅的接触结构的形成方面具有特征。
本发明的半导体集成电路装置的制造方法是具有在多个行和列中将非易失性半导体存储器排列成网格状的存储单元阵列的半导体集成电路装置的制造方法，其特征在于，包含以下的工序(a)至(k)。
(a)在半导体层的表面上形成元件隔离区的工序；
(b)在上述半导体层上形成具有第1栅绝缘层和该第1栅绝缘层上被配置的字栅用的第1导电层的层叠体的工序，其中，该层叠体具有在第1方向上延伸的多个开口部；
(c)在上述半导体层上且以与上述第1栅绝缘层的两侧邻接的方式形成第2栅绝缘层的工序；
(d)在上述字栅用的第1导电层的两侧形成侧绝缘层的工序；
(e)在该结构体的表面的整个面上以覆盖在上述工序(a)～(d)中已被形成的结构体的方式形成第2导电层的工序；
(f)在上述第2导电层上且在至少形成共用接触部的区域上形成第1掩模层的工序；
(g)形成控制栅和共用接触部的工序，其中，通过利用各向异性刻蚀在整个面上刻蚀上述第2导电层，在上述侧绝缘层的两侧形成在上述第1方向上连续的侧壁状的第1和第2控制栅，而且，至少在形成共用接触部的区域上形成接触用导电层，对于与上述第1方向交叉的第2方向，与相邻的1组第1和第2控制栅连续地形成一个上述接触用导电层；
(h)在位于上述第1和第2控制栅之间的上述半导体层中掺入杂质以形成构成源区或漏区的杂质扩散层的工序；
(i)形成覆盖上述第1和第2控制栅的绝缘层的工序；
(j)在形成上述共用接触部的区域上形成第2掩模层的工序；以及
(k)对上述字栅用的第1导电层进行构图的工序。
按照该半导体集成电路装置的制造方法，特别是在可不使工序数增加的情况下，与上述侧壁状的控制栅一起形成上述共用接触部。而且，可用构图时的上述第1和第2掩模层来规定上述共用接触部的尺寸或形状，可确保充分的接触面积。因而，通过上述共用接触部能可靠地取得宽度小的控制栅的导电性的连接。
按照该制造方法，可得到具有以下的结构的半导体集成电路装置，该半导体集成电路装置是具有在多个行和列中将非易失性半导体存储器排列成网格状的存储单元阵列的半导体集成电路装置。
该非易失性半导体存储器包含：在半导体层上经第1栅绝缘层形成的字栅；在上述半导体层中形成的、构成源区和漏区的杂质扩散层；以及沿上述字栅的一个侧面和另一侧面分别形成的、侧壁状的第1和第2控制栅，
上述第1控制栅对于上述半导体层经第2栅绝缘层被配置，而且对于上述字栅经侧绝缘层被配置，
上述第2控制栅对于上述半导体层经第2栅绝缘层被配置，而且对于上述字栅经侧绝缘层被配置，
上述第1和第2控制栅分别在第1方向上连续地被配置，
而且，对于与上述第1方向交叉的第2方向，相邻的1组第1和第2控制栅被连接到共用接触部上。
本发明的制造方法可采取以下的形态。
(A)构成控制栅和共用接触部用的上述第2导电层由掺杂多晶硅层构成。
(B)可依次对第1氧化硅层、氮化硅层和第2氧化硅层成膜来形成上述第2栅绝缘层。而且，可在与该工序相同的工序中形成上述侧绝缘层和上述共用接触部的绝缘层。
(C)在上述工序(b)中，在上述字栅用的第1导电层上还包含形成化学机械研磨(CMP)用的中止层的工序，在上述工序(i)中，在上述工序(a)～(h)中已被形成的结构体的整个面上形成了绝缘层后，利用化学机械研磨除去该绝缘层直到上述中止层露出为止，以形成覆盖上述第1和第2控制栅的绝缘层。以下，将这样地形成的绝缘层称为「埋入绝缘层」。
(D)这样来形成上述中止层，使其上表面处于比上述控制栅的上端高的位置上。再者，此时这样来形成上述侧绝缘层，使其上端处于与上述中止层的上表面相同的位置上。其结果是，上述侧绝缘层的上端相对于上述半导体层处于比上述控制栅高的位置上。利用这样的结构，可防止上述控制栅与在该控制栅上经埋入绝缘层而形成的字栅的布线层的短路和电流的漏泄。
(E)可与上述杂质扩散层的端部邻接地设置上述共用接触部。再者，对于已被排列的多个上述杂质扩散层，可在该杂质扩散层的一侧的端部和另一侧的端部交替地设置上述共用接触部。
(F)可将上述存储单元阵列分割成多个块来形成。此时在上述工序(a)后，在上述半导体层中形成接触用杂质扩散层，可经该接触用杂质扩散层连接在第1方向上相邻的块的上述杂质扩散层。
(G)在上述工序(f)中，可与形成上述共用接触部的区域对应地形成上述第1掩模层。
或者，在上述工序(f)中，上述第1掩模层可并排在上述第2方向上，以覆盖形成多个上述共用接触部的区域的方式连续地被形成。此时，在上述工序(g)中，利用上述第1掩模层以包含形成多个上述共用接触部的区域的方式形成连续的导电层。再者，在上述工序(k)中，与上述第1导电层一起对该导电层进行构图，从而与上述字栅一起形成上述接触用导电层。
(四)附图说明
图1是示意性地示出本发明的实施例的半导体集成电路装置的布局的平面图。
图2是示意性地示出沿图1的A-A线的部分的剖面图。
图3是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图4是示出在图3中示出的半导体集成电路装置的制造方法的一道工序的平面图。
图5是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图6是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图7是示出在图6中示出的半导体集成电路装置的制造方法的一道工序的平面图。
图8是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图9是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图10是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图11是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图12是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图13是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图14是示出在图1和图2中示出的半导体集成电路装置的制造方法的一道工序的剖面图。
图15是示出本发明的半导体集成电路装置的制造方法的一道工序的变例的平面图。
图16是示出众所周知的MONOS型存储单元的剖面图。
   具体实施方式
图1是示意性地示出由本发明的制造方法得到的、包含非易失性半导体存储器的半导体集成电路装置的布局的平面图。图2是示意性地示出沿图1的A-A线的部分的剖面图。
在该半导体集成电路装置中，在多个行和列中将上述的众所周知的非易失性半导体存储器(存储单元)100排列成网格状，构成了存储单元阵列。
(器件的结构)
首先，一边参照图1，一边说明半导体集成电路装置的布局。
在图1中，示出了第1块B1和与之邻接的第2块B2。利用在行方向(X方向)上延伸的元件隔离区300隔离了第1块B1与第2块B2。在各块B1、B2中，设置了在行方向(X方向，第2方向)上延伸的多条字线50(WL)和在列方向(Y方向，第1方向)上延伸的多条位线60(BL)。字线50与字栅14连接而被设置，位线60由杂质扩散层16、18构成。
第1和第2控制栅20、30由分别在列方向上、即沿字栅14的侧面延伸的连续的导电层40构成。在本实施例中，以包围各杂质扩散层16、18的方式形成了构成第1和第2控制栅20、30的导电层40。第1和第2控制栅20、30的一个端部连续，另一个端部连接到1个共用接触部200上。因而，各第1和第2控制栅20、30具有存储单元的控制栅的功能和作为连接在列方向上排列的各控制栅的布线的功能。
单一的存储单元100具有1个字栅14、处于该字栅14的两侧的第1和第2控制栅20、30和处于该控制栅20、30的外侧的半导体衬底10内的杂质扩散层16、18。而且，杂质扩散层16、18分别被相邻的存储单元100共有。
在列方向上邻接的块B1和B2中，在没有共用接触部200的一侧，利用在半导体衬底内形成的接触用杂质扩散层400连接了杂质扩散层16。在该接触用杂质扩散层400上形成与位线60的接点250。同样，利用未图示的接触用杂质扩散层连接了在列方向上邻接的杂质扩散层18。
其次，一边参照图2，一边说明半导体集成电路装置的剖面结构。
存储单元100具有：在半导体衬底10的主表面上经第1栅绝缘层12形成的字栅14；在半导体衬底10内形成的、构成源区或漏区的杂质扩散层16、18；以及分别沿字栅14的两侧形成的、侧壁状的第1和第2控制栅20、30。在该例中，半导体衬底10具有N型的第1阱10a和在该第1阱10a内形成的P型的第2阱10b。第1阱10a具有将第2阱10b与半导体衬底10的其它区域导电性地隔离的功能。
第1控制栅20相对于半导体衬底10的第2阱10b经第2栅绝缘层22被配置，而且，相对于字栅14的一个侧面经侧绝缘层24被配置。同样，第2控制栅30相对于半导体衬底10的第2阱10b经第2栅绝缘层22被配置，而且，相对于字栅14的另一个侧面经侧绝缘层24被配置。而且，第2栅绝缘层22和侧绝缘层24由第1氧化硅层22a、氮化硅层22b和第2氧化硅层22c构成。第2栅绝缘层22起到电荷的蓄积区的功能。而且，第1氧化硅层22a主要起到载流子(例如电子)通过的隧道膜的功能，氮化硅层22b主要起到俘获载流子的电荷蓄积层的功能。
再者，在字栅14的两侧形成的侧绝缘层24、24具有分别导电性地隔离字栅14与控制栅20、30的功能。因此，如果侧绝缘层24具有这样的功能，则其结构不作特别限定。在该例中，侧绝缘层24和第2栅绝缘层22在相同的成膜工序中被形成，具有相同的层结构。再者，将侧绝缘层24形成为其上端相对于半导体衬底10位于控制栅20、30之上。而且，在相邻的存储单元100中，在邻接的第1控制栅20与第2控制栅30之间，形成了埋入绝缘层70。该埋入绝缘层70覆盖了控制栅20、30，至少使其不露出。
共用接触部200是用来对控制栅20、30施加电压的部分，由在元件隔离区300上形成的绝缘层210、导电层220和间隙层230构成。绝缘层210在与第2栅绝缘层22和侧绝缘层24相同的工序中被形成，由第1氧化硅层22a、氮化硅层22b和第2氧化硅层22b的层叠体构成。导电层220在与第1、第2控制栅20、30相同的工序中被形成。而且，导电层220与控制栅20、30连续，而且具有与控制栅20、30相同的材料。再者，间隙层230例如由氮化硅层等的绝缘层构成。间隙层230在控制栅20、30和导电层220的构图中起到掩模层(第2掩模层)的功能。
在形成了存储单元100和共用接触部200的半导体衬底10上形成了层间绝缘层72。而且，在层间绝缘层72中，在到达接触部200的导电层220的接触孔内充填了导电层82，该导电层82与在层间绝缘层72上形成的布线层80连接。
按照该例的半导体集成电路装置，由于每一组侧壁状的控制栅20、30与焊区状的与控制栅20、30连续的共用接触部200连接，故能可靠地取得与控制栅的导电性的连接。即，本发明的控制栅具有侧壁状的形状，其宽度通常小于0.1微米，因而，确保与这样的控制栅的导电性的连接成为重要的课题。在该例的半导体集成电路装置中，利用上述共用接触部能以必要的最小限度的面积来确保与控制栅的导电性的接触。
(半导体集成电路装置的制造方法)
其次，一边参照图3～图14，一边说明本实施例的半导体集成电路装置的制造方法。各剖面图与沿图1的A-A线的部分相对应。在图3～图14中，对与图1中示出的部分实质上相同的部分标以相同的符号，其重复的记载从略。
(1)如图3和图4中所示，首先，利用LOCOS法或槽隔离法等，在半导体衬底10的表面上形成元件隔离区300。接着，形成深的N型的第1阱10a和比第1阱10a浅的P型的第2阱10b。接着，在半导体衬底10内形成接触用杂质扩散层400，该接触用杂质扩散层400用来形成位线60用的接点210(参照图1)。
接着，在半导体衬底10的表面上形成由第1栅绝缘层12和掺杂多晶硅构成的字栅层(第1导电层)140和在以后的CMP工序中的中止层S100。作为中止层S100，例如可使用氮化硅层等。
如图4中所示，字栅层140与中止层S100的层叠体，除了开口部160、180外，在半导体衬底10的整个面上被形成。开口部160、180大致与由以后的离子注入形成杂质扩散层16、18的区域相对应。图4中的A-A线与图1的A-A线相对应。而且，在以后的工序中，沿开口部160、180的边缘部形成侧绝缘层和控制栅。
(2)如图5中所示，在形成了字栅层140和中止层S100的层叠体的半导体衬底10的整个面上依次淀积第1氧化硅层22a、氮化硅层22b和第2氧化硅层22c。例如可使用热氧化法对第1氧化硅层22a成膜。例如在氨气氛中进行了退火处理后，可利用CVD法等对氮化硅层22b成膜。可使用CVD法、例如高温氧化法对第2氧化硅层22c成膜。最好在对这些各层成膜后进行退火处理，以使各层致密化。
这些第1氧化硅层22a、氮化硅层22b和第2氧化硅层22c，利用以后的构图，如图2中所示，构成控制栅20、30用的第2栅绝缘层22和侧绝缘层24以及共用接触部200的绝缘层210。
(3)如图6中所示，在第2氧化硅层22c的整个面上形成掺杂多晶硅层(第2导电层)20a(30a)。掺杂多晶硅层20a(30a)在以后被构图，构成其控制栅20、30被构成的导电层40(参照图1)和共用接触部200的导电层220(参照图2)。
接着，在形成共用接触部的区域(以下，称为「共用接触部的形成区」)200a上形成抗蚀剂层(第1掩模层)R100。在本实施例中，该抗蚀剂层R100如图7中所示，被设置在与共用接触部的形成区200a对应的位置上。
(4)如图8中所示，通过用各向异性刻蚀法在整个面上对掺杂多晶硅层20a进行刻蚀，形成第1和第2控制栅20、30和共用接触部用的导电层220a。即，在该工序中，沿字栅层140的开口部160、180(参照图4)的侧面，在使侧绝缘层24介入的状态下，在第2栅绝缘层22上形成侧壁状的控制栅20、30。然后，与此同时，在被抗蚀剂层R100掩蔽的部分上形成与控制栅20、30连续的、供共用接触部用的导电层220a。接着，用溶解或灰化等的方法除去抗蚀剂层R100。
(5)如图9中所示，通过在整个面上注入杂质、例如N型杂质离子，在第2阱10b内形成构成源区或漏区的杂质扩散层16、18。再有，根据需要，可除去形成杂质扩散层16、18的区域上的第2绝缘层。然后，可在杂质扩散层16、18的露出部分上形成钛、钴等的硅化物层。
(6)如图10中所示，在半导体衬底10上形成了第1、第2控制栅20、30和导电层220a等的结构体的整个面上形成氧化硅、氮化氧化硅等的绝缘层70a。
(7)如图11中所示，使用CMP法对绝缘层70a进行平坦化，直到露出中止层S100为止。此时，在字栅层140和中止层S100的侧面上形成的侧绝缘层24以突出于控制栅20、30之上的状态被保留。而且，在夹入控制栅20、30而相对的侧绝缘层24、24之间形成埋入绝缘层70。利用该工序，第1、第2控制栅20、30完全被埋入绝缘层70覆盖，同时露出构成共用接触部的导电层220的至少一部分。
(8)如图12中所示，在形成了埋入绝缘层70和中止层S100的结构体的整个表面上形成氮化硅层等的绝缘层230a。接着，如图13中所示，在共用接触部的形成区200上形成抗蚀剂层R200，通过将其作为掩模对绝缘层230a进行构图，形成间隙层(第2掩模层)230。接着，用众所周知的方法除去抗蚀剂层R200。
(9)如图14中所示，在形成了由掺杂多晶硅层、金属层或硅化物等的合金层构成的导电层后，形成抗蚀剂层R300，通过对上述导电层进行构图，形成字线50。再者，在抗蚀剂层R300或字线50为金属层的情况下，将其作为掩模，通过对由掺杂多晶硅构成的字栅层140进行构图，形成排列成阵列状的字栅14。
接着，如图2中所示，在用众所周知的方法形成了层间绝缘层72后，形成与共用接触部200连接的导电层82和布线层80。
利用以上的工序，可制造图1中示出的半导体集成电路装置。
按照该制造方法，可与侧壁状的控制栅20、30一起形成共用接触部200而不特意增加工序数。而且，共用接触部200可具有至少接近于杂质扩散层16、18的宽度的尺寸，可确保充分大的接触面积。因而，在本发明中，即使是难以取得充分的接触区的侧壁状的控制栅20、30，也可经共用接触部200取得可靠的导电性的连接。
(变例)
其次，参照图15说明上述实施例的变例。图15示出上述实施例的的工序(3)中的平面图，相当于图7。在图15中，对与图7中示出的部分实质上相同的部分标以相同的符号，其说明从略。
在图7中示出的例子中，只在与共用接触部的形成区200a对应的部分上形成了抗蚀剂层R100。与此不同，在图1 5中示出的例子中，使用了连续的抗蚀剂层(第1掩模层)R400以便覆盖在行方向上存在的多个共用接触部的形成区200a。通过使用这样的连续的抗蚀剂层R400，与在图7中示出的分离的抗蚀剂层R100的情况相比，可缓和光刻中的光的接近效应的影响，在能更准确的构图方面是有利的。
在该例的情况下，在共用接触部的形成区200a以外的部分上也留下掺杂多晶硅层20a(30a)，但在上述实施例的工序(9)中对字栅14进行构图时，以间隙层(第2掩模层)230为掩模，可同时除去不需要的部分。
以上叙述了本发明的实施例，但本发明不限定于此，在本发明的发明要旨的范围内，可采取各种形态。例如，在上述实施例中，使用了本体状的半导体衬底作为半导体层，但也可使用SOI衬底的半导体层。

Claims (15)

1.一种半导体集成电路装置的制造方法，该制造方法是具有在多个行和列中将非易失性半导体存储器排列成网格状的存储单元阵列的半导体集成电路装置的制造方法，其特征在于，包含以下的工序(a)至(k)：
(a)在半导体层的表面上形成元件隔离区的工序；
(b)在上述半导体层上形成具有第1栅绝缘层和该第1栅绝缘层上被配置的字栅用的第1导电层的层叠体的工序，其中，该层叠体具有在第1方向上延伸的多个开口部；
(c)在上述半导体层上且以与上述第1栅绝缘层的两侧邻接的方式形成第2栅绝缘层的工序；
(d)在上述字栅用的第1导电层的两侧形成侧绝缘层的工序；
(e)在该结构体的表面的整个面上以覆盖在上述工序(a)～(d)中已被形成的结构体的方式形成第2导电层的工序；
(f)在上述第2导电层上且在至少形成共用接触部的区域上形成第1掩模层的工序；
(g)形成控制栅和共用接触部的工序，其中，通过利用各向异性刻蚀在整个面上刻蚀上述第2导电层，在上述侧绝缘层的两侧形成在上述第1方向上连续的侧壁状的第1和第2控制栅，而且，至少在形成共用接触部的区域上形成接触用导电层，对于与上述第1方向交叉的第2方向，与相邻的1组第1和第2控制栅连续地形成一个上述接触用导电层；
(h)在位于上述第1和第2控制栅之间的上述半导体层中掺入杂质以形成构成源区或漏区的杂质扩散层的工序；
(i)形成覆盖上述第1和第2控制栅的绝缘层的工序；
(j)在形成上述共用接触部的区域上形成第2掩模层的工序；以及
(k)对上述字栅用的第1导电层进行构图的工序。
2.如权利要求1中所述的半导体集成电路装置的制造方法，其特征在于：
由掺杂多晶硅层构成上述控制栅用的第2导电层。
3.如权利要求1或2中所述的半导体集成电路装置的制造方法，其特征在于：
依次对第1氧化硅层、氮化硅层和第2氧化硅层成膜来形成上述第2栅绝缘层。
4.如权利要求3中所述的半导体集成电路装置的制造方法，其特征在于：
在与上述第1氧化硅层、上述氮化硅层和上述第2氧化硅层的成膜相同的工序中形成上述侧绝缘层。
5.如权利要求3中所述的半导体集成电路装置的制造方法，其特征在于：
上述共用接触部具有在上述半导体层上已被形成的绝缘层，在与上述第1氧化硅层、上述氮化硅层和上述第2氧化硅层的成膜相同的工序中形成该绝缘层。
6.如权利要求1至5的任一项中所述的半导体集成电路装置的制造方法，其特征在于：
在上述工序(b)中，在上述字栅用的第1导电层上还包含形成化学机械研磨用的中止层的工序，
在上述工序(i)中，在上述工序(a)～(h)中已被形成的结构体的整个面上形成了绝缘层后，利用化学机械研磨除去该绝缘层直到上述中止层露出为止，以形成覆盖上述第1和第2控制栅的绝缘层。
7.如权利要求6中所述的半导体集成电路装置的制造方法，其特征在于：
这样来形成上述中止层，使其上表面处于比上述控制栅的上端高的位置上。
8.如权利要求7中所述的半导体集成电路装置的制造方法，其特征在于：
这样来形成上述侧绝缘层，使其上端处于与上述中止层的上表面相同的位置上。
9.如权利要求1至8的任一项中所述的半导体集成电路装置的制造方法，其特征在于：
与上述杂质扩散层的端部邻接地设置上述共用接触部。
10.如权利要求9中所述的半导体集成电路装置的制造方法，其特征在于：
对于已被排列的多个上述杂质扩散层，在该杂质扩散层的一侧的端部和另一侧的端部交替地设置上述共用接触部。
11.如权利要求1至10的任一项中所述的半导体集成电路装置的制造方法，其特征在于：
将上述存储单元阵列分割成多个块来形成。
12.如权利要求11中所述的半导体集成电路装置的制造方法，其特征在于：
在上述工序(a)后，在上述半导体层中形成接触用杂质扩散层，经该接触用杂质扩散层连接相邻的块的上述杂质扩散层。
13.如权利要求1至12的任一项中所述的半导体集成电路装置的制造方法，其特征在于：
在上述工序(f)中，与形成上述共用接触部的区域对应地形成上述第1掩模层。
14.如权利要求1至12的任一项中所述的半导体集成电路装置的制造方法，其特征在于：
在上述工序(f)中，上述第1掩模层并排在上述第2方向上，以覆盖形成多个上述共用接触部的区域的方式连续地被形成。
15.如权利要求14中所述的半导体集成电路装置的制造方法，其特征在于：
在上述工序(g)中，利用上述第1掩模层以包含形成多个上述共用接触部的区域的方式形成连续的导电层，
在上述工序(k)中，与上述第1导电层一起对该导电层进行构图，与上述字栅一起形成上述接触用导电层。
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