CN108140414A - 用单独的字线和擦除栅形成闪存存储器的方法 - Google Patents
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Abstract
本发明公开了一种形成非易失性存储器单元的方法，所述方法包括在衬底中形成间隔开的第一区和第二区，将沟道区限定在其间。浮栅形成在所述沟道区的第一部分上方并且在所述第一区的一部分上方，其中所述浮栅包括设置在所述第一区上方的锋利边缘。隧道氧化物层形成在所述锋利边缘周围。擦除栅形成在所述第一区上方，其中所述擦除栅包括面向所述锋利边缘的凹口，并且其中所述凹口通过所述隧道氧化物层与所述锋利边缘绝缘。字线栅形成在所述沟道区的与所述第二区相邻的第二部分上方。在所述隧道氧化物层和所述擦除栅的所述形成之后执行所述字线栅的所述形成。
Description
相关专利申请
本申请要求2015年10月21日提交的美国临时申请62/244,688的权益，并且该申请以引用方式并入本文。
技术领域
本发明涉及非易失性存储器设备，并且更具体地讲，涉及存储器单元形成的优化。
背景技术
非易失性存储器设备在本领域中是熟知的。例如，分裂栅存储器单元在美国专利5,029,130中有所公开（该专利出于所有目的以引用方式并入本文）。该存储器单元具有浮栅和控制栅，该控制栅设置在衬底的沟道区上方并且控制该沟道区的导电性，该沟道区在源极区和漏极区之间延伸。还已知在与低电压(LV)逻辑器件和/或高电压(HV)逻辑器件相同的晶圆上形成此类存储器单元，其中存储器单元和逻辑器件可共享公共元件或材料层。
按比例缩小存储器单元的尺寸存在若干挑战。例如，已知在存储器单元的控制栅和HV逻辑器件的逻辑门下方使用相同的氧化物（具有相同的厚度）。然而，随着单元扩散（有源区域）收缩，存储器单元电流将变得太低，并且减小控制栅长度以增加单元电流将增加阵列泄漏，使得难以减小控制栅的长度。此外，控制栅用于通过分离控制栅和浮栅的隧道氧化物来擦除存储器单元。然而，如果隧道氧化物与HV器件氧化物有关，则减小氧化物厚度可能导致数据保持失效。
美国专利7,868,375公开了分裂栅存储器单元，该分裂栅存储器单元具有四个栅极：一起控制沟道区的两个部分的浮栅和选择栅（也称为字线或字线栅）、浮栅上方的耦合栅、以及源极区上方的擦除栅。然而，考虑到浮栅上方的额外栅极，按比例缩小该存储器单元配置的尺寸是困难的。
发明内容
先前提到的问题和需要由通过以下方式形成非易失性存储器单元的方法来解决：在第一导电类型的衬底中形成第二导电类型的间隔开的第一区和第二区，将沟道区限定在其间；形成设置在沟道区的第一部分上方且与该第一部分绝缘并且设置在第一区的一部分上方的浮栅，其中浮栅包括设置在第一区上方的锋利边缘；在锋利边缘周围形成隧道氧化物层；将擦除栅形成在第一区上方并且与该第一区绝缘，其中擦除栅包括面向锋利边缘的凹口，并且其中凹口通过隧道氧化物层与锋利边缘绝缘；并且形成设置在沟道区的与第二区相邻的第二部分上方并且与该第二部分绝缘的字线栅，其中在隧道氧化物层的形成以及擦除栅的形成之后执行字线栅的形成。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A-图20A是沿列方向的侧面剖视图，示出形成本发明的存储器单元的步骤。
图1B-图13B是沿行方向的侧面剖视图，示出形成本发明的存储器单元的步骤。
图1C-图5C是示出形成本发明的存储器单元的步骤的透视图。
图21是示出用于读取、擦除和编程目标存储器单元的示例性操作电压的图表。
图22-图29示出使用高K金属栅极(HKMG)的替代实施方案中的处理步骤。
图30A-图34A示出用于形成浮栅22的光刻技术。
图30B-图34B示出用于形成浮栅22的自对准STI技术。
图30C-图34C示出用于形成浮栅22的CMP技术。
具体实施方式
本发明涉及非易失性存储器设备及其制造方法，该方法由相同导电材料形成存储器单元字线栅和逻辑器件，这允许单元电流随着更薄的栅极氧化物和更短的栅极长度而增加。擦除栅被添加，并且在形成字线栅之前形成。擦除栅保护隧道氧化物免受后续处理。可掺入HKMG（高k电介质加金属栅极）以实现更高的电流驱动。存储器单元具有薄型并且因此与相同晶圆上形成的薄型逻辑器件更兼容，特别是因为在浮栅上方没有耦合栅。最终，形成存储器单元所需的掩蔽步骤的次数少于可比较的存储器单元。
存储器单元以列形成，这些列被隔离区的列分离。图1A-图20A是沿列方向的剖视图，并且图1B-图13B是沿正交行方向的剖视图，并且图1C-图5C是根据本发明的示出形成存储器单元的方法的透视图。虽然示出单个存储器单元，但应当理解，同时形成此类存储器单元的阵列。另外形成在相同衬底上的是低电压LV逻辑器件和高电压HV逻辑器件。
方法开始于在硅衬底10中的沟槽中形成STI（浅沟槽隔离），以限定隔离区12（其间具有有源区14），其中STI 16（例如，氧化物）在硅衬底10的表面上方延伸。该方法是熟知的。焊盘氧化物层18形成在衬底10的表面上，如图1A、图1B和图1C所示。此时执行HV和单元阱注入（即，对于HV逻辑器件和存储器单元区域）。焊盘氧化物18可被移除，并且然后浮栅(FG)氧化物20形成在结构上方，随后沉积多晶硅22，如图2A、图2B和图2C所示。执行多晶硅22的注入和退火，随后进行化学机械抛光(CMP)以使多晶硅22的顶部表面（以及STI氧化物16的顶部表面）平坦化，如图3A、图3B和图3C所示。
然后使用氧化物蚀刻来降低STI氧化物16的高度（更靠近衬底表面但仍然在衬底表面之上）。然后在该结构上方沉积一层氮化物24，如图4A、图4B和图4C所示。将光致抗蚀剂26沉积在结构上方，其部分通过光刻掩蔽步骤（涉及通过掩模选择性曝光，以及选择性移除光致抗蚀剂的部分）选择性地移除，使氮化物24的部分暴露。然后使用氮化物蚀刻来移除氮化物24的暴露部分，从而暴露多晶硅22的部分。多晶硅凹槽蚀刻用于使多晶硅22的暴露的顶部表面部分凹陷，如图5A、图5B和图5C所示。在光致抗蚀剂26被移除之后，执行氧化工艺，该氧化工艺氧化暴露多晶硅22的顶部表面，在多晶硅22上留下氧化物28。氧化物28的形成不均匀地消耗多晶硅22（在氮化物24附近消耗较少），使多晶硅22具有弯曲的上表面，如图6A和图6B所示。
然后使用氮化物蚀刻来移除氮化物24的剩余部分，从而暴露多晶硅22的新部分。然后使用多晶硅蚀刻来移除多晶硅22的新暴露部分，使得多晶硅22的弯曲上表面终止于锋利边缘22a，如图7A和图7B所示。如图所示，由于多晶硅蚀刻，STI氧化物16有一些损失。屏蔽氧化物30沉积在结构上方，随后进行掩蔽步骤以在除了其与多晶硅22的锋利边缘22a相邻的部分之外的结构上方形成光致抗蚀剂32。然后通过屏蔽氧化物30执行HVII注入并且进入衬底10中，以形成源极区34，如图8A和图8B所示。使用氧化物蚀刻来移除屏蔽氧化物30。氧化物层形成在晶圆的逻辑器件区域中，并且隧道氧化物层36形成在存储器区域（围绕多晶硅22的锋利边缘22a延伸）中，如图9A和图9B所示（在移除光致抗蚀剂32之后）。
将多晶硅38沉积在结构上方。使用掩蔽步骤来在多晶硅38的处于锋利边缘22a上方的该部分上方形成光致抗蚀剂40。使用多晶硅蚀刻来移除多晶硅38的暴露部分，使得仅有具有凹口（即，压痕）38a的多晶硅38的块面向锋利边缘22a并且部分地围绕该锋利边缘延伸，如图10A和图10B所示。在光致抗蚀剂移除之后，将氧化物层沉积在结构上方。然后执行氧化物蚀刻，沿多晶硅38的侧面留下氧化物间隔物42，并且移除除了多晶硅38下面的部分之外的氧化物28，如图11A和图11B所示。然后使用多晶硅蚀刻来移除多晶硅38的上部部分。氧化物层44（HV氧化物）形成在结构上方，如图12A和图12B所示。对于逻辑器件执行LV阱注入。然后使用氧化物蚀刻（其可与使存储器和逻辑区域暴露的掩蔽步骤结合）来从多晶硅38和衬底表面移除HV氧化物44，如图13A和图13B所示。
在暴露的衬底10上形成氧化物46（其可以是用于LV逻辑器件的相同氧化物）。然后将共形多晶硅层48沉积在结构上，并使其经受N+掺杂。将氧化物层50沉积在多晶硅48上，如图14A所示。该相同多晶硅用于逻辑器件区域中的栅极。使用氧化物蚀刻来沿多晶硅层48的竖直部分形成氧化物50的间隔物。然后执行多晶硅蚀刻以移除多晶硅层48的在多晶硅层38上方的部分以及多晶硅层48的在衬底上方的部分，使多晶硅层48的一部分在一侧上邻近FG多晶硅22并且在另一侧上邻近氧化物间隔物50，如图15A所示。限定该剩余多晶硅48无需掩蔽步骤。逻辑器件多晶硅栅极可以在该相同的多晶硅蚀刻期间形成（结合掩蔽步骤）。
使用单元晕/LDD注入来在衬底10中形成LDD区52。氧化物层54形成在多晶硅38和48的暴露表面上，然后对该氧化物层进行氮化物沉积和蚀刻以在多晶硅48旁边形成氮化物间隔物56，如图16A所示。LDD间隔物58通过以下方式形成在LDD区52上方以及逻辑区域中：形成一层氧化物和一层氮化物，并且执行氮化物和氧化物蚀刻，如图17A所示。使用N+ NNII掩蔽步骤和注入来在暴露衬底中邻近LDD间隔物58形成漏极区60，如图18A所示。这种注入也可用于在逻辑区域中形成N+结。可将P+ PPII掩蔽步骤和注入应用于逻辑区域以便形成P+结。执行退火步骤以完成N+和P+结的形成。
硅化物62形成在衬底10的多晶硅38、多晶硅48和漏极区60的暴露表面上（用于增加导电性）。在结构上方形成氮化物层64。在结构上方形成ILD绝缘层66，随后进行掩蔽和蚀刻工艺以在ILD中形成向下到达漏极（位线BL）区60的接触孔68。接触孔通过沉积和CMP蚀刻用导电材料（例如，钨）填充以形成位线触点70。IMD层形成在结构上，随后进行金属沉积（例如，铜Cu）、掩蔽步骤和金属蚀刻以形成导电位线74，每条导电位线将位线触点70和漏极区60电连接在一起以用于整行存储器单元，如图19A所示。
最终存储器单元结构示于图20A中。形成各自共享公共源极区34的成对存储器单元。每个存储器单元包括浮栅22，该浮栅设置在源极区34和漏极（位线）区60之间的沟道区76的第一部分上方，其中锋利边缘22a面向设置在源极线34上方的擦除栅38。字线栅48设置在沟道区76的其他部分上方。
图21示出用于读取、擦除和编程用于包含目标存储器单元的所选字线、位线、擦除栅和源极线，以及用于不包含目标存储器单元的未选线的目标存储器单元的示例性操作电压。
图22-图29示出使用高K金属栅极(HKMG)的替代实施方案中的处理步骤。该替代实施方案包括上文相对于形成图13A和13B中的结构所描述的相同步骤。然后在结构上方形成界面层(IL) 80，诸如薄氧化物。将高K材料层82（即，具有比氧化物诸如HfO2、ZrO2、TiO2、Ta2O5、或其他适当的材料等的介电常数更大的介电常数K）沉积在IL层80上方。封盖层84，诸如TiN、TaN、TiSiN可沉积在结构上以在随后的处理步骤中保护高K材料82免受损坏，如图22所示。
然后将多晶硅86沉积在结构上。使用多晶硅CMP来使结构的上表面平坦化，如图23所示。然后将N+掺杂应用于多晶硅86。执行掩蔽步骤以在多晶硅38上方以及多晶硅86的一部分上方形成光致抗蚀剂88。使用多晶硅蚀刻来移除多晶硅86的暴露部分，从而限定剩余多晶硅86的右边缘，如图24所示。使用单元晕/LDD注入来形成LDD区90。在移除光致抗蚀剂88之后，氧化物层92形成在多晶硅86上，随后进行氮化物沉积和蚀刻以在多晶硅86旁边形成氮化物间隔物94。执行掩蔽步骤以在除了多晶硅38之外的结构上方形成光致抗蚀剂96。执行多晶硅蚀刻以减小多晶硅38的高度（使多晶硅38凹陷），如图25所示。在移除光致抗蚀剂之后，对逻辑区域执行LDD注入，随后通过以下方式在LDD区90上方（以及在逻辑区域中）形成LDD间隔物98：形成一层氧化物和一层氮化物，并且执行氮化物和氧化物蚀刻。使用N+NNII掩蔽步骤和注入来在暴露衬底10中邻近LDD间隔物98形成漏极区100，如图26所示。这种注入也可用于在逻辑区域中形成N+结。可将P+ PPII掩蔽步骤和注入应用于逻辑区域以便形成P+结。执行退火步骤以完成N+和P+结的形成。
硅化物102形成在暴露的多晶硅表面和衬底表面上。在结构上方形成氮化物层104。然后在结构上形成ILD绝缘106，随后进行CMP以使结构的顶部表面平坦化，如图27所示。然后使用多晶硅蚀刻来移除多晶硅86。通过沉积在结构上方形成PMOS WF金属层110。使用掩蔽步骤来使PMOS WF金属层110暴露并且将该PMOS Wf金属层从存储器区域的除了通过移除多晶硅86留下的沟槽之外的区域以及从NMOS逻辑区域移除。然后将NMOS WF金属层沉积在NMOS逻辑区域中。然后执行金属沉积和CMP蚀刻以用金属112填充移除多晶硅86留下的沟槽（以形成金属WL栅极），以及填充其中将形成金属栅极的任何其他区域，如图28所示。所使用的金属可以是AL。
ILD 66、接触孔68、位线触点70和位线74如先前实施方案中所述那样形成，从而产生图29所示的最终结构。图29的结构与图20A的结构之间的主要不同之处在于，字线栅由金属112和WF金属层110形成，它们通过封盖层84（如果包括的话）、高K材料层82和界面层80与衬底绝缘。
图30A-图34A示出用于形成浮栅22的光刻技术，图30B-图34B示出用于形成浮栅22的自对准STI技术，并且图30C-图34C示出用于形成浮栅22的CMP技术。对于光刻技术，在形成浮栅多晶硅22之前，STI氧化物16的高度减小。在多晶硅22上方形成氮化物24，随后形成光致抗蚀剂120，使用掩蔽步骤对该光致抗蚀剂进行图案化，并且除了STI氧化物16上方的部分之外将下面的氮化物24蚀刻掉，如图30A所示。对于CMP技术，使用氮化物24和CMP蚀刻来限定如上相对于图5B所讨论，并且再次在图30C中示出的浮栅多晶硅。对于自对准STI技术，使用氮化物24和氮化物回蚀刻来限定浮栅，如图30B所示。对于全部三种技术，使用氧化工艺来氧化浮栅多晶硅22的暴露部分以形成氧化物28，如图31A、图31B、图31C所示。执行氮化物和氧化物蚀刻（以及用于光刻技术的多晶硅蚀刻）以移除氮化物24（用于光刻技术的多晶硅22）和STI氧化物16的顶部部分，如图32A、图32B、图32C所示。然后将隧道氧化物36沉积在结构上，如图33A、图33B和图33C所示。然后将擦除栅多晶硅38沉积在结构上方，如图34A、图34B、图34C所示，随后进行上述剩余的处理步骤以完成存储器单元形成。
应当理解，本发明不限于上述和本文所示的一个或多个实施方案。例如，本文中对本发明的提及并不旨在限制任何权利要求或权利要求术语的范围，而是仅参考可由一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求。另外，如从权利要求和说明书中显而易见的，并非所有方法步骤都需要按所示的准确顺序执行。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。
应该指出的是，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”（其间未设置中间材料、元件或空间）和“间接在…上”（其间设置有中间材料、元件或空间）。类似地，术语“相邻”包括“直接相邻”（其间没有设置中间材料、元件或空间）和“间接相邻”（其间设置有中间材料、元件或空间），“被安装到”包括“被直接安装到”（其间没有设置中间材料、元件或空间）和“被间接安装到”（其间设置有中间材料、元件或空间），并且“被电耦合至”包括“被直接电耦合至”（其间没有将元件电连接在一起的中间材料或元件）和“被间接电耦合至”（其间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在其间没有中间材料/元件的情况下在衬底上直接形成元件，以及在其间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。
Claims (15)
1.一种形成非易失性存储器单元的方法，包括：
在第一导电类型的衬底中形成第二导电类型的间隔开的第一区和第二区，将沟道区限定在其间；
形成设置在所述沟道区的第一部分上方且与所述第一部分绝缘并且位于所述第一区的一部分上方的浮栅，其中所述浮栅包括设置在所述第一区上方的锋利边缘；
在所述锋利边缘周围形成隧道氧化物层；
将擦除栅形成在所述第一区上方并且与所述第一区绝缘，其中所述擦除栅包括面向所述锋利边缘的凹口，并且其中所述凹口通过所述隧道氧化物层与所述锋利边缘绝缘；以及
形成设置在所述沟道区的与所述第二区相邻的第二部分上方且与所述第二部分绝缘的字线栅，其中在所述隧道氧化物层的所述形成以及所述擦除栅的所述形成之后执行所述字线栅的所述形成。
2.根据权利要求1所述的方法，其中所述浮栅的所述形成包括：
将导电层形成在所述衬底上方并且与所述衬底绝缘；
将绝缘材料块形成在所述导电层上；以及
在上表面到达所述绝缘材料块时，氧化所述导电层的所述上表面，使所述上表面向上倾斜。
3. 根据权利要求2所述的方法，还包括：
将沟槽形成到所述衬底中；以及
用延伸出所述沟槽且在所述衬底的表面之上的第一绝缘材料填充所述沟槽，其中在所述导电层的所述形成之前执行所述沟槽的所述形成和所述沟槽的所述填充。
4. 根据权利要求3所述的方法，其中所述浮栅的所述形成还包括：
在所述氧化之前，在所述导电层的所述上表面和所述第一绝缘材料的上表面上执行化学机械抛光，使得所述导电层和所述第一绝缘材料的所述上表面是平面的；以及
移除所述第一绝缘材料的上部部分并且用第二绝缘材料替换所述第一绝缘材料的上部部分。
5.根据权利要求4所述的方法，还包括：
在所述氧化之后将所述第二绝缘材料以及所述第一绝缘材料的上部部分蚀刻掉。
6.根据权利要求3所述的方法，其中所述浮栅的所述形成还包括：
在所述氧化之前，移除所述导电层的在所述第一绝缘材料上方的一部分，并且用第二绝缘材料替换所述导电层的在所述第一绝缘材料上方的一部分。
7.根据权利要求6所述的方法，还包括：
在所述氧化之后将所述第二绝缘材料以及所述第一绝缘材料的上部部分蚀刻掉。
8.根据权利要求3所述的方法，其中所述浮栅的所述形成还包括：
在所述氧化之前在所述导电层的设置在所述第一绝缘材料上方的一部分上形成绝缘材料块。
9.根据权利要求8所述的方法，还包括：
在所述氧化之后，蚀刻掉所述绝缘材料块、所述导电层的在所述第一绝缘材料上方的一部分、以及所述第一绝缘材料的上部部分。
10. 根据权利要求1所述的方法，其中所述浮栅的所述形成还包括：
沿所述擦除栅的侧壁并且在所述导电层上形成绝缘间隔物；以及
执行邻近所述绝缘间隔物的所述导电层的蚀刻。
11. 根据权利要求1所述的方法，其中所述字线栅的所述形成包括：
形成导电层，所述导电层具有设置在所述沟道区的所述第二部分上方并且与所述第二部分绝缘的第一部分，以及设置在所述擦除栅上方并且与所述擦除栅绝缘的第二部分；以及
移除所述导电层的所述第二部分。
12. 根据权利要求1所述的方法，其中所述字线栅的所述形成还包括：
将绝缘间隔物形成在所述导电层的所述第一部分上方；以及
移除所述导电层的所述第一部分的不设置在所述绝缘间隔物之下的一部分。
13.根据权利要求1所述的方法，其中在所述字线栅的所述形成之后执行所述第二区的所述形成。
14. 根据权利要求1所述的方法，其中所述字线栅的所述形成包括：
在所述衬底上方形成高K绝缘层；以及
在所述高K绝缘层上方形成金属块。
15.根据权利要求1所述的方法，其中所述字线栅的所述形成包括：
在所述衬底上方形成高K绝缘层；
在所述高K绝缘层上方形成多晶硅块；以及
移除所述多晶硅块并且用金属块替换所述多晶硅块。
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