JP2006114922A - 第２の部分より深い第１の部分を有するトレンチの不揮発性メモリセル、そのメモリセルのアレイ及び製造方法 - Google Patents

第２の部分より深い第１の部分を有するトレンチの不揮発性メモリセル、そのメモリセルのアレイ及び製造方法 Download PDF

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Abstract

【課題】半導体基板のトレンチに作られる不揮発性フローティングゲートメモリセルを提供する。
【解決手段】不揮発性メモリセルは、第１の伝導性タイプ及び表面を有する実質的に単一の結晶結半導性材料の基板に作られる。トレンチは、前記表面にあり、前記基板の中に第１の深さ及び第１の深さより深い第２の深さに延びている。前記トレンチは、前記第１の深さに延びている前記トレンチに沿った第１の側壁と、前記第１の深さから前記第２の深さに延びている前記トレンチに沿った第２の側壁と、前記トレンチの底面に沿った底面の壁とを有している。第２の伝導性タイプの第１の領域は前記トレンチの底面に沿った基板上にある。前記第２の伝導性タイプの第２の領域は前記トレンチの表面に沿った基板上にある。
【選択図】図１Ｎ

Description

本発明は、半導体基板のトレンチに作られる不揮発性フローティングゲートメモリセルであって、トレンチが第２の部分よりも深い第１の部分、そのセルのアレイ及び製造方法を有するようになっている不揮発性フローティングゲートメモリセルに関する。
不揮発性メモリセルであって、それぞれがその上に電荷の蓄積のためにフローティングゲートを有しており、半導体材料の基板にチャンネルの電流の誘導を制御するようになっている不揮発性メモリセルは技術的に周知である。典型的には、前記セルは、水平な面に沿って実質的には平面を有する半導体材料で作られている。しかしながら、従来技術はまた、相対的に垂直の柱のセルであって垂直な位置におけるギャップであるそのようなセルを製造することを開示する。
米国特許番号６，６３３，０５７ 米国特許番号６，２３５，５８３ 米国特許番号６，１５７，０６１ 米国特許番号５，９９９，４５３ 米国特許番号５，６１６，５１１ 米国特許番号５，５６７，６３７ 1999 Symposium on VLSI Technology Digest of Technical Papers
例えば、特許文献１から６を参照すべきである。加えて、Fumihiko Hayashi及びJames D. Plummerによる、非特許文献１の８７ページ及び８８ページにおいて出版された“A Self-Aligned Split-Gate Flash EEPROM Cell With 3-D Pillar Structure”と称する論文を参照すべきである。Hayashi及びPlummer paperは、チャネルシリコン柱がフローティングゲート及びコントロールゲートによって囲まれているメモリセルを開示する。
従来技術では、その上に電荷の蓄電のためのフローティングゲートを用いている不揮発性メモリセルは、スタックゲートタイプ又はスプリットゲートタイプのいずれかである。スタックゲートタイプでは、コントロールゲートは、フローティングゲートと共に配置され、メモリセルの全チャネル領域を制御する。スプリットゲートタイプでは、コントロールゲートは、フローティングゲートに隣接する少なくとも一部分を有しており、チャネル領域の一部分を制御する一方で、フローティングゲートはチャネル領域の別の部分を制御する。
これまでの前記参考文献のいずれについても、セルが第２の部分より深い第１の部分を有するトレンチに作られることを特徴とするスプリットゲートタイプ不揮発性メモリセルの構成を開示していない。
それゆえ、この事実及び他の困難性を克服することが本発明の対象である。
従って、本発明において、不揮発性メモリセルは、表面との第１の接続性タイプを有する実質的に単一の結晶半導性材料の基板を備えている。トレンチは、表面に位置しており、基板の中に第１の深さ及び第１の深さよりも深い第２の深さに延びている。トレンチは、トレンチに沿った第１の側壁を有しており、第１の深さに延びており、また、第１の深さから第２の深さに延びているトレンチに沿った第２の側壁を有しており、また、底面部を有している。第２の半導性タイプの第１の領域は、トレンチの底面に沿った基板内にある。第２の半導性タイプの第２の領域は、トレンチの底面に沿った基板内にある。チャネル領域は、チャネル領域が第１の部分及び第２の部分を有している状態で第１の領域と第２の領域の間の基板内に形成される。チャネル領域の第１の部分は、表面と第１の深さの間にあり、第１の側壁に沿っている。チャネル領域の第２の領域は、第１の深さと第２の深さの間にあり、第２の側壁に沿っている。コントロールゲートは、トレンチの中に、基板の表面から、底から絶縁された第２の深さに延びている。コントロールゲートは、トレンチの第２の側壁に隣接しているが絶縁されている。フローティングゲートは、チャネル領域の第１の部分とコントロールゲートの間のトレンチの第１の側壁に隣接しているが絶縁されている。
また、本発明は、前述の不揮発性メモリセルのアレイに関する。最後に、本発明は、不揮発性メモリセルのアレイを製造する方法に関する。
図１Ａを参照すると、本発明に係る不揮発性メモリセルおよびアレイの製造における第１のステップの断面図が示されている。本発明に係る完成した不揮発性メモリセル及びアレイの断面図は、図２に示される前記不揮発性メモリセルのアレイの上面図と共に、図１Ｋに示されている。
本発明に係る不揮発性メモリセルおよびアレイを形成する際の本発明に係る方法の第１のステップにおける、シリコンなどの実質的に単一の結晶性の半導体基板１０が示されている。基板１０は、望ましくはＰ型の第１の伝導タイプである。それは水平面１１を有する。シリコン酸化膜又は二酸化ケイ素１２は面１１に蒸着される。典型的には、ニ酸化ケイ素１２の層は、熱酸化によって形成されるか又は酸化膜を蒸着され、結果として、厚さがおよそ２００オングストロームの層になる。この中で述べられる現在のプロセスは９０ｎｍプロセス用のものであるということに注目すべきである。しかしながら、本発明は、別の大きさが利用するには必要となる別のスケールの集積化に対してそのような限定がなされるものではない。シリコン酸化膜層１２が形成された後、単一のインプランテーション及び複数のインプランテーションが、シリコン酸化膜層１２を介して基板１０に対してなされる。これは、結果として、基板１０の全体の表面１１の下方にＮ型領域２０の構成を生じさせる。結果として生じる構造は図１Ａに示されるものである。
シリコン窒化物１４は、二酸化ケイ素１２の層の上に蒸着される。シリコン窒化物１４は、化学気相蒸着法（ＣＶＤ）によって形成され、結果として、５００オングストロームの厚さの厚いシリコン窒化物１４になる。その後、フォトレジスト層１６がシリコン窒化物１４の層の上に蒸着される。フォトレジスト材料１６がマスクされ、一部分がフォトレジスト材料１６から切り取られる。結果として生じる構造は図１Ｂに示されるものである。
フォトレジスト１６の開口部は、シリコン窒化物１４及びニ酸化ケイ素１２から基板１０の上へカットする（すなわち、異方性エッチングをする）ためにマスクとして用いられる。結果として生じる構造は図１Ｃに示されるものである。
基板１０の面１１が露出された状態で、基板１０はトレンチ２２を形成して異方性にエッチングされる。トレンチ２２は、およそ９０ナノメートルの第１の深さＲにエッチングされる。結果として生じる構造は図１Ｄに示されるものである。
その後、フォトレジスト材料１６が取り除かれる。高品質ゲート酸化膜が、基板１０のトレンチ２２において露出されるシリコンを酸化するためにその構造体を酸化環境に露出することによって形成される前に、任意の使い捨ての線酸化膜層は、作成され、取り除かれ得る。露出されるシリコン基板１０を酸化する露出量は、結果としておよそ８０オングストロームのニ酸化ケイ素の層２４の構成を生じさせる。これは、熱酸化によって行われ得る。結果として生じる構造は図１Ｅに示されるものである。
ポリシリコン２６が、その後、図１Ｅに示される構造の上に露出される。ポリシリコンは、シリコン窒化物１４の上、及び側壁とその底面の壁に沿ったトレンチ２２の至る所に蒸着される。ポリシリコン２６は、３００オングストロームの厚い層であり得る。結果として生じる構造は図１Ｆに示されるものである。
図１Ｆの構造は、その後、異方性にエッチングされ、結果として、その側壁に沿ったトレンチ２２のそれぞれにおいて、トレンチ２２の底面に沿って互いに別個に間隔をあけられたポリシリコンスペーサの構成を生じさせる。結果として生じる構造は図１Ｇに示されるものである。ポリシリコンスペーサ２６の構成は、結果として、トレンチ２２の上部近傍に先端部２７ａを生じさせる。加えて、等方性エッチング要素を付加することによって、先端部２７ｂもトレンチの底面に形成され得る。さらに、ポリシリコンスペーサ２６の酸化のよく知られている他の方法は、トレンチ２２の上部又は下部のいずれかの先端部２７（ａ又はｂ）を強調し得る。
別の層のニ酸化ケイ素２８が、その後、図１Ｇに示される構造の上に、シリコン窒化物１４を覆って、ポリシリコンスペーサ２６を覆うトレンチ２２の中に、トレンチ２２の底面に沿って蒸着される。ニ酸化ケイ素２８の層は、およそ３００オングストロームと厚い。これはＣＶＤ蒸着によってなされる。ニ酸化ケイ素２８は、その後、ポリシリコンスペーサ２６を覆うニ酸化ケイ素スペーサ２８を形成して異方性にエッチングされるが、トレンチ２２のそれぞれの底面の壁に沿って互いに別個に間隔があけられており、開口部２３を形成する。トレンチ２２の底面に形成される開口部２３は、７０ナノメートルのオーダーである。スペーサを形成するために異方性にエッチングするニ酸化ケイ素２８のため、トレンチのそれぞれの底面に沿っており二酸化ケイ素スペーサ２８の間にある二酸化ケイ素２４もまたエッチングされる。従って、開口部２３のそれぞれは、直接的にシリコン基板１０をトレンチ２２のそれぞれの底面の壁に沿って露出する。結果として生じる構造は図１Ｈに示されるものである。
トレンチ２２のそれぞれにおいて、マスクとしてニ酸化ケイ素スペーサ２８を用いると、シリコン窒化物１４が基板１０の面１１を覆っている状態で、図１Ｈに示される構造は、トレンチ２２のそれぞれの中を第２の深さＳにさらにカットする異方性のシリコンエッチングを受けることになる。第２の深さＳは第１の深さＲよりも深い。第２の深さＳは第１のトレンチ２２の底面の壁から第１の深さＲの下方に高さ９０ナノメートル延びている。結果として生じる構造は図１Ｉに示されるものである。
別の層のニ酸化ケイ素３６が、その後、図１Ｉに示される構造の上に蒸着される。これは、表面に沿って、二酸化ケイ素スペーサ２８に沿って、側壁及び第２のトレンチ３０の底面の壁に沿って、シリコン窒化物１４を覆っている。二酸化ケイ素層３６の厚さは、およそ１２０オングストロームであり、結局、コントロールゲートに対するゲート酸化物領域を形成する。ニ酸化ケイ素層３６が形成された後、イオン注入が第２のトレンチ３０の底面の壁に沿っているＮ型伝導性の第２の領域３２を形成する構造に対して実現される。結果として生じる構造は図１Ｊに示されるものである。
ポリシリコン４０は、その後、あらゆる場所に蒸着され、第１のトレンチ２２の中にそしてそこに形成される第２のトレンチ３０の中に取り込んで図１Ｊに示される全体の構造を覆う。ポリシリコン４０は、ニ酸化ケイ素層３６によって基板１０から絶縁されている。結果として生じる構造は図１Ｋに示されるものである。図１Ｋに示される構造は、完成した不揮発性メモリセルの断面図であり、図２に示される側面方向にラインＡ−Ａに沿って取られるものである。ｘ方向又は列方向に示されるセルのそれぞれは完成されているが、それらはｙ方向にも互いに接続されている。従って、さらなる処理ステップがｙ方向にお互いから列のそれぞれを“切り離す”ために必要となる。これは、図１Ｌから図１Ｎに示され説明されるように後述する処理ステップによって遂行される。
図１Ｌを参照すると、図２に示されるラインＢ−Ｂに沿って取られる断面図が示されている。ポリシリコン４０は、その後、マスクされてｙ方向に切り取られる。ポリシリコン４０は、シリコン窒化物１４まで異方性にエッチングされる。結果として生じる構造は図１Ｌに示されるものであり、ポリシリコン４０はトレンチ２２及び第２のトレンチ３０から部分的に取り除かれている。
図１Ｌに示されている構造は、その後、トレンチ２２及び二酸化ケイ素スペーサ２８だけでなく露出される二酸化ケイ素層３６の部分を取り除く異方性二酸化ケイ素エッチングを受けることになる。結果として生じる構造は図１Ｍに示されるものである。
図１Ｍに示されている構造は、その後、トレンチ２２に残存するポリシリコンスペーサ２６だけでなくトレンチ２２及び第２のトレンチ３０に残存するポリシリコン４０が取り除かれるまで、異方性ポリシリコンエッチングを受けることになる。結果として生じる構造は図１Ｎに示されるものである。図１Ｎに示されるトレンチ２２及び第２のトレンチの“空隙”は、その後、絶縁材料で満たされ、それによって、列方向にセルの導通を遮断する。結果として生じる構造は不揮発性メモリセルのアレイである。
本発明に係るセル及びメモリアレイの動作は以下の通りである。
選択されるセルを作成するために、選択されるコントロールゲートポリシリコン４０はおよそ１．２ボルトを受信し、選択される共通のソース領域２０はおよそ７ボルトを受信し、選択されるドレイン領域３２はおよそ０．５ボルトを受信する。これは、より深いトレンチの部分にコントロールゲートチャネル領域を向ける。電子は、ドレイン領域３２からソース領域２０へチャネル領域を横切り、フローティングゲート２６に注入される。選択されないドレインソース３２は、関連する選択されないチャネルをそらして、電子が選択されるドレイン領域３２から選択されるソース領域２０へ横切らないように、選択されるコントロールゲートポリシリコン４０に与えられる電圧よりも高い電圧を供給される。これは、１．５ボルトのオーダーであり得る。全ての他の選択されないソース領域２０では自由に動き回って通り過ぎるかグラウンドにある。
選択されるセルをイレーズするために、選択されるコントロールゲートポリシリコン４０はおよそ１０ボルトを受信し、全ての他のノードはグラウンドにある。フローティングゲート２６の電子はフローティングゲート２６からコントロールゲートポリシリコン４０に通り抜ける。イレーズはセクタによるので、同じコントロールゲートポリシリコン４０を有する同じ列における全てのセルは同時にイレーズされる。
選択されるセルを読み取るためには、選択されるコントロールゲートポリシリコン４０が最大限に近い供給電圧（およそ１ボルト）を受信し、共通のソース領域２０は接地され、選択されるドレイン領域３２はおよそ１ボルトを受信する。電子は、フローティングゲート２６が電子を用いて作成されない場合には共通のソース領域２０から選択されるドレイン領域３２へ流れ出る。フローティングゲート２６が電子を用いて作成される場合には、その後、電流が前記選択されるセルには流れない。選択されないドレイン領域３２は設置されたままである。従って、選択されないセルに対して、電流は、選択されないドレイン領域３２と選択されないソース領域２０の間には流れない。全ての他の選択されないソース領域２０も接地される。
図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＡ−Ａに沿って取られる断面を備えた、本発明に係る不揮発性メモリ及びアレイを形成する方法を示している断面図である。 図２に示されるラインＢ−Ｂに沿って取られる断面を備えた、本発明に係る不揮発性メモリアレイを形成する方法の断面図である。 図２に示されるラインＢ−Ｂに沿って取られる断面を備えた、本発明に係る不揮発性メモリアレイを形成する方法の断面図である。 図２に示されるラインＢ−Ｂに沿って取られる断面を備えた、本発明に係る不揮発性メモリアレイを形成する方法の断面図である。 本発明に係る不揮発性メモリセルのアレイの上面図である。
符号の説明
１０ 半導体基板
２０ トレンチ
２６ フローティングゲート
４０ コントロールゲートポリシリコン

Claims (18)

  1. 不揮発性メモリセルであって、
    第１の導電性タイプ及び表面を有する実質的に単一の結晶半導性材料の基板と、
    前記基板の中に第１の深さ及び前記第１の深さより深い第２の深さに延びている前記表面におけるトレンチであって、前記第１の深さに延びている前記トレンチに沿った第１の側壁と、前記第１の深さから前記第２の深さに延びている前記トレンチに沿った第２の側壁と、前記トレンチの底面に沿った底面の壁とを有する前記トレンチと、
    前記トレンチの前記表面に沿った、前記基板における第２の導電性タイプの第１の領域と、
    前記トレンチの前記表面に沿った、前記基板における前記第２の導電性タイプの第２の領域と、
    前記第１の領域と前記第２の領域の間の前記基板におけるチャネル領域であって、第１の部分と第２の部分を有し、前記第１の部分が前記表面と前記第１の深さの間にあって前記第１の側壁に沿っており、前記第２の部分が前記第１の深さと前記第２の深さの間にあって前記第２の側壁に沿っている前記チャネル領域と、
    前記基板の前記表面から前記トレンチの中に前記底面から絶縁された前記第２の深さに延びているコントロールゲートであって、前記トレンチの前記第２の側壁に隣接し前記第２の側壁から絶縁されている前記コントロールゲートと、
    前記トレンチ領域の前記第１の部分と前記コントロールゲートの間の前記トレンチの前記第１の側壁に隣接し前記第１の側壁から絶縁されているフローティングゲートとを備えている不揮発性メモリセル。
  2. 前記基板は単一の結晶性シリコンであることを特徴とする請求項１に記載のセル。
  3. 前記表面は実質的に平面であることを特徴とする請求項２に記載のセル。
  4. さらに、前記フローティングゲートは、前記コントロールゲートにおいて導かれる前記第１の深さの近傍に先端部を備えており、前記先端部は、第１の絶縁材料によって前記コントロールゲートから絶縁されていることを特徴とする請求項３に記載のセル。
  5. 前記第１の絶縁材料は、前記先端部から前記コントロールゲートへの電荷のファウラーノルドハイムトンネルを可能にすることを特徴とする請求項４に記載のセル。
  6. 前記コントロールゲートは、二酸化ケイ素の第１の層によって前記チャネル領域の前記第２の部分から絶縁されていることを特徴とする請求項５に記載のセル。
  7. 前記フローティングゲートは、二酸化ケイ素の第２の層によって前記チャネル領域の前記第１の部分から絶縁されており、ニ酸化ケイ素の第３の層によって前記コントロールゲートから絶縁されていることを特徴とする請求項６に記載のセル。
  8. 第１の導電性タイプ及び表面を有する実質的に単一の結晶半導性材料の基板と、
    第１の方向に延びている実質的に互いに平行である複数の別個に間隔をあけらえたトレンチであって、前記トレンチのそれぞれは前記表面から前記基板の中に第１の深さ及び前記第１の深さより深い第２の深さに延びており、前記トレンチのそれぞれは前記第１の深さに延びている第２の側壁と前記第１の深さから前記第２の深さに延びている第２の側壁と底面の壁とを有している前記トレンチと、
    前記トレンチのそれぞれの前記底面の壁に沿った前記第１の方向に延びている前記基板における第２の導電性タイプの第１の領域と、
    隣接したトレンチのそれぞれ一対の間で前記トレンチの前記表面に沿っており、前記第１の方向に延びている、前記基板における前記第２の導電性タイプの第２の領域と、
    各トレンチの前記第１の領域と前記第２の領域の間の前記基板におけるチャネル領域であって、第１の部分と第２の部分を有しており、前記第１の部分は前記表面と前記第１の深さの間にあって前記第１の側壁に沿っており、前記第２の部分は前記第１の深さと前記第２の深さの間にあって前記第２の側壁に沿っている前記チャネル領域と、
    複数の別個に間隔をあけられているコントロールゲートであって、各コントロールゲートは前記第１の方向に実質的に垂直である第２の方向に延びており、各コントロールゲートは前記基板の前記表面から前記トレンチの中に前記底面の壁から絶縁されている前記第２の深さに延びており、前記チャネル領域の前記第２の部分に隣接し前記第２の部分から絶縁されている前記コントロールゲートと、
    複数のフローティングゲートであって、各フローティングゲートは前記第１の部分とコントロールゲートの間の各チャネル領域の前記第１の部分に隣接し前記第１の部分から絶縁されている複数のフローティングゲートとを備えている不揮発性メモリセルのアレイ。
  9. 前記基板は単一の結晶性シリコンであることを特徴とする請求項８に記載のアレイ。
  10. 前記表面は実質的に平面であることを特徴とする請求項９に記載のアレイ。
  11. さらに、前記フローティングゲートは、前記コントロールゲートにおいて導かれる前記第１の深さの近傍に先端部を備えており、前記先端部は、第１の絶縁材料によって前記コントロールゲートから絶縁されていることを特徴とする請求項１０に記載のアレイ。
  12. 前記第１の絶縁材料は、前記先端部から前記コントロールゲートへの電荷のファウラーノルドハイムトンネルを可能にすることを特徴とする請求項１１に記載のアレイ。
  13. 前記コントロールゲートは、二酸化ケイ素の第１の層によって前記チャネル領域の前記第２の部分から絶縁されていることを特徴とする請求項１２に記載のアレイ。
  14. 前記フローティングゲートは、二酸化ケイ素の第２の層によって前記チャネル領域の前記第１の部分から絶縁されており、ニ酸化ケイ素の第３の層によって前記コントロールゲートから絶縁されていることを特徴とする請求項１３に記載のアレイ。
  15. さらに、前記第２の方向に延びており、前記トレンチのそれぞれを満たしている各コントロールゲートの間に絶縁材料を備えている請求項８に記載のアレイ。
  16. 第１の伝導性タイプの平面の表面を有する第１の導電部の半導体基板において不揮発性メモリセルのアレイをマスクする方法であって、
    前記平面の表面に沿って第２の伝導性タイプの第１の領域を形成するステップと、
    前記第１の方向に延びている複数の別個に間隔をあけられたトレンチを形成するステップであって、各トレンチが前記平面の表面から前記基板の中に第１の深さに延びており、第１の側壁と第１の底面の壁を有するようになっているトレンチを形成するステップと、
    複数のフローティングゲートを形成するステップであって、各フローティングゲートが各第１の側壁に隣接し各第１の側壁から絶縁されており、各トレンチにおいて前記第１の底面の壁に沿って互いに別個に間隔をあけられるようになっているフローティングゲートを形成するステップと、
    各トレンチにおいて一対のフローティングゲートの間で前記第１の底面の壁から前記第１の深さより深い第２の深さに各トレンチを延ばし、それによって、前記第１の深さと前記第２の深さの間に第２の側壁を有して、第２の底面の壁に達する第２のトレンチを形成するステップと、
    前記基板において前記第２の底面の壁に沿った第２の伝導性タイプの第２の領域であって、各第２の領域が前記第１の方向に延びている第２の領域を形成するステップと、
    前記第１の方向に実質的に垂直である前記第２の方向に延びており、各トレンチに対して前記第２の底面の壁に延びているワード線であって、前記第２の側壁及び前記底面の壁に隣接しているが絶縁されており、各フローティングゲートに隣接しているが絶縁されている前記ワード線を形成するステップと、
    それぞれ一対の隣接した別個に間隔をあけられたワード線の間のカット領域を用いて、前記ワード線をマスクして複数の別個に間隔をあけられたワード線を形成するステップであって、各ワード線は前記第１の方向に実質的に垂直である第２の方向に延びているワード線を形成するステップと、
    前記第１の深さに延びている前記トレンチにおける前記カット領域のそれぞれから前記フローティングゲートを取り除くステップと、
    前記第２の深さに延びている前記トレンチにおける前記カット領域のそれぞれから前記コントロールゲートを取り除くステップと、
    前記カット領域のそれぞれを絶縁材料で満たすステップとを備えている方法。
  17. 複数の別個に間隔をあけられたトレンチを形成する前記ステップは、前記第１の側壁に隣接したポリシリコンのスペーサを形成するステップを備えている請求項１６に記載の方法。
  18. 複数の別個に間隔をあけられたトレンチを形成する前記ステップは、複数の別個に間隔をあけられた第１の領域であって、それぞれが前記平面の表面に沿って前記第２の方向に延びている第１の領域も形成することを特徴とする請求項１６に記載の方法。
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