DE102009052705B4 - Halbleiterbauelement, ein Verfahren zum Verwenden eines Halbleiterbauelements, eine programmierbare Speichervorrichtung und ein Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents

Halbleiterbauelement, ein Verfahren zum Verwenden eines Halbleiterbauelements, eine programmierbare Speichervorrichtung und ein Verfahren zum Herstellen eines Halbleiterbauelements Download PDF

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Abstract

Halbleiterbauelement, das folgende Merkmale umfasst: einen Kanalbereich (140), der in einem Halbleitersubstrat (110) zwischen einem ersten Kontaktbereich (120) und einem zweiten Kontaktbereich (130) angeordnet ist; eine erste programmierbare Struktur (150), die eine erste, mit einer ersten Wortleitung (156) verbundene Steuerstruktur (152) umfasst, wobei die erste programmierbare Struktur (150) angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts (142) des Kanalbereichs (140) von einer Spannung abhängt, die über die erste Wortleitung (156) an die erste Steuerstruktur (152) der ersten programmierbaren Struktur (150) angelegt ist, und von einem Informationswert, der in der ersten programmierbaren Struktur (150) gespeichert ist; und eine zweite programmierbare Struktur (160), die eine zweite, mit einer zweiten Wortleitung (166) verbundene Steuerstruktur (162) umfasst, wobei die zweite programmierbare Struktur (160) angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts (144) des Kanalbereichs (140) von einer Spannung abhängt, die über die zweite Wortleitung (166) an die zweite Steuerstruktur (162) der zweiten programmierbaren Struktur (160) angelegt ist, und von einem Informationswert, der in der zweiten programmierbaren Struktur (160) gespeichert ist, wobei der erste Abschnitt (142) und der zweite Abschnitt (144) des Kanalbereichs (140) elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich (120) und den zweiten Kontaktbereich (130), und wobei die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) durch eine isolierende Struktur voneinander getrennt sind.

Description

  • Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf Halbleiterbauelemente und auf Verfahren zum Herstellen und Verwenden von Halbleiterbauelementen.
  • Ein nichtflüchtiger Speicher (NVM; NVM = non-volatile memory) oder ein nichtflüchtiges Speicherelement ist ein Computerspeicher, der die gespeicherten Informationen halten kann, selbst wenn er nicht mit Leistung versorgt wird. Beispiele eines nichtflüchtigen Speichers umfassen einen Nur-Lese-Speicher (ROM; ROM = read-only memory), einen programmierbaren Nur-Lese-Speicher (PROM; PROM = programmable read-only memory), einen löschbaren programmierbaren Nur-Lese-Speicher (EPROM; EPROM = erasable programmable read-only memory), einen elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM; EEPROM = electrically erasable programmable read-only memory) und/oder Flash-Speicher. PROMs sind typischerweise nur einmal programmierbar, während EPROMs mehrere Male programmiert und gelöscht werden können. Die „Programmierung” wird auch beschrieben als Schreiben von Informationen in den Speicher oder als Speichern von Informationen in dem Speicher. Vor der Programmierung werden die EPROMs typischerweise gelöscht. Der Begriff „gelöscht” wird auch beschrieben als Streichen der Informationen, die in dem EPROM gespeichert sind. Bei den EPROMs gibt es unterschiedliche Technologieklassen, beispielsweise ultraviolett löschbare PROMs oder elektrisch löschbare PROMs. Bei beiden Technologien wird eine elektrische Ladung eingefangen, wenn der EPROM programmiert wird. Für ultraviolett (UV) löschbare PROMs (UV EPROM) wird die eingefangene Ladung jedoch entfernt durch Anlegen von ultraviolettem Licht für eine bestimmte Periode, was den gesamten Speicher zu seinem ursprünglichen „leeren” oder, anders ausgedrückt, ungeladenen Zustand zurückbringt. Elektrisch löschbare PROMs haben den Vorteil, dass dieselben in der Lage sind, selektiv jeden Teil des Speichers zu löschen, ohne den gesamten Speicher löschen zu müssen. Ähnlich wie bei den UV EPROMs werden die eingefangenen Ladungen freigegeben, so dass der ausgewählte Teil, beispielsweise eine einzelne Zelle des Speichers, zu seinem ursprünglichen leeren oder ungeladenen Zustand zurückkehrt.
  • Die US 5 278 439 A bezieht sich auf eine selbst-ausgerichtete DSG-EEPROM-Flashzelle (DSG = Dual-Bitsplit-Gate). Die EEPROM-Zellenstruktur umfasst zwei Floating-Gate-Transistoren, die durch einen Auswahl-Gate-Transistor getrennt sind, wobei der Auswahl-Transistor durch die zwei Floating-Gate-Transistoren bei einem Programmier-, Lese- und Löschvorgang eines der Floating-Gate-Transistoren gemeinsam verwendet wird. Die Floating-Gate-Bereiche der zwei Transistoren sind aus einer ersten Polysiliziumschicht gebildet, die Steuer-Gate-Bereiche der zwei Transistoren sind aus einer zweiten Polysiliziumschicht gebildet, und der Auswahl-Gate-Bereich ist aus einer dritten dotierten Polysiliziumschicht gebildet. Die Kanallänge des Auswahl-Gate-Transistors ist vollständig selbst-ausgerichtet zu den Floating-Gate-Transistoren. Eine Wort-Leitung ist über den Steuer-Gate-Bereichen gebildet und bildet den Auswahl-Gate-Bereich. Die Wort-Leitung verläuft im allgemeinen senkrecht zu den Bit-Leitungen, die die Drain-Bereiche der zwei Floating-Gate-Transistoren kontaktieren.
  • Die US 6 531 732 B2 bezieht sich auf ein nicht-flüchtiges Halbleiterspeicherelement, das ein Paar von Störstellendiffusionsschichten, die auf einer Oberfläche eines Halbleitersubstrats gebildet sind, zwei Steuer-Gate-Bereiche, die auf dem Halbleitersubstrat durch das Einwirken einer Ladungsansammlungsschicht gebildet sind, wobei die zwei Steuer-Gate-Bereiche zwischen dem Paar von Störstellendiffusionsschichten vorgesehen und benachbart zu jeder derselben angeordnet sind, und einen Wort-Gate-Transistor mit einer Wort-Leitung, die auf dem Halbleitersubstrat unter Einwirken eines Wort-Gate-Isolationsfilms zwischen den Steuer-Gate-Bereichen gebildet ist, aufweist, wobei die zwei Steuer-Gate-Bereiche und der Wort-Gate-Transistor in der Serie geschaltet sind, um eine Einheitszelle zu bilden.
  • Die US 6 304 484 B1 bezieht sich auf eine Multi-Bit-Flash-Speicherzelle. Die Flash-Speicherzelle umfasst einen Floating-Gate-Bereich, der elektrisch von einem Halbleitersubstrat mittels eines Gate-Oxid-Films getrennt ist, wobei eine Seite des Floating-Gate-Bereichs einen ersten Dotierungsbereich aufweist, und die andere Seite desselben einen zweiten Dotierungsbereich aufweist. Ferner ist ein Steuer-Gate-Bereich auf dem Floating-Gate-Bereich gebildet und elektrisch von demselben durch einen dielektrischen Film getrennt. Dabei wird der Steuer-Gate-Bereich von dem Floating-Gate-Bereich auf eine selbst-ausgerichtete Art und Weise überlappt. Ferner ist ein erster Anschlussbereich 14 an dem Halbleitersubstrat außerhalb des ersten Dotierungsbereichs in dem Floating-Gate-Bereich und ein zweiter Verbindungsbereich an dem Halbleitersubstrat außerhalb des zweiten Dotierungsbereichs in dem Floating-Gate-Bereich gebildet. Dabei weisen die erste und der zweite Dotierungsbereich die gleiche Länge auf.
  • Somit weist die Flash-Speicherzelle eine Struktur auf, bei der zwei Zellen, die jeweils unterschiedliche Schwellenspannungen aufweisen, zwischen eine erste und zweite Bit-Leitung in Serie geschaltet sind. Die Steuer-Gate-Bereiche der ersten und zweiten Zelle, die miteinander verbunden sind, sind mit einer Wortleitung verbunden.
  • Die US 6 143 606 A bezieht sich auf ein Verfahren zur Herstellung einer Split-Gate-Flash-Speicherzelle. Bei diesem Verfahren zum Herstellen einer Split-Gate-Flash-Speicherzelle werden ein Floating-Bereich und ein Steuer-Gate-Bereich über einem Substrat gebildet, woraufhin erste Abstandsstücke (Spacer) an den Seitenwänden der Gate-Struktur gebildet werden. Als nächstes wird eine Polysiliziumschicht über der Gate-Struktur und dem Substrat aufgebracht, wobei zweite Abstandsstücke an den Seitenwänden der Polysiliziumschicht gebildet werden. Ein selbst-ausgerichteter Ionen-Implantationsprozess wird durchgeführt, indem die zweiten Abstandsstücke als eine Maske verwendet werden, um Ionen in das Halbleitersubstrat zu implantieren, um einen Drain-Bereich zu bilden. Dadurch wird die Kanallänge beibehalten. Nach dem Entfernen der zweiten Abstandsstücke wird ein weiterer Ionen-Implantationsprozess durchgeführt, um einen Source-Bereich in dem Halbleitersubstrat zu erzeugen. Während der zweiten Implantation bietet die Polysiliziumschicht einen gewissen Schutz für das Halbleitersubstrat, so dass deren Fähigkeit für einen Tunnelvorgang beibehalten wird. Abschließend wird eine Leitfähige Schicht über der Polysiliziumschicht gebildet, wobei die leitfähige Schicht zusammen mit der Polysiliziumschicht den Auswahl-Gate-Bereich bildet.
  • Es ist wünschenswert, den Flächen- oder Oberflächenverbrauch solcher programmierbarer Nur-Lese-Speicher zu verringern.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement, eine programmierbare Speichervorrichtung, ein Verfahren zum Herstellen eines Halbleiterbauelements und ein Verfahren zum Verwenden eines Halbleiterbauelements mit verbesserten Charakteristika zu schaffen.
  • Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche 1, 20, 22, 23 und 24. Weiterbildungen finden sich in den abhängigen Ansprüchen.
  • Ausführungsbeispiele der Erfindung schaffen ein Halbleiterbauelement, das folgende Merkmale umfasst: einen Kanalbereich, der in einem Halbleitersubstrat zwischen einem ersten Kontaktbereich und einem zweiten Kontaktbereich angeordnet ist; eine erste programmierbare Struktur, die eine erste Steuerstruktur umfasst, wobei die erste programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts des Kanalbereichs von einer Spannung abhängt, die an die erste Steuerstruktur der ersten programmierbaren Struktur anlegbar ist, und von einem Informationswert, der in der ersten programmierbaren Struktur gespeichert ist; und eine zweite programmierbare Struktur, die eine zweite Steuerstruktur umfasst, wobei die zweite programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs von einer Spannung abhängt, die an die zweite Steuerstruktur der zweiten programmierbaren Struktur anlegbar ist, und von einem Informationswert, der in der zweiten programmierbaren Struktur gespeichert ist, wobei der erste Abschnitt und der zweite Abschnitt des Kanalbereichs elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich und den zweiten Kontaktbereich.
  • Ein weiteres Ausführungsbeispiel der Erfindung schafft ein Verfahren zum Herstellen eines Halbleiterbauelements, das folgende Schritte umfasst: Bereitstellen eines Halbleiterbauelements; Herstellen eines ersten Kontaktbereichs und eines zweiten Kontaktbereichs und eines Kanalbereichs, der in dem Halbleitersubstrat zwischen dem ersten Kontaktbereich und dem zweiten Kontaktbereich angeordnet sind; Herstellen einer ersten programmierbaren Struktur, die eine erste Steuerstruktur umfasst, wobei die erste programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts des Kanalbereichs von einer Spannung abhängt, die an die erste Steuerstruktur der ersten programmierbaren Struktur anlegbar ist, und von einem Ladungswert, der in der ersten programmierbaren Struktur gespeichert ist; und Herstellen einer zweiten programmierbaren Struktur, die eine zweite Steuerstruktur umfasst, wobei die zweite programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs von einer Spannung abhängt, die an die zweite Steuerstruktur der zweiten programmierbaren Struktur anlegbar ist, und von einem Ladungswert, der in der zweiten programmierbaren Struktur gespeichert ist, und wobei der erste Abschnitt und der zweite Abschnitt elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich und den zweiten Kontaktbereich.
  • Ausführungsbeispiele der Erfindung ermöglichen das Entwerfen von oberflächenbereichsoptimierten und ökonomischen programmierbaren Nur-Lese-Speicher-Architekturen, beispielsweise durch Reduzieren der Anzahl von Drain- oder Sourcekontakten pro Bit. Weitere Ausführungsbeispiele ermöglichen das Teilen der Anzahl von Drain- und Sourcekontakten um die Hälfte im Vergleich zu herkömmlichen Zwei-Transistor-EEPROM-Architekturen oder bekannten UCP-Architekturen (UCP = unified channel programming = einheitliche Kanalprogrammierung).
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf beiliegende Zeichnungen näher erläutert. Es zeigen:
  • 1A einen Querschnitt eines Ausführungsbeispiels eines Halbleiterbauelements;
  • 1B ein Ausführungsbeispiel eines Halbleiterbauelements gemäß 1A mit programmierbaren Strukturen, die ein Floating-Gate (schwebendes Tor) umfassen,
  • 1C ein Ausführungsbeispiel eines Halbleiterbauelements gemäß 1A mit programmierbaren Strukturen, die Nitridfallen umfassen;
  • 1D eine schematische Zeichnung eines Ausführungsbeispiels eines Halbleiterbauelements gemäß 1A, das eine Steuerung umfasst;
  • 2A–2H schematische Zeichnungen von Ausführungsbeispielen eines Halbleiterbauelements gemäß 1D, das einen Erfassungsverstärker mit einer Stromquelle umfasst, wobei 2A–2H unterschiedliche Ausführungsbeispiele zum Lesen des Informationswerts zeigen, der in der ersten programmierbaren Struktur oder der zweiten programmierbaren Struktur gespeichert ist;
  • 2I–2L schematische Zeichnungen von Ausführungsbeispielen eines Halbleiterbauelements gemäß 1D, das einen Erfassungsverstärker mit einer Stromsenke umfasst, wobei 2I–2L unterschiedliche Ausführungsbeispiele zum Lesen des Informationswerts zeigen, der in der ersten programmierbaren Struktur oder der zweiten programmierbaren Struktur gespeichert ist;
  • 2M eine schematische Zeichnung eines Ausführungsbeispiels eines Halbleiterbauelements gemäß 1D zum Löschen des Informationswerts, der in der ersten programmierbaren Struktur gespeichert ist;
  • 2N eine schematische Darstellung eines Ausführungsbeispiels eines Halbleiterbauelements gemäß 1D zum Programmieren der ersten programmierbaren Struktur;
  • 2O eine schematische Darstellung eines Ausführungsbeispiels eines Halbleiterbauelements gemäß 1A oder 1D, das eine Zwei-Wannen-Struktur umfasst;
  • 2P eine schematische Darstellung eines Ausführungsbeispiels eines Halbleiterbauelements gemäß 1A oder 1D, das eine Drei-Wannen-Struktur umfasst;
  • 2Q ein Flussdiagramm eines Ausführungsbeispiels eines Verfahrens zum Herstellen eines Halbleiterbauelements;
  • 3A–3F Zwischen- und Endstrukturen einer programmierbaren Vorrichtung, die eine Mehrzahl von Halbleiterbauelementen umfasst;
  • 4A–4D perspektivische Zeichnungen einer programmierbaren Speichervorrichtung zum Lesen von Informationswerten, die in einer ersten oder zweiten programmierbaren Struktur gespeichert sind;
  • 4E eine perspektivische Ansicht eines Ausführungsbeispiels einer programmierbaren Speichervorrichtung zum Löschen der zweiten programmierbaren Struktur; und
  • 4F eine perspektivische Ansicht eines Ausführungsbeispiels einer programmierbaren Speichervorrichtung zum Schreiben einer zweiten programmierbaren Struktur.
  • Gleiche oder äquivalente Elemente oder Elemente mit gleicher oder äquivalenter Funktionalität werden in der folgenden Beschreibung der Figuren durch gleiche oder äquivalente Bezugszeichen bezeichnet.
  • 1A zeigt einen schematischen Querschnitt eines Ausführungsbeispiels eines Halbleiterbauelements 100, wobei das Halbleiterbauelement 100 folgende Merkmale umfasst: ein Halbleitersubstrat 110, einen ersten Kontaktbereich 120, einen zweiten Kontaktbereich 130, einen Kanalbereich 140, eine erste programmierbare Struktur 150 und eine zweite programmierbare Struktur 160.
  • Bei dem Ausführungsbeispiel gemäß 1A sind der erste Kontaktbereich 120 und der zweite Kontaktbereich 130 in dem Halbleitersubstrat 110 angeordnet, und der Kanalbereich 140 ist in dem Halbleitersubstrat zwischen dem ersten Kontaktbereich 120 und dem zweiten Kontaktbereich 130 angeordnet.
  • Die erste programmierbare Struktur 150 umfasst eine erste Steuerstruktur 152 und ist angeordnet, so dass eine Leitfähigkeit eines ersten Abschnitts 142 des Kanalbereichs 140 von einer Spannung abhängt, die an die erste Steuerstruktur 152 der ersten programmierbaren Struktur 150 anlegbar ist, und von einem Informationswert 154 (siehe gestrichelte Linien), der in der ersten programmierbaren Struktur 150 gespeichert ist.
  • Die zweite programmierbare Struktur 160 umfasst eine zweite Steuerstruktur 162 und ist angeordnet, so dass eine Leitfähigkeit eines zweiten Abschnitts 144 des Kanalbereichs 140 von einer Spannung abhängt, die an die zweite Steuerstruktur 162 der zweiten programmierbaren Struktur 160 anlegbar ist, und von einem Informationswert 164, der in der zweiten programmierbaren Struktur 160 gespeichert ist.
  • Der erste Abschnitt 142 und der zweite Abschnitt 144 des Kanalbereichs 140 sind elektrisch in Reihe geschaltet zwischen den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130, wobei der erste Abschnitt 142 mit dem ersten Kontaktbereich 120 elektrisch verbunden ist und der zweite Abschnitt 144 mit dem zweiten Kontaktbereich 130 elektrisch verbunden ist.
  • Der erste Kontaktbereich 120 und der zweite Kontaktbereich 130 können als n+-Wannen implementiert sein, und der Kanalbereich als p-dotierter Bereich. Die elektrische Verbindung zwischen dem ersten Kontaktbereich 120 und dem ersten Abschnitt 142 kann realisiert werden durch Anordnen des ersten Kontaktbereichs 120 und des ersten Bereichs 142 benachbart zueinander, wodurch ein pn-Übergang an der Grenzlinie zwischen dem ersten Kontaktbereich 120 und dem ersten Abschnitt 142 gebildet wird. Das gleiche gilt für die elektrische Verbindung zwischen dem zweiten Kontaktbereich 130 und dem zweiten Abschnitt 144. Die elektrische Verbindung zwischen dem ersten Abschnitt 142 und dem zweiten Abschnitt 144 kann realisiert werden durch Anordnen beider Abschnitte direkt benachbart zueinander oder durch eine andere Einrichtung, beispielsweise elektrisch leitfähige Kreuzungspunkte zwischen dem ersten Abschnitt 142 und dem zweiten Abschnitt 144.
  • Anders ausgedrückt, Ausführungsbeispiele des Halbleiterbauelements gemäß 1A realisieren eine Zwei-Transistor-Struktur, die zwei programmierbare Transistoren umfasst, die in Reihe geschaltet sind zwischen einen ersten Signalanschluss 120 und einen zweiten Signalanschluss 130, wobei der erste Abschnitt 142 als der Kanalbereich des ersten programmierbaren Transistors 150 angesehen werden kann und der zweite Abschnitt 144 als der Kanalbereich des zweiten programmierbaren Transistors 160 angesehen werden kann, und wobei die erste Steuerstruktur 152 ein erstes Steuertor 152 des ersten programmierbaren Transistors 150 bildet und die zweite Steuerstruktur 162 ein zweites Steuertor 162 des zweiten programmierbaren Transistors 160 bildet.
  • Ausführungsbeispiele des Halbleiterbauelements 100 oder der Zwei-Programmierbare-Transistoren-Struktur 100 können Anreicherungsmodustransistorstrukturen oder Verarmungsmodustransistorstrukturen und/oder n-Kanal- oder p-Kanal-Transistorstrukturen umfassen.
  • Der erste Kontaktbereich 120, der zweite Kontaktbereich 130, die erste Steuerstruktur 142 und die zweite Steuerstruktur 162 sind verbindbar mit Stromquellen oder Signalsenken, beispielsweise Spannungspegeln.
  • Bei Ausführungsbeispielen, die Leseleitungen 122 und 132 zum Lesen der Informationswerte umfassen, die in den programmierbaren Strukturen gespeichert sind, kann der erste Kontaktbereich 120 mit einer ersten Leseleitung verbunden sein und der zweite Kontaktbereich 130 mit einer zweiten Leseleitung, wobei die erste und die zweite Leseleitung elektrisch voneinander isoliert sind.
  • Bei Ausführungsbeispielen, die Steuerleitungen 156 und 166 zum Steuern der Leitfähigkeit der Abschnitte des Kanalbereichs umfassen, kann die erste Steuerstruktur 152 mit einer ersten Steuerleitung 156 verbunden sein und die zweite Steuerstruktur 162 mit einer zweiten Steuerleitung 166.
  • Bei weiteren Ausführungsbeispielen, die Bitleitungen (BL) als Leseleitungen und Wortleitungen (WL) als Steuerleitungen umfassen, kann der erste Kontaktbereich 120 mit einer ersten Bitleitung verbunden sein, der zweite Kontaktbereich 130 mit einer zweiten Bitleitung, die erste Steuerstruktur 152 mit einer ersten Wortleitung 156 und die zweite Steuerstruktur 162 mit einer zweiten Wortleitung 166.
  • Ausführungsbeispiele des Halbleiterbauelements können eine erste Steuerstruktur 152 umfassen, die mit einer anderen Spannung oder einem anderen Spannungspegel verbindbar ist als die zweite Steuerstruktur 162, beispielsweise die erste Steuerstruktur 152 über die erste Wortleitung 156 und die zweite Steuerstruktur 162 über eine zweite Wortleitung 166, die elektrisch voneinander isoliert sind, um unterschiedliche Spannungspegel an die erste und die zweite Steuerstruktur anzulegen.
  • Auf ähnliche Weise können Ausführungsbeispiele des Halbleiterbauelements einen ersten Kontaktbereich 120 umfassen, der mit einer anderen Spannung verbindbar ist als der zweite Kontaktbereich 130, beispielsweise der erste Kontaktbereich 120 über die erste Bitleitung 122 und der zweite Kontaktbereich 130 über die zweite Bitleitung 132, wobei die erste Bitleitung 122 und die zweite Bitleitung 132 elektrisch voneinander isoliert sind, um die unterschiedlichen Spannungen an den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130 zu liefern.
  • Ausführungsbeispiele des Halbleiterbauelements gemäß 1A können unterschiedliche Typen programmierbarer Strukturen umfassen, oder anders ausgedrückt, unterschiedliche programmierbare Nur-Lese-Speicher-Technologien. Typischerweise umfassen die programmierbaren Strukturen von Ausführungsbeispielen des Halbleiterbauelements eine Einrichtung zum Einfangen elektrischer Ladung in dem Sinne, dass diese elektrische Ladung an dieser Einfangeinrichtung gehalten wird, selbst wenn den programmierbaren Strukturen 150, 160 keine Leistung zugeführt wird. Typische programmierbare Strukturen umfassen programmierbare Floating-Gate-Strukturen und programmierbare Ladungseinfang-Strukturen im engeren Sinne, die Nitridstrukturen verwenden, um die Ladung einzufangen.
  • 1B zeigt ein Ausführungsbeispiel eines Halbleiterbauelements 100' gemäß 1A, das eine erste programmierbare Floating-Gate-Struktur 150, die ein erstes Floating-Gate 154 umfasst, um den Informationswert in der ersten programmierbaren Struktur 150 zu speichern, eine erste isolierende Struktur 158, eine zweite programmierbare Floating-Gate-Struktur 160, die ein zweites Floating-Gate 167 umfasst, um den Informationswert in der zweiten programmierbaren Struktur 160 zu speichern, und eine zweite isolierende Struktur 168 umfasst. Das erste Floating-Gate 157 und das zweite Floating-Gate 167 sind floatend in dem Sinne, dass dieselben nicht verbunden oder verbindbar sind mit einer vorbestimmten Spannung, die beispielsweise „extern” angelegt ist. Informationen werden in den programmierbaren Floating-Gate-Strukturen 150, 160 gespeichert, entweder durch Laden des Floating-Gates mit einer positiven oder negativen elektrischen Ladung, beispielsweise durch Tunneln von Elektronen durch die erste Isolationsstruktur 158, die zwischen dem ersten Floating-Gate 157 und dem ersten Kontaktbereich 120 und dem ersten Abschnitt 142 angeordnet ist, und durch die zweite Isolationsstruktur 168, die zwischen dem zweiten Floating-Gate 167 und dem zweiten Abschnitt 144 und/oder dem zweiten Kontaktbereich 130 angeordnet ist. Dieser Schritt des „Ladens” wird auch als „Programmieren” oder „Schreiben” bezeichnet, und die programmierbaren Strukturen 150, 160 werden nach dem „Laden” auch als „programmierte programmierbare Strukturen” bezeichnet, oder als programmierbare Strukturen 150, 160 in einem „programmierten Zustand” beschrieben. Programmierbare Strukturen 150, 160, die Floating-Gates 157, 167 umfassen, die nicht geladen sind, werden auch als „gelöschte programmierbare Strukturen” 150, 160 bezeichnet, oder als programmierbare Strukturen 150, 160 in einem „gelöschten Zustand” bezeichnet. Somit kann man unterscheiden zwischen programmierbaren Steuerstrukturen 150, 160 in einem „gelöschten Zustand” oder, anders ausgedrückt, die einen ersten Informationswert speichern, während programmierbare Steuerstrukturen 150, 160 in einem „programmierten Zustand” einen zweiten Informationswert speichern, wobei sich der zweite Informationswert von dem ersten Informationswert unterscheidet.
  • Anders ausgedrückt, die erste programmierbare Struktur 150 und die zweite programmierbare Struktur 160 können programmierbare Strukturen sein, die angepasst sind, um eine elektrische Ladung zu speichern, wobei eine elektrische Ladung mit einem Betrag unterhalb eines gegebenen Ladungsschwellenwerts einem ersten Informationswert entspricht, und wobei eine elektrische Ladung mit einem Betrag über dem gegebenen Ladungsschwellenwert einem zweiten Informationswert entspricht.
  • Das erste Floating-Gate 157 und das zweite Floating-Gate 167 werden in einen „ungeladenen Zustand” zurückgebracht, oder, anders ausgedrückt, gelöscht oder auf den ersten Informationswert eingestellt, durch Tunneln der Elektronen zurück oder in einer umgekehrten Richtung im Vergleich zu dem Programmierungsschritt.
  • Alternative Ausführungsbeispiele der programmierbaren Strukturen 150, 160 sind angepasst, um während des Schritts des „Programmierens”, anstatt einer negativen Ladung, wie es oben erklärt wurde, eine positive Ladung auf den Floating-Gates 157 und 167 zu speichern, und während des Schritts des „Löschens” eine positive Ladung zu entladen. Daher umfasst das Programmieren von Ausführungsbeispielen, die negative Ladungen speichern, beispielsweise das Tunneln von Elektronen von dem Kanal zu dem Floating-Gate und das Löschen solcher Ausführungsbeispiele umfasst das Tunneln von Elektronen zurück von dem Floating-Gate zu dem Kanal. Folglich umfasst das Programmieren von Ausführungsbeispielen, die „positive” Ladungen speichern, beispielsweise das Transportieren positiver Ladungsträger, z. B. Löcher, von dem Kanal zu dem Floating-Gate, und das Löschen solcher Ausführungsbeispiele umfasst das Transportieren solcher positiver Ladungsträger zurück von dem Floating-Gate zu dem Kanal, wobei der Transport der positiven Ladungsträger beispielsweise durchgeführt wird durch Tunnel von Elektronen in umgekehrter Richtung bezüglich des Flusses der positiven Ladungsträger, z. B. Lochfluss.
  • Daher hängt die Leitfähigkeit des ersten Abschnitts 142 beispielsweise nicht nur davon ab, ob eine Anreicherungsmodus- oder eine Verarmungsmodusstruktur verwendet wird, oder welcher Spannungspegel der ersten Steuerstruktur 152 zugeführt wird, sondern auch von dem Informationswert 154, der in der ersten programmierbaren Struktur 150 gespeichert ist, oder anders ausgedrückt, ob eine elektrische Ladung, die einem ersten Informationswert oder einem zweiten Informationswert entspricht, in dem Floating-Gate 157 gespeichert ist. Das gleiche gilt für die zweite programmierbare Struktur 160.
  • 1C zeigt einen schematischen Querschnitt eines Ausführungsbeispiels eines Halbleiterbauelements 100'', das eine erste programmierbare ladungseinfangende Nitridstruktur 150 und eine zweite programmierbare ladungseinfangende Nitridstruktur 160 umfasst. Die erste programmierbare ladungseinfangende Nitridstruktur 150 umfasst eine Steuerstruktur 152, eine ladungseinfangende Nitridstruktur 159 und eine isolierende Struktur 158, die die ladungseinfangende Nitridstruktur 159 von dem ersten Abschnitt 142 isoliert. Die zweite programmierbare ladungseinfangende Nitridstruktur 160 umfasst eine Steuerstruktur 162, eine zweite ladungseinfangende Nitridstruktur 169 zum Speichern des Informationswerts in der zweiten programmierbaren Struktur 160, und eine zweite isolierende Struktur 168, die die ladungseinfangende Nitridstruktur 169 von dem zweiten Abschnitt 144 elektrisch isoliert. Die Verwendung der ladungseinfangenden Nitridstrukturen 159, 169 ist eine Alternative für das Floating-Gate-basierte Einfangen der Ladung, bei dem die Ladung in einzelnen Nitridfallen gespeichert wird und auch gehalten wird, wenn dem Halbleiterbauelement keine Leistung zugeführt wird. Diese Technologie wird auch als Metall-Nitrid-Oxid-Silizium (MNOS; MNOS = metal nitride oxide silicon) bezeichnet.
  • Die ladungseinfangenden Nitridstrukturen 159, 169 werden beispielsweise geladen oder gelöscht durch Tunneln von Elektronen durch die isolierenden Strukturen 158, 168, wie es bereits mit Bezug auf die programmierbare Floating-Gate-Struktur in 1B erörtert wurde. Die gleichen Überlegungen bezüglich „Programmieren”, „Löschen” oder einer Unterscheidung zwischen „ersten Informationswerten” und „zweiten Informationswerten” gelten entsprechend.
  • 1D zeigt eine schematische Darstellung eines Ausführungsbeispiels eines Halbleiterbauelements 100, 100' oder 100'' gemäß einer der 1A bis 1C, das zusätzlich eine Steuerung 170 umfasst. Die Steuerung 170 oder Steuereinheit 170 kann gemäß einem Aspekt angepasst werden, um eine Spannung an die erste Steuerstruktur 152 und die zweite Steuerstruktur 162 anzulegen, um eine unterschiedliche Spannung an die erste Steuerstruktur 152 und die zweite Steuerstruktur 162 anzulegen, um eine Spannung an den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130 anzulegen, um eine unterschiedliche Spannung an den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130 anzulegen, und/oder um Spannungen an die erste Steuerstruktur 152, die zweite Steuerstruktur 162, den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130 anzulegen (letzte Alternative ist in 1D gezeigt). Gemäß einem weiteren Aspekt kann die Steuerung 170 eine Lesesteuerung sein, die angepasst ist, um Spannungen an die erste Steuerstruktur 152, die zweite Steuerstruktur 162, den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130 anzulegen, um einen Informationswert 154 oder 164 auszulesen, der in der ersten programmierbaren Struktur 150 oder der zweiten programmierbaren Struktur 160 gespeichert ist. Gemäß einem zweiten Aspekt kann die Steuerung 170 eine Schreib- oder Programmiersteuerung und/oder eine Löschsteuerung sein zum Anlegen der Spannungen an die erste Steuerstruktur 152, die zweite Steuerstruktur 162, den ersten Kontaktbereich 120, den zweiten Kontaktbereich 130 und/oder den Kanalbereich 140, um die programmierbaren Strukturen 150, 160 zu schreiben oder zu programmieren und/oder zu löschen.
  • Der Kanalbereich 140 kann auch als Bulkbereich (Volumenbereich) 140 bezeichnet werden.
  • Bei weiteren Ausführungsbeispielen des Halbleiterbauelements kann die Steuerung 170 angepasst sein, um die programmierbaren Strukturen 150, 160 zu lesen, zu programmieren und zu löschen. Die Spannungen, die an die erste Steuerstruktur 152, die zweite Steuerstruktur 162, den ersten Kontaktbereich 120, den zweiten Kontaktbereich 130 und den Kanalbereich 140 anzulegen sind, hängen ab von der Dotierung der Kontaktbereiche 120, 130 und des Kanalbereichs 140, dem Transistormodus (Anreicherungsmodus oder Verarmungsmodus), der verwendeten „Ladungseinfangtechnologie” (z. B. Floating-Gate oder ladungseinfangendes Nitrid), dem verwendeten Programmierungstyp (z. B. Fowler-Nordheim-Tunneln), dem Löschtyp (ultraviolettes Löschen oder elektrisches Löschen) und der Wannenstruktur des Halbleiterbauelements (beispielsweise Doppelwanne oder Dreifachwanne) und davon, ob positives oder negatives Ladungseinfangen angelegt ist.
  • Ausführungsbeispiele der programmierbaren Strukturen 150, 160 umfassen einmal programmierbare erste oder zweite programmierbare Strukturen 150, 160 oder Ausführungsbeispiele eines Verfahrens zum Lesen eines Informationswerts der ersten programmierbaren Struktur, die einmal programmierbare Nur-Lese-Speicher (einmal programmierbarer ROM), löschbare programmierbare Nur-Lese-Speicher (EPROM), elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM) und/oder Flash-Speicher sind. Einmal-PROMs umfassen programmierbare Strukturen, die nur einmal programmierbar und nicht löschbar sind. Diese Ausführungsbeispiele umfassen beispielsweise eine Programmsteuerung und eine Lesesteuerung, aber keine Löschsteuerung und sind somit leichter und günstiger herzustellen. EPROMs umfassen programmierbare Strukturen, die typischerweise eine Programm- und Lesesteuerung 170 umfassen, und beispielsweise ultraviolette Strahlung anlegen, um die eingefangenen Ladungen zu löschen. EEPROMs umfassen typischerweise eine Steuerung 170, die angepasst ist, um die gespeicherten Informationswerte zu programmieren, zu löschen und zu lesen.
  • Nachfolgend werden Ausführungsbeispiele des Halbleiterbauelements mit einer Steuerung 170 zum Durchführen von Leseoperationen oder Ausführungsbeispiele von Verfahren zum Lesen von gespeicherten Informationswerten von der ersten und/oder zweiten programmierbaren Struktur 150, 160 basierend auf 2A bis 2L beschrieben. Diese Ausführungsbeispiele umfassen n-Kanal-Anreicherungstyptransistorstrukturen und basieren auf dem Schreiben negativer Ladungen in die ladungseinfangende Einrichtung. Anders ausgedrückt, eine negative Ladungsgröße mit einem Betrag unterhalb eines gegebenen Schwellenwerts entspricht dem ersten Informationswert und eine elektrische Ladungsgröße mit einem Betrag über dem gegebenen Schwellenwert entspricht dem zweiten Informationswert.
  • Die Ausführungsbeispiele des Halbleiterbauelements 200 gemäß 2A bis 2L umfassen einen Erfassungsverstärker 210, der mit dem ersten Kontaktbereich 120 oder dem zweiten Kontaktbereich 130 beziehungsweise der ersten Bitleitung 122 oder der zweiten Bitleitung 132 verbunden sein kann. Die Verbindung zwischen dem Erfassungsverstärker 210 und den Bitleitungen 122, 132 und/oder Kontaktbereichen 120, 130 wird durch die Steuerung 170 gesteuert. Die Ausführungsbeispiele des in 2A bis 2H gezeigten Halbleiterbauelements umfassen einen Erfassungsverstärker 210 mit einer Stromquelle, während die Ausführungsbeispiele des Halbleiterbauelements, das in 2I bis 2L gezeigt ist, einen Erfassungsverstärker mit einer Stromsenke umfassen.
  • 2A zeigt ein Ausführungsbeispiel eines Halbleiterbauelements 200, bei dem die programmierbare Struktur 150 einen ersten Informationswert speichert, oder anders ausgedrückt, eine gelöschte programmierbare Struktur 150. Zum Lesen des Informationswerts 154, der in der ersten programmierbaren Struktur 150 gespeichert ist, ist die Steuerung 170 angepasst, um eine Lesespannung VLESE (Vread) an die erste Steuerstruktur 152 anzulegen, eine Brückenspannung VBRÜCKE (Vbridge) an die zweite Steuerstruktur 162, eine Massespannung GND an den ersten Kontaktbereich, und um die Stromquelle des Erfassungsverstärkers 210 mit dem zweiten Kontaktbereich 130 zu verbinden (siehe Bezugszeichen SA in 2A). Die Brückenspannung VBRÜCKE ist so definiert, dass der zweite Abschnitt 144 in einem leitfähigen Zustand ist („ein” in 2A), unabhängig davon, ob der erste Informationswert oder der zweite Informationswert in der zweiten programmierbaren Struktur gespeichert ist. Anders ausgedrückt, die Brückenspannung VBRÜCKE ist groß genug, um das elektrische Feld, das durch die gespeicherten Informationen 164 erzeugt wird, zu „überwinden”, d. h. den zweiten programmierbaren Transistor unabhängig von seinem Programmierungszustand zu „überbrücken”. Andererseits ist die Brückenspannung VBRÜCKE klein genug, um kein „Löschen” der zweiten programmierbaren Struktur 160 zu verursachen. Da die erste programmierbare Struktur ladungsmäßig „neutral” ist, wäre der erste Abschnitt 142 in einem blockierenden Zustand, ohne die Lesespannung VLESE anzulegen. Daher ist die Lesespannung VLESE groß genug definiert, um die erste programmierbare Transistorstruktur 150 einzuschalten, oder anders ausgedrückt, um den ersten Abschnitt 142 in einen leitfähigen Zustand („ein”) zu setzen. Da beide programmierbaren Transistorstrukturen 150, 160 leitfähig sind, fließt ein Strom von der Stromquelle des Erfassungsverstärkers 210 über die zweite Bitleitung 132, den zweiten Kontaktbereich 130, den zweiten und ersten Abschnitt 144, 142, den ersten Kontaktbereich 120 und die erste Bitleitung 122, und verbindet die zweite Bitleitung 132 mit Masse. Anders ausgedrückt, die Spannung an der zweiten Bitleitung 132 oder dem zweiten Kontaktbereich 130 wird unter einen Spannungsschwellenwert heruntergezogen. Der Erfassungsverstärker 210 umfasst ein Erfassungstor, das mit der zweiten Bitleitung 132 verbunden ist, und erkennt, dass die Spannung an der zweiten Bitleitung bzw. dem zweiten Kontaktbereich 130 unter den Spannungsschwellenwert heruntergezogen ist, und interpretiert somit die gespeicherte Information 1.54 als ersten Informationswert, beispielsweise eine logische „1”.
  • 2B zeigt eine ähnliche Situation wie in 2A, jedoch speichert das Ausführungsbeispiel des Halbleiterbauelements von 2B einen zweiten Informationswert, oder umfasst, anders ausgedrückt, eine programmierte programmierbare Struktur 150. Das elektrische Feld, das durch die negative Ladung erzeugt wird, die in der ersten programmierbaren Struktur 150 gespeichert ist, setzt den ersten Abschnitt 142 in einen gesperrten Zustand. Um die erste und die zweite Information zu unterscheiden, den gelöschten bzw. programmierten Zustand, ist eine Lesespannung VLESE definiert, so dass dieselbe (im Gegensatz zu der Brückenspannung VBRÜCKE) das elektrische Feld nicht überwindet, das durch die negative Ladung erzeugt wird, die in der ersten programmierbaren Struktur gespeichert ist.
  • Anders ausgedrückt, bezüglich der n-Kanal-Transistorstruktur bei dem Negativ-Ladungseinfangausführungsbeispiel ist die Lesespannung so definiert, dass, falls ein erster Informationswert (gelöscht) in der ersten programmierbaren Struktur 150 gespeichert ist, die Lesespannung VLESE hoch genug ist, um den ersten Abschnitt in einen leitfähigen Zustand zu versetzen, und falls ein zweiter Informationswert (programmiert) in der ersten programmierbaren Struktur 150 gespeichert ist, die Lesespannung VLESE klein genug ist, um den ersten Abschnitt 142 in einem blockierenden Zustand zu halten.
  • Allgemein ist die Lesespannung so definiert, dass, falls ein erster Informationswert in der ersten programmierbaren Struktur gespeichert ist, der erste Abschnitt in einem leitfähigen Zustand ist, und falls ein zweiter Informationswert in der ersten programmierbaren Struktur 150 gespeichert ist, der erste Abschnitt in einem blockierenden (gesperrten) Zustand ist.
  • 2C und 2D zeigen ein alternatives Ausführungsbeispiel des Halbleiterbauelements bezüglich 2A und 2B. Im Gegensatz zu 2A und 2B sind in 2C und 2D die erste Bitleitung 122 bzw. der erste Kontaktbereich 120 mit der Stromquelle und dem Erfassungstor des Erfassungsverstärkers 210 verbunden, und die zweite Bitleitung 132 bzw. der zweite Kontaktbereich 130 sind mit Masse GND verbunden.
  • 2C zeigt ein Ausführungsbeispiel des Halbleiterbauelements 200 mit einer ersten programmierbaren Struktur 150, die einen ersten Informationswert (gelöscht) speichert. Die gleichen Überlegungen gelten bezüglich der Lesespannung VLESE und der Brückenspannung VBRÜCKE und dem Erfassungsverstärker 210, wie es bereits basierend auf 2A erklärt wurde. Folglich sind der erste Abschnitt 142 und der zweite Abschnitt 144 leitfähig („ein”), und ein Strom fließt von dem ersten Kontaktbereich 120 zu dem zweiten Kontaktbereich 130 (siehe Pfeil in 2C in umgekehrter Richtung im Vergleich zu dem Pfeil in 2A). In diesem Fall bildet die erste Bitleitung 122 die „Erfassungsleitung”, die unter den Spannungsschwellenwert heruntergezogen wird.
  • 2D zeigt ein Ausführungsbeispiel des Halbleiterbauelements mit einer ersten programmierbaren Struktur 150, die einen zweiten Informationswert speichert (programmiert). Die gleichen Überlegungen gelten, wie sie mit Bezug auf 2A und 2B skizziert wurden. Der erste Abschnitt 142 ist gesperrt („aus”), der zweite Abschnitt 144 ist leitfähig („ein”).
  • Da der erste Abschnitt 142 gesperrt ist, fließt kein Strom von dem zweiten Kontaktbereich 130 zu dem ersten Kontaktbereich 120. Folglich werden die zweite Bitleitung 132 und der zweite Kontaktbereich 130 nicht unter den Schwellenwert heruntergezogen, sondern behalten eine Spannung über der Schwellenwertspannung bei. Das Erfassungstor des Erfassungsverstärkers 210, das mit der zweiten Bitleitung 132 verbunden ist, interpretiert diese Spannung über der Schwellenwertspannung als den zweiten Informationswert.
  • 2E bis 2H zeigen Ausführungsbeispiele des Halbleiterbauelements zum Lesen des Informationswerts, der in der zweiten programmierbaren Struktur 160 gespeichert ist. Im Gegensatz zu 2A bis 2D ist die Brückenspannung VBRÜCKE nun an die erste Steuerstruktur 152 angelegt und die Lesespannung VLESE an die zweite Steuerstruktur 162.
  • In 2E und 2F sind die erste Bitleitung 122 und der erste Kontaktbereich 120 mit einem Erfassungsverstärker 210 verbunden, und die zweite Bitleitung 132 und der zweite Kontaktbereich 130 sind mit der Massespannung GND verbunden. Dies entspricht der Art und Weise des Anlegens der Spannungen an die Bitleitungen, wie es in 2A und 2B gezeigt ist. Anders ausgedrückt, wie in 2A und 2B, ist der Kontaktbereich auf der Seite der programmierbaren Struktur, die zu lesen ist, mit der Massespannung GND verbunden, und die Spannung des Kontaktbereichs auf der gegenüberliegenden Seite des Kontaktbereichs 140 ist mit dem Erfassungsverstärker verbunden und wird als eine Erfassungsleitung zum Bestimmen des gespeicherten Informationswerts verwendet. Somit umfassen beispielsweise Ausführungsbeispiele des Halbleiterbauelements eine Steuerung, die angepasst ist, um einerseits die Verbindungen des ersten und zweiten Kontaktbereichs symmetrisch auszutauschen (d. h. Austauschen oder Schalten der Verbindungen zu dem Erfassungsverstärker und der Massespannung, vgl. 2A und 2E), und andererseits die Verbindungen zu der Lesespannung und Brückenspannung auf gleiche Weise auszutauschen (d. h. Austauschen oder Schalten der Verbindungen zu dem ersten und zweiten Steuertor, vgl. 2A und 2E). Da der Sourcekontaktbereich der programmierbaren Struktur, die zu lesen ist, mit Masse verbunden ist, kann eine gut definierte Spannungsdifferenz zwischen der Steuerstruktur der programmierbaren Struktur, die zu lesen ist, und dem entsprechenden Sourcekontaktbereich erreicht werden. Indem ferner die Brückenspannung so definiert wird, dass die Spannungsdifferenz zwischen der Steuerstruktur der programmierbaren Struktur, die zu überbrücken ist, und dem entsprechenden Sourcebereich höher ist als die Schwellenwertspannung, z. B. 100 mV höher als die Schwellenwertspannung, können Body-Effekte oder dergleichen vernachlässigt werden.
  • 2E zeigt ein Ausführungsbeispiel, das mit 2A vergleichbar ist, wobei die zweite programmierbare Struktur 160 einen ersten Informationswert (gelöscht) speichert. Folglich sind beide Abschnitte 142, 144 leitfähig („ein”), und Strom fließt von dem ersten Kontaktbereich 120 zu dem zweiten Kontaktbereich 130. Die Spannung an der ersten Bitleitung 122 wird heruntergezogen unter den Spannungsschwellenwert und ein erster Informationswert wird von dem Halbleiterbauelement ausgelesen.
  • 2F zeigt ein Ausführungsbeispiel des Halbleiterbauelements vergleichbar mit 2B, wobei die zweite programmierbare Struktur 160 einen zweiten Informationswert (programmiert) speichert. Der zweite Abschnitt 144 ist gesperrt („aus”), und von dem ersten Kontaktbereich 120 zu dem zweiten Kontaktbereich 130 fließt kein Strom. Folglich behält die erste Bitleitung 122 eine Spannung bei, die höher ist als die Schwellenwertspannung, und ein zweiter Informationswert wird von dem Halbleiterbauelement ausgelesen.
  • 2G und 2H zeigen Ausführungsbeispiele des Halbleiterbauelements, das vergleichbar ist mit den Ausführungsbeispielen, die basierend auf 2C und 2D gezeigt und erörtert wurden. Anders ausgedrückt, der Kontaktbereich auf der Seite der programmierbaren Struktur, die zu lesen ist, ist mit dem Erfassungsverstärker verbunden, während die andere Struktur auf der gegenüberliegenden Seite des Kontaktbereichs 140 mit der Massespannung GND verbunden ist.
  • 2G zeigt ein Ausführungsbeispiel des Halbleiterbauelements, das einen ersten Informationswert (gelöscht) in der zweiten programmierbaren Struktur 160 speichert. Beide Abschnitte 142, 144 sind leitfähig („ein”), und Strom fließt von dem zweiten Kontaktbereich 130 zu dem ersten Kontaktbereich 120. Folglich wird die Spannung an der zweiten Bitleitung 132 unter eine vordefinierte oder gegebene Schwellenwertspannung heruntergezogen, und der entsprechende erste Informationswert wird von der zweiten programmierbaren Struktur 160 des Halbleiterbauelements ausgelesen (vergleichbar mit 2C).
  • 2H zeigt ein Ausführungsbeispiel eines Halbleiterbauelements vergleichbar mit 2D, bei dem die zweite programmierbare Struktur 160 einen zweiten Informationswert (programmiert) speichert. Der zweite Abschnitt 144 ist gesperrt („aus”), und von dem zweiten Kontaktbereich 130 zu dem ersten Kontaktbereich 120 fließt kein Strom. Folglich behält die Spannung an der zweiten Bitleitung 132 eine Spannung über der gegebenen Schwellenwertspannung bei und ein entsprechender zweiter Informationswert wird von dem Erfassungsverstärker 210 ausgelesen.
  • Abhängig von der Rolle, die die erste oder die zweite programmierbare Struktur 150, 160 spielen, wenn ein Informationswert von einer der beiden programmierbaren Strukturen gelesen wird, kann die programmierbare Struktur, von der der Informationswert zu lesen ist, auch als „programmierbare Struktur, die zu lesen ist” bezeichnet werden, und die andere programmierbare Struktur als die „programmierbare Struktur, die zu überbrücken ist”. Wenn ein Informationswert gelesen wird, wird die Lesespannung VLESE an die programmierbare Struktur angelegt, die zu lesen ist, und die Brückenspannung VBRÜCKE wird an die programmierbare Struktur angelegt, die zu überbrücken ist. Wie es bereits erklärt wurde, können beide programmierbare Strukturen als programmierbare Transistorstrukturen angesehen werden, wobei die Steuerstrukturen zusammen mit den gespeicherten Informationswerten die Tore formen, und wobei der erste Kontaktbereich 120 einen ersten Anschluss der Zwei-Programmierbare-Transistoren-Strukturen 150, 160 bildet, der zweite Kontaktbereich 130 einen zweiten Anschluss der Zwei-Programmierbare-Transistoren-Strukturen 150, 160 bildet, und wobei ein möglicher Zwischenbereich zwischen dem ersten Abschnitt 142 und dem zweiten Abschnitt 144 einen Zwischenanschluss der Zwei-Programmierbare-Transistoren-Strukturen 150, 160 bildet.
  • Bereiche für die unterschiedlichen Spannungen sind beispielsweise für die Lesespannung VLESE 2,5 Volt bis 3,8 Volt, typischerweise 3,3 Volt, für die Brückenspannung VBRÜCKE 4 Volt bis 5 Volt und für die Spannung, die durch die Stromquelle des Erfassungsverstärkers erzeugt wird, beispielsweise 1,5 Volt als Versorgungsspannung (VDD). Somit erfahren programmierbare Strukturen, die gemäß Ausführungsbeispielen, wie sie beispielsweise in 2B gezeigt sind, zu überbrücken oder „überwinden” sind, nicht die gesamte Belastung, die durch die Brückenspannung VBRÜCKE verursacht wird, die an die Steuerstruktur angelegt ist bezüglich der Massespannung GND, sondern nur eine Brückenspannung VBRÜCKE reduziert um die Spannung, die durch die Stromquelle des Erfassungsverstärkers geliefert wird. Somit ist das Risiko des unbeabsichtigten Löschens der programmierbaren Brückenstruktur reduziert.
  • 2I bis 2L zeigen Ausführungsbeispiele des Halbleiterbauelements, das einen Erfassungsverstärker 210' mit einer Stromsenke umfasst. 2I und 2J zeigen Ausführungsbeispiele zum Lesen des Informationswerts, der in der ersten programmierbaren Struktur 150 gespeichert ist, und 2K und 2L zeigen Ausführungsbeispiele zum Lesen des Informationswerts, der in der zweiten programmierbaren Struktur 160 gespeichert ist.
  • Folglich ist in 2I und 2J die Lesespannung VLESE an die erste Steuerstruktur 152 angelegt, und die Brückenspannung VBRÜCKE ist an die zweite Steuerstruktur 162 angelegt, während in 2K und 2L die Lesespannung VLESE an die zweite Steuerstruktur 162 angelegt ist und die Brückenspannung VBRÜCKE an die erste Steuerstruktur 152 angelegt ist.
  • In 2I und 2J sind die erste Bitleitung 122 und der erste Kontaktbereich 120 mit der Stromsenke und dem Erfassungstor des Erfassungsverstärkers 210' verbunden, während die zweite Bitleitung 132 und der zweite Kontaktbereich 130 mit einer Spannung verbunden sind, die höher ist als die Massespannung, beispielsweise mit der Versorgungsspannung VDD.
  • 2I zeigt ein Ausführungsbeispiel des Halbleiterbauelements mit einer ersten programmierbaren Struktur 150, die einen ersten Informationswert (gelöscht) speichert. Da beide Abschnitte 142, 144 leitfähig sind („ein”), fließt ein Strom von dem zweiten Kontaktbereich 130 zu dem ersten Kontaktbereich 120. Folglich wird die Spannung an der ersten Bitleitung 122 über den gegebenen Schwellenwert erhöht oder hochgezogen, und der Erfassungsverstärker 210' liest den entsprechenden ersten Informationswert von der ersten programmierbaren Struktur.
  • 2J zeigt ein ähnliches Ausführungsbeispiel bezüglich 2I, das Ausführungsbeispiel des Halbleiterbauelements umfasst jedoch einer erste programmierbare Struktur 150, die einen zweiten Informationswert speichert. Der erste Abschnitt 142 ist gesperrt („aus”), und von dem zweiten Kontaktbereich 130 zu dem ersten Kontaktbereich 120 fließt kein Strom. Folglich bleibt die Spannung der ersten Bitleitung 122 unter der gegebenen Schwellenwertspannung, und der Erfassungsverstärker 210' liest den entsprechenden zweiten Informationswert von der ersten programmierbaren Struktur 150.
  • Weitere Ausführungsbeispiele des Halbleiterbauelements umfassen Steuerungen 170, die angepasst sind, um die erste Bitleitung 122 und die zweite Bitleitung 132 auf umgekehrte Weise zu verbinden im Vergleich zu 2I und 2J, oder anders ausgedrückt, um die erste Bitleitung 122 beispielsweise mit einer Versorgungsspannung VDD zu verbinden, und die zweite Bitleitung 132 mit dem Erfassungsverstärker 210' zu verbinden, und die zweite Bitleitung 132 zu verwenden, um den Informationswert, der in der ersten programmierbaren Struktur 150 gespeichert ist, zu erfassen oder zu lesen.
  • 2K und 2L zeigen zwei Ausführungsbeispiele des Halbleiterbauelements zum Auslesen des Informationswerts, der in der zweiten programmierbaren Struktur 160 gespeichert ist. Folglich ist eine Brückenspannung VBRÜCKE an die erste Steuerstruktur 152 angelegt, und die Lesespannung VLESE ist an die zweite Steuerstruktur 162 angelegt. Ähnlich zu den in 2I und 2J gezeigten Ausführungsbeispielen ist der Erfassungsverstärker 210' mit dem Kontaktbereich verbunden, der der programmierbaren Struktur zugeordnet ist, die zu lesen ist, d. h. in 2L und 2K mit dem zweiten Kontaktbereich 130, und der Kontaktbereich, der der programmierbaren Struktur zugeordnet ist, die zu überbrücken ist, d. h. in diesem Fall der erste Kontaktbereich 120, ist mit einer Spannung verbunden, die höher ist als die Massespannung, beispielsweise mit der Versorgungsspannung VDD.
  • 2K zeigt ein Ausführungsbeispiel des Halbleiterbauelements mit einer zweiten programmierbaren Struktur 160, die einen ersten Informationswert (gelöscht) speichert. Beide Abschnitte 142, 144 sind leitfähig („ein”). Folglich fließt ein Strom von dem ersten Kontaktbereich 120 zu dem zweiten Kontaktbereich 130, die Spannung an der zweiten Bitleitung 132 wird über die gegebene Schwellenwertspannung erhöht oder hochgezogen, und der Erfassungsverstärker 210' liest oder erfasst den entsprechenden Informationswert von der zweiten programmierbaren Struktur 160.
  • 2L zeigt ein ähnliches Ausführungsbeispiel wie 2K, die zweite programmierbare Struktur 160 speichert jedoch einen zweiten Informationswert (programmiert), und von dem ersten Kontaktbereich 120 zu dem zweiten Kontaktbereich 130 fließt kein Strom. Folglich bleibt die Spannung der zweiten Bitleitung 132 unter der gegebenen Schwellenwertspannung, und der Erfassungsverstärker 210' liest oder erfasst den entsprechenden zweiten Informationswert von der zweiten programmierbaren Struktur 160.
  • Die gleichen allgemeinen Überlegungen, wie sie für 2A bis 2H erklärt wurden, gelten auch für 2I bis 2L.
  • 2M zeigt ein Ausführungsbeispiel eines Halbleiterbauelements 200', das eine Steuerung 170 umfasst zum Löschen eines Werts, der in einer programmierbaren Struktur 150 oder 160 gespeichert ist. Die allgemeine Struktur des Halbleiterbauelements entspricht beispielsweise den Ausführungsbeispielen 100, 100' und 100'', wie sie basierend auf den vorhergehenden Figuren erörtert wurden.
  • In 2M ist ein Szenario gezeigt, wo die Steuerung 170 den Informationswert 164 löscht, der in der zweiten programmierbaren Struktur 160 gespeichert ist. Zum Löschen des Informationswerts 164 ist die Steuerung 170 angepasst, um eine Löschspannung VLÖSCH (Verase) an die zweite Steuerstruktur 162 der zweiten programmierbaren Struktur 160 anzulegen, um eine Sperrspannung VSPERR (Vinhibit) an die erste Steuerstruktur 152 der ersten programmierbaren Struktur 150 anzulegen, und eine erste Bulkspannung oder Bulklöschspannung Vbulk1. Die erste Bitleitung 122 und die zweite Bitleitung 132 können getrennt werden, um in einem floatenden Zustand zu sein, oder auch mit der ersten Bulklöschspannung Vbulk1 verbunden werden, um das Löschen des Informationswerts 164 zu unterstützen, der in der zweiten programmierbaren Struktur 160 gespeichert ist. Die erste Bulkspannung Vbulk1 ist auf Massepegel oder positiv, abhängig von der Wannenstruktur des Halbleiterbauelements, wie es nachfolgend erläutert wird, und die Löschspannung VLÖSCH ist negativ. Die Spannungsdifferenz zwischen der ersten Bulkspannung Vbulk1 und der Löschspannung VLÖSCH ist so definiert, dass dieselbe groß genug ist, um negative Ladung in der zweiten programmierbaren Struktur 160 zu speichern, oder anders ausgedrückt, in der programmierbaren Struktur, die zu programmieren ist. Gemäß einem Ausführungsbeispiel ist die Spannungsdifferenz groß genug, um zu bewirken, dass Elektronen durch die isolierende Struktur 168 der programmierbaren Struktur 160, die zu programmieren ist, tunneln, und beispielsweise durch ein Floating-Gate 167 oder ein Ladungseinfangnitrid 169 eingefangen werden. Gleichzeitig ist die Spannungsdifferenz zwischen der ersten Bulkspannung Vbulk1 und der Löschspannung VLÖSCH klein genug, um Schaden an der isolierenden Struktur 168 zu vermeiden, der beispielsweise durch einen Durchbruch verursacht wird. Die Sperrspannung ist so definiert, dass die Sperrspannung unter der ersten Bulkspannung Vbulk1 liegt oder kleiner ist als dieselbe, aber gleichzeitig höher ist als die Löschspannung VLÖSCH oder über derselben liegt, um unbeabsichtigtes Löschen der anderen programmierbaren Struktur zu vermeiden, d. h. hier der ersten programmierbaren Struktur 150. Anders ausgedrückt, die Differenz zwischen der ersten Bulkspannung Vbulk1 und der Sperrspannung VSPERR ist derart, dass der Informationswert, der in der anderen programmierbaren Struktur 150 gespeichert ist, beibehalten wird. Die isolierende Struktur zwischen der Steuerstruktur 162 der programmierbaren Struktur, die zu löschen ist, und der Steuerstruktur 152 der anderen programmierbaren Struktur 150 ist so definiert, dass die Differenz zwischen der Sperrspannung VSPERR und der Löschspannung VLÖSCH kein Tunneln von Elektronen oder Schäden an der isolierenden Struktur verursacht. Die isolierende Struktur zwischen den beiden Steuertoren 152 und 162 und/oder zwischen der ersten Ladungseinfangeinrichtung 157, 159 und der zweiten Ladungseinfangeinrichtung 167 und 169 wird auch als Seitenwandisolation bezeichnet.
  • Die Spannungen, die während des Löschens anzulegen sind, hängen von der Wannenstruktur des Halbleiterbauelements ab, wie es basierend auf 2O und 2P erläutert wird.
  • 2O zeigt ein Ausführungsbeispiel des Halbleiterbauelements, das eine Zwei-Wannen-Struktur umfasst, die eine erste Wanne 140 umfasst, die den Kanal- oder Bulkbereich 140 bildet, und auch als ein aktiver Bereich 140 bezeichnet wird, und eine zweite Wanne 112, die durch den inaktiven Teil des Substrats 110 gebildet wird. Wie es oben erläutert wird, umfasst ein typisches Ausführungsbeispiel n+-dotierte erste und zweite Kontaktbereiche 120, 130, die in dem p-dotierten Bulkbereich 140 und dem Bulkbereich 140 angeordnet sind, der erneut in der undotierten oder schwach n-dotierten zweiten Wanne 112 angeordnet ist. In diesem Fall öffnet sich der pn-Übergang zwischen dem Bulkbereich 140 und dem inaktiven Bereich 112, falls eine positive erste Bulkspannung Vbulk1 an den Bulkbereich 140 angelegt ist zum Löschen eines Informationswerts, der in einer programmierbaren Struktur 150, 160 gespeichert ist. Daher wird eine erste Bulkspannung Vbulk1 auf Massespannung GND gesetzt, und eine Löschspannung VLÖSCH, beispielsweise auf –17 V, um eine Spannungsdifferenz zwischen dem Bulkbereich und der zweiten Steuerstruktur 162 anzulegen, die groß genug ist, um zu bewirken, dass Elektronen von der Ladungseinfangeinrichtung 167, 169 durch das Tunneloxid 168 zu dem Bulkbereich 140 tunneln.
  • 2P zeigt ein Ausführungsbeispiel des Halbleiterbauelements, das eine Drei-Wannen-Struktur umfasst, die eine erste Wanne 140, eine zweite oder vergrabene Wanne 240 und das inaktive Substrat oder die dritte Wanne 112 umfasst. Die zweite oder vergrabene Wanne 240 ist elektrisch verbunden mit einer Verbindungsleitung 174, und beispielsweise über die Verbindungsleitung 174 mit der Steuerung 170. Die zweite Wanne ist beispielsweise eine n-Wanne. Zum Löschen eines Informationswerts, der in der zweiten Steuerstruktur 162 gespeichert ist, ist die Steuerung 170 angepasst, um über eine Verbindungsleitung 174 eine Spannung an die zweite Wanne anzulegen, die höher ist als die erste Bulkspannung Vbulk1, die an den Bulkbereich 140 angelegt ist. Somit wird der pn-Übergang zwischen dem Bulkbereich 140 und der vergrabenen Wanne 240 geschlossen gehalten. In diesem Fall kann eine positive erste Bulkspannung Vbulk1 an den Bulkbereich 140 angelegt werden, beispielsweise +4 V, und um die gleiche Spannungsdifferenz von 17 V zu erreichen, muss die Löschspannung VLÖSCH nur auf –13 V eingestellt werden. Das Löschen des Informationswerts, der in der ersten programmierbaren Struktur 150 gespeichert ist, wird entsprechend durchgeführt, d. h. durch Anlegen der Sperrspannung VSPERR an die zweite Steuerstruktur 162 und die Löschspannung VLÖSCH an die erste Steuerstruktur 152.
  • 2N zeigt ein Ausführungsbeispiel eines Halbleiterbauelements zum Programmieren oder Schreiben der zweiten programmierbaren Struktur 160. Eine Steuerung 170 wird angepasst, um eine Schreibspannung VSCHREIB (Vwrite) an die zweite Steuerstruktur 162 anzulegen, eine Sperrspannung VSPERR an die erste Steuerstruktur, und eine Datenspannung VDATEN (Vdata) an die erste Bitleitung 122, den ersten Kontaktbereich 120 und die zweite Bitleitung 132, den zweiten Kontaktbereich 130. Die Schreibspannung VSCHREIB ist positiv und die Sperrspannung VSPERR ist positiv, aber kleiner als die Schreibspannung VSCHREIB. Die Schreibspannung VSCHREIB kann beispielsweise auf +13 V eingestellt sein, während die Sperrspannung VSPERR beispielsweise auf +4 V eingestellt sein kann. Falls die zweite programmierbare Struktur 160 zu programmieren ist, d. h. negativ zu laden ist durch Tunneln von Elektronen von dem Bulkbereich 140 durch die isolierende Struktur 168 zu der Ladungseinfangeinrichtung 167, 169, wird die Datenspannung VDATEN auf eine negative zweite Bulkspannung Vbulk2 eingestellt, beispielsweise –4 V. In diesem Fall beträgt die Differenz zwischen der Schreibspannung VSCHREIB und der Spannung, die an den Kontaktbereich 140 angelegt ist, –17 V, und ist somit groß genug, um zu bewirken, dass Elektronen durch die isolierende Struktur 168 zu der Ladungseinfangeinrichtung der zweiten programmierbaren Struktur 160 tunneln. Falls die zweite programmierbare Struktur 160 in einem gelöschten Zustand bleiben soll, wird die Sperrspannung VSPERR als Datenspannung VDATEN angelegt. Folglich ist die Differenz zwischen der Schreibspannung VSCHREIB und der Spannung an dem Kanalbereich 140 zu klein, um zu bewirken, dass die Elektronen tunneln, und somit bleibt die zweite programmierbare Struktur in einem gelöschten Zustand.
  • Anders ausgedrückt, die Sperrspannung VSPERR ist nicht so negativ wie die Bulkspannung Vbulk2, und nicht so positiv wie die Schreibspannung VSCHREIB. Somit wird die programmierbare Struktur nicht belastet, oder anders ausgedrückt, nicht programmiert. Falls die zweite Bulkspannung Vbulk2 an die Bitleitungen 122, 132 angelegt ist, erfährt die zweite Steuerstruktur 162 einen hohen Spannungsabfall über dem Tunneloxid von VTUNNEL = VSCHREIB – VDATEN und ist somit programmiert. Die Spannungsdifferenz an der ersten programmierbaren Struktur 150 ist Voxid = VSPERR – VDATEN, +4V – (–4 V) = 8 V. Somit ist die erste programmierbare Struktur nicht programmiert oder gelöscht. Der Spannungsabfall über der isolierenden Seitenwand VSEITENWAND ist definiert durch die Sperrspannung, die an die erste Steuerstruktur angelegt ist, und die Schreibspannung, die an die zweite Steuerstruktur angelegt ist, d. h. VSEITENWAND = VSPERR – VSCHREIB. Um bei den beispielhaften Werten für unterschiedliche Spannungen zu bleiben, ist die Sidewall-Spannung VSEITENWAND (Vsidewall) = VSPERR – VSCHREIB = +4 V – 13 V = –9 V. Somit tritt zwischen den beiden Steuerstrukturen kein Tunneln auf.
  • Im Vergleich zu herkömmlichen EEPROM-Architekturen verwenden zwei programmierbare Transistoren, die in Reihe geschaltet sind, die Source- und Drainkontakte gemeinschaftlich. Somit kann die Anzahl von Drain/Source-Kontakten pro programmierbaren Transistor oder programmierbarer Struktur um die Hälfte reduziert werden. Ferner kann das Problem von Leckströmen, die durch übergelöschte Zellen verursacht werden, d. h. Zellen, die bezüglich ihrer Ladung nicht in einem neutralen Zustand sind, sondern beispielsweise positiv geladen sind, reduziert, weil ein Leckstrom nur auftritt, wenn beide programmierbare Strukturen übergelöscht sind, was statistisch sehr unwahrscheinlich ist.
  • 2Q zeigt ein Flussdiagramm eines Verfahrens zum Herstellen des Halbleiterbauelements 100, 100', 100''.
  • Das Verfahren umfasst bei Schritt 2010 das Bereitstellen eines Halbleitersubstrats 110. Das Verfahren umfasst ferner bei Schritt 2020 das Herstellen eines ersten Kontaktbereichs 120, eines zweiten Kontaktbereichs 130 und eines Kanalbereichs 140, der in dem Halbleitersubstrat 110 zwischen dem ersten Kontaktbereich 120 und dem zweiten Kontaktbereich 130 angeordnet ist. Das Verfahren umfasst bei Schritt 2030 auch das Herstellen einer ersten programmierbaren Struktur 150, die eine erste Steuerstruktur 152 umfasst, wobei die erste programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts 142 des Kanalbereichs 140 von einer Spannung abhängt, die an die erste Steuerstruktur der ersten programmierbaren Struktur anlegbar ist, und von einem Ladungswert, der in der ersten programmierbaren Struktur gespeichert ist; und bei Schritt 2040 das Herstellen einer zweiten programmierbaren Struktur 160, die eine zweite Steuerstruktur 162 umfasst, wobei die zweite programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs von einer Spannung abhängt, die an die zweite Steuerstruktur der zweiten programmierbaren Struktur anlegbar ist, und von einem Ladungswert, der in der zweiten programmierbaren Struktur gespeichert ist. Der erste Abschnitt 142 und der zweite Abschnitt 144 sind elektrisch in Reihe geschaltet zwischen den ersten Kontaktbereich 120 und den zweiten Kontaktbereich 130.
  • Die obigen Schritte können in einer Vielzahl von Reihenfolgen durchgeführt werden, und insbesondere das Herstellen der ersten programmierbaren Struktur und das Herstellen der zweiten programmierbaren Struktur können gleichzeitig durchgeführt werden.
  • Nachfolgend werden Zwischen- und Endstrukturen einer programmierbaren Speichervorrichtung, die programmierbare Floating-Gate-Strukturen umfasst, basierend auf 3A bis 3F beschrieben.
  • 3A zeigt ein Substrat 110, aktive Bereiche oder Bulkbereiche 3140, 3240 und 3340, die parallel zueinander angeordnet sind. Der erste Bulkbereich 3140 umfasst ein erstes Paar von Floating-Gates 157, 167 und ein zweites Paar von Floating-Gates 157', 167'. Über dem zweiten Bulkbereich 3240 sind ein erstes Paar von Floating-Gates 3257 und 3267 und ein zweites Paar von Floating-Gates 3257' und 3267' angeordnet. Auf dem dritten Bulkbereich 3340 sind ein erstes Paar von Floating-Gates 3357 und 3367 und ein zweites Paar von Floating-Gates 3357' und 3367' angeordnet. Die isolierenden Strukturen zum elektrischen Isolieren der Floating-Gates von den Bulkbereichen und den ersten und zweiten Kontaktbereichen, wie sie basierend auf den vorhergehenden Figuren beschrieben sind, sind nicht gezeigt, um die Figuren nicht zu überladen.
  • 3B zeigt die Zwischenstruktur von 3A und zusätzlich die Steuerstrukturen oder Wortleitungen, wobei die erste Steuerstruktur 152 auf den ersten Floating-Gates 157, 3257 und 3357 angeordnet ist, die zweite Steuerstruktur auf den zweiten Floating-Gates 167, 3267 und 3367, eine weitere erste Steuerstruktur 152' auf den ersten Floating-Gates 157', 3257' und 3357' angeordnet ist, und eine weitere zweite Steuerstruktur oder Wortleitung 162' auf den zweiten Floating-Gates 167', 3267' und 3367' angeordnet ist. Die Steuerstrukturen 152, 162, 152' und 162' sind in gestrichelten Linien gezeigt und sind elektrisch isoliert von den Floating-Gates, wie es in den vorhergehenden Figuren gezeigt ist. Die Steuerstrukturen werden auch als Steuertore oder Wortleitungen bezeichnet.
  • In 3C ist die Zwischenstruktur von 3B gezeigt, und zusätzlich Drain/Source-Kontakte, um die Kontaktbereiche zu verbinden. Ein erster Kontakt 3142 ist zwischen dem ersten Floating-Gate 157 und dem zweiten Floating-Gate 167' angeordnet, ein zweiter Kontakt 3144 ist so auf dem Bulkbereich 3140 angeordnet, dass die Floating-Gates 157 und 167 zwischen den Kontakten 3142 und 3144 angeordnet sind. Ein dritter Kontakt 3146 ist auf dem ersten Bulkbereich 3140 angeordnet, so dass die Floating-Gates 157' und 167' zwischen dem dritten Kontakt 3146 und dem ersten Kontakt 3142 angeordnet sind. Weitere Kontakte sind auf die gleiche Weise auf dem zweiten aktiven Bereich 3140 und dem dritten Bulkbereich 3340 angeordnet.
  • 3D zeigt die Struktur von 3C und zusätzlich eine erste Metallisierungsschicht (siehe Punkt-Strich-Linien), wobei eine erste Metallstruktur 3152 auf dem ersten Kontakt 3142 angeordnet ist, eine zweite Metallstruktur 3154 auf dem zweiten Kontakt 3144 angeordnet ist, und eine dritte Metallstruktur 3156 auf dem dritten Kontakt 3146 angeordnet ist. Die Metallstrukturen sind parallel angeordnet, wobei aufeinanderfolgende Metallstrukturen sich bezüglich der Position der Kontakte in entgegengesetzten Richtungen erstrecken. Ähnliche Metallstrukturen sind auf den Kontakten der anderen Bulkbereiche 3240 und 3340 angeordnet.
  • 3E zeigt die Zwischenstruktur von 3D und zusätzlich Durchgangslöcher, die auf den Metallstrukturen angeordnet sind. Ein erstes Durchgangsloch 3162 ist auf der ersten Metallstruktur 3152 an der gegenüberliegenden Seite der Metallstruktur bezüglich der Position des ersten Kontakts 3142 angeordnet. Auf entsprechende Weise ist ein zweites Durchgangsloch 3164 auf der zweiten Metallstruktur 3154 angeordnet, und ein drittes Durchgangsloch 3166 auf der dritten Metallstruktur 3156. Weitere Durchgangslöcher sind auf gleiche Weise auf den Metallstrukturen angeordnet, die auf den anderen Bulkbereichen 3240 und 3340 angeordnet sind.
  • 3F zeigt die Endstruktur, die die Zwischenstruktur von 3E und zusätzlich Bitleitungen umfasst, die mit den Durchgangslöchern verbunden sind. Die Bitleitungen sind senkrecht zu den Wortleitungen angeordnet. Eine erste Bitleitung 3122 ist mit dem ersten Durchgangsloch 3162 verbunden, und eine zweite Bitleitung 3132 ist mit dem zweiten und dritten Durchgangsloch 3164 und 3166 verbunden. Eine dritte Bitleitung 3222 und eine vierte Bitleitung 3232 sind mit den Durchgangslöchern verbunden, die den Strukturen zugeordnet sind, die auf dem zweiten Bulkbereich 3240 angeordnet sind, und eine fünfte Bitleitung 3322 und eine sechste Bitleitung 3332 sind mit den Durchgangslöchern verbunden, die der Struktur zugeordnet sind, die auf dem dritten Bulkbereich 3340 angeordnet ist. Für eine bessere Vergleichbarkeit mit den 1A bis 2P wurden der Kanalbereich 140 und der erste Abschnitt 142 und der zweite Abschnitt 144 zu 3F hinzugefügt, für eine programmierbare Floating-Gate-Struktur. Der Kontakt 3142, die erste Metallstruktur 3152, das erste Durchgangsloch 3162 und die erste Bitleitung 3122 bilden eine erste Bitleitung, die vergleichbar ist mit der ersten Bitleitung 122, die in den vorhergehenden Figuren gezeigt ist. Folglich bilden der zweite Kontakt 3144, die zweite Metallstruktur 3154, das zweite Durchgangsloch 3164 und die zweite Bitleitung 3132 eine zweite Bitleitung, die vergleichbar ist mit der zweiten Bitleitung 132, wie sie in den vorhergehenden Figuren gezeigt ist.
  • Nachfolgend werden Lese-, Lösch- und Schreiboperationen, die an der programmierbaren Speichervorrichtung durchgeführt werden, basierend auf 4A bis 4F beschrieben. Der besseren Lesbarkeit halber zeigen 4A bis 4F nur einen ersten Bulkbereich 3140, und die programmierbaren Transistorstrukturen und Verbindungsstrukturen einschließlich der ersten und zweiten Bitleitung 3122, 3132 des Ausführungsbeispiels der programmierbaren Speichervorrichtung gemäß 3F.
  • 4A bis 4D zeigen Leseoperationen und die entsprechenden Stromflüsse für eine erste programmierbare Struktur 150 und die zweite programmierbare Struktur 160 eines Ausführungsbeispiels des Halbleiterbauelements 100, 100', 100'', 200. Anders ausgedrückt, 4A bis 4F zeigen ein Ausführungsbeispiel einer programmierbaren Speichervorrichtung, die ein erstes Halbleiterbauelement und ein zweites Halbleiterbauelement umfasst, wobei das erste und das zweite Halbleiterbauelement einen gemeinsamen Bulkbereich 3140 aufweisen. Die Floating-Gates 157, 167, die Steuerstrukturen 152, 162 und die zugeordneten Abschnitte 142, 144 stellen ein Ausführungsbeispiel des Halbleiterbauelements gemäß 1A bis 2P dar, wobei das Floating-Gate 157', 167', die Steuerstrukturen 152', 162' und die Abschnitte 142', 144' ein zweites Halbleiterbauelement gemäß 1A bis 2P bilden.
  • 4A zeigt eine Leseoperation der ersten programmierbaren Struktur 150 des ersten Halbleiterbauelements 150. Die erste programmierbare Struktur 150 speichert einen ersten Informationswert (gelöscht). Der erste Kontaktbereich (nicht gezeigt) ist mit einer Massespannung GND verbunden, während die zweite Kontaktstruktur (nicht gezeigt) mit einem Erfassungsverstärker verbunden ist, der eine Stromquelle umfasst. Eine Lesespannung VLESE, die an die erste Steuerstruktur 152 geliefert wird („LESE” in 4A), und eine Brückenspannung VBRÜCKE sind an eine zweite Steuerstruktur 162 angelegt („ein” in 4A). Wie es basierend auf 2A erläutert wird, sind beide Abschnitte 142, 144 leitfähig, und ein Strom fließt von der zweiten Bitleitung 3132 durch den Kanalbereich und die erste Bitleitung 3122. Folglich wird die Spannung an der zweiten Bitleitung 3132 hinuntergezogen zu einem gegebenen Schwellenwert, und der Erfassungsverstärker liest den ersten Informationswert von der ersten programmierbaren Struktur des ersten Halbleiterbauelements. Während der Leseoperation des ersten Halbleiterbauelements sind die Steuerstrukturen 152', 162' des zweiten Halbleiterbauelements nicht aktiviert („aus”), um unbeabsichtigte Einflüsse von den programmierbaren Strukturen des zweiten Halbleiterbauelements zu verhindern.
  • 4B zeigt ein ähnliches Szenario wie in 4A, in 4B speichert jedoch die programmierbare Struktur 150 einen zweiten Informationswert (programmiert). Die programmierte programmierbare Struktur, die auch als programmierte Zelle bezeichnet wird, ermöglicht es dem Strom nicht, zu Masse GND zu fließen. Die Spannung an der zweiten Bitleitung 3132 behält eine Spannung bei, die höher ist als der gegebene Schwellenwert, und der entsprechende zweite Informationswert wird von dem Erfassungsverstärker ausgelesen.
  • Die überbrückte oder überwundene programmierbare Struktur 160 erfährt nicht die volle Brückenspannungsbelastung, sonder nur: VBRÜCKE – „Spannung, verursacht durch eine Stromquelle des Erfassungsverstärkers” = VBRÜCKE – Logikpegel = VBRÜCKE – 1,5 V, wobei 1,5 V beispielsweise die Versorgungsspannung VDD ist, die durch die Stromquelle des Erfassungsverstärkers erzeugt wird. Die Brückenspannung VBRÜCKE kann beispielsweise auf 5 V eingestellt sein. Das in 4B gezeigte Szenario entspricht dem in 2B gezeigten Szenario.
  • 4C zeigt eine Leseoperation der zweiten programmierbaren Struktur 160 des ersten Halbleiterbauelements. Die Brückenspannung VBRÜCKE ist an eine zweite Steuerstruktur 162 („lesen” in 4C) angelegt und die Brückenspannung ist an eine erste Steuerstruktur 152 („ein” in 4C) angelegt. Die erste Bitleitung 3122 ist mit einem Erfassungsverstärker verbunden, der eine Stromquelle umfasst, die zweite Bitleitung 3132 ist mit Massespannung GND verbunden. In 4C speichert die zweite programmierbare Struktur 160 einen ersten Informationswert. Folglich ermöglicht die gelöschte programmierbare Struktur oder gelöschte Zelle einen Stromfluss (siehe Pfeil) zu Masse GND, und der Erfassungsverstärker liest den entsprechenden ersten Informationswert oder gelöschten Zustand von der zweiten programmierbaren Struktur des ersten Halbleiterbauelements. Das Szenario gemäß 4C entspricht dem Szenario, das basierend auf 2E beschrieben ist.
  • 4D zeigt ein ähnliches Szenario wie 4C, in 4D speichert jedoch die zweite programmierbare Struktur 160 den zweiten Informationswert. Eine programmierte programmierbare Struktur oder eine programmierte Zelle ermöglicht es nicht, dass ein Strom zu Masse GND fließt. Folglich behält die Spannung an der ersten Bitleitung 3122 eine Spannung über der Schwellenspannung bei, und der Erfassungsverstärker liest den entsprechenden zweiten Informationswert oder programmierten Zustand für die zweite programmierbare Struktur des ersten Halbleiterbauelements. Dieses Szenario entspricht dem, das basierend auf 2F beschrieben ist.
  • Ähnlich zu 4B erfährt die überbrückte programmierbare Struktur oder überwundene Zelle nicht die volle Brückenspannungsentlastung, sondern eine Brückenspannungsentlastung reduziert um die Erfassungsverstärkerspannung SA, anders ausgedrückt, VBRÜCKE – SA = VBRÜCKE – Logikpegel = VBRÜCKE – 1,5 V. Anders ausgedrückt, die Steuerung (in 4 nicht gezeigt) ist angepasst, um die Verbindungen mit den Bitleitungen und den Steuerstrukturen auszutauschen, um eine der zwei programmierbaren Strukturen des Halbleiterbauelements zu lesen (siehe 4A und 4B zum Lesen der ersten programmierbaren Struktur 150 und 4C und 4D zum Lesen der zweiten programmierbaren Struktur 160).
  • 4E zeigt die Löschoperation für die zweite programmierbare Struktur 160 des ersten Halbleiterbauelements. Dieses Szenario entspricht dem Szenario, das basierend auf 2M beschrieben wurde. Die Löschspannung VLÖSCH ist an die zweite Steuerstruktur 162 des ersten Halbleiterbauelements angelegt. Die Sperrspannung VSPERR ist an die erste Steuerstruktur 152 des ersten Halbleiterbauelements und an beide Steuerstrukturen 152', 162' des zweiten Halbleiterbauelements angelegt. Die Sperrspannung VSPERR ist nicht so positiv wie die erste Bulkspannung Vbulk1 und nicht so negativ wie die Löschspannung VLÖSCH. Somit wird keine Belastung an die erste programmierbare Struktur 150 und die programmierbaren Strukturen des zweiten Halbleiterbauelements angelegt, d. h. diese programmierbaren Strukturen werden nicht gelöscht. Der Spannungsabfall von VOXID (Voxide) über der isolierenden Struktur der isolierenden Struktur 158 und über den isolierenden Strukturen der programmierbaren Strukturen des zweiten Halbleiterbauelements ist somit VOXID = VSPERR – Vbulk1. Der Spannungsabfall zwischen der ersten Steuerstruktur 152 der ersten programmierbaren Struktur und der zweiten Steuerstruktur 162 der zweiten programmierbaren Struktur (VSEITENWAND) ist definiert als: VSEITENWAND = VSPERR – VLÖSCH. Die Steuerstruktur oder Wortleitung 162, die zu löschen ist, erfährt einen hohen Spannungsabfall über dem Tunneloxid, d. h. der isolierenden Struktur 168. Die Spannung über dem Tunneloxid ist definiert als: VTUNNEL = VLÖSCH – Vbulk1. Somit wird die zweite programmierbare Struktur 160 gelöscht. Der Pfeil in 4E zeigt eine Richtung der effektiven Tunnelung. Das Bulkpotential ist vorwärts vorgespannt. Ein Drei-Wannen-Konzept verhindert Kurzschlüsse gegen Substratmasse GND, wie es basierend auf 2O und 2P beschrieben ist. Die Bitleitungen 3122, 3132 sind mit der ersten Bulkspannung Vbulk1 verbunden oder sind floatend.
  • 4F zeigt das Programmieren oder Schreiben der zweiten programmierbaren Struktur 160 des ersten Halbleiterbauelements innerhalb der programmierbaren Speichervorrichtung. Der Schritt entspricht demjenigen, der bereits basierend auf 2N erörtert wurde. Eine Schreibspannung VSCHREIB ist an die zweite Steuerstruktur 162 der zweiten programmierbaren Struktur angelegt. Die Sperrspannung VSPERR ist an die erste Steuerstruktur der ersten programmierbaren Struktur angelegt, und die Steuerstrukturen 152', 162' der programmierbaren Strukturen des zweiten Halbleiterbauelements sollten unbeabsichtigte Programmierung dieser programmierbaren Strukturen verhindern. Die Sperrspannung VSPERR ist nicht so negativ wie die zweite Bulkspannung Vbulk1 und nicht so positiv wie die Schreibspannung VSCHREIB. Somit ist keine Belastung an die erste programmierbare Struktur und die programmierbaren Strukturen des zweiten Halbleiterbauelements angelegt, d. h. diese programmierbaren Strukturen werden nicht programmiert. Der Spannungsabfall VOXID über der isolierenden Struktur 158 der ersten programmierbaren Struktur und den entsprechenden isolierenden Strukturen der programmierbaren Strukturen des zweiten Halbleiterbauelements ist definiert als: VOXID = VSPERR – VDATEN. VDATEN ist die Spannung, die an die erste und zweite Bitleitung 3122, 3132 angelegt ist und definiert einen Informationswert, der in der zweiten programmierbaren Struktur zu speichern ist. Der Spannungsabfall über dem Seitenwandoxid, d. h. die isolierende Struktur, die zwischen der ersten Steuerstruktur 152 und der zweiten Steuerstruktur 162 des ersten Halbleiterbauelements angeordnet ist, ist definiert als: VSEITENWAND = VSPERR – VSCHREIB. Die Steuerstruktur oder Wortleitung 162 der programmierbaren Struktur, die zu löschen ist, erfährt einen hohen Spannungsabfall über dem Tunneloxid 168, wobei der Spannungsabfall VTUNNEL definiert ist als: VTUNNEL = VSCHREIB – VDATEN. Falls die Sperrspannung VSPERR als Datenspannung VDATEN angelegt ist, d. h. VDATEN = VSPERR, wird der Löschzustand der zweiten programmierbaren Struktur gehalten oder beibehalten. Falls eine zweite Bulkspannung Vbulk2 als Datenspannung VDATEN angelegt ist, d. h. VDATEN = Vbulk, wird die zweite programmierbare Struktur 160 programmiert, oder anders ausgedrückt, ein zweiter Informationswert wird in der zweiten programmierbaren Struktur 160 gespeichert. Für die Programmieroperation ist das Bulkpotential negativ. Der Pfeil in 4F zeigt die effektive Tunnelung. Die Spannung in dem Kanalbereich VKANAL (Vchannel) hängt von der Datenspannung VDATEN ab, die an die Bitleitungen 3122, 3132 angelegt ist.
  • Obwohl Ausführungsbeispiele des Halbleiters beschrieben wurden, die angepasst sind, um einen ersten oder zweiten Informationswert zu speichern, können weitere Ausführungsbeispiele angepasst werden, um mehr als zwei unterschiedliche Informationswerte zu speichern. Diese werden auch als Mehrebenenausführungsbeispiele oder Zellenstrukturen bezeichnet. Solche Ausführungsbeispiele unterscheiden zwischen mehreren unterschiedlichen Ladungsschwellenwerten und legen hintereinander mehrere unterschiedliche Lesespannungen an zum Lesen der gespeicherten Informationswerte.
  • Nachfolgend wird ein Drei-Ebenen-Ausführungsbeispiel des Halbleiterbauelements mit einer n-Kanal-Transistorstruktur und einer Negativladungseinfangstruktur erläutert. Für solch ein Drei-Ebenen-Ausführungsbeispiel entspricht beispielsweise eine elektrische Ladung mit einem Betrag unter einem gegebenen ersten Ladungsschwellenwert einem ersten Informationswert, eine elektrische Ladung mit einem Betrag über dem gegebenen ersten Ladungsschwellenwert und unter einem zweiten Ladungsschwellenwert entspricht einem zweiten Informationswert, und eine elektrische Ladung mit einer Größe über dem gegebenen zweiten Ladungsschwellenwert entspricht einem dritten Informationswert. Diese Ausführungsbeispiele sind weiter angepasst, um während Leseoperationen hintereinander zwei unterschiedliche Lesespannungen anzulegen: eine erste und eine zweite Lesespannung. Die erste Lesespannung VLESE1 ist definiert, so dass, falls ein erster Informationswert (gelöscht) in der ersten programmierbaren Struktur 150 gespeichert ist, die Lesespannung VLESE hoch genug ist, um den ersten Abschnitt in einen leitfähigen Zustand zu versetzen, und falls ein zweiter Informationswert (programmiert1) oder dritter Informationswert (programmiert2) in der ersten programmierbaren Struktur 150 gespeichert ist, ist die Lesespannung VLESE klein genug, um den ersten Abschnitt 142 in einem blockierenden Zustand zu halten. Die zweite Lesespannung VLESE2 ist definiert, so dass, falls ein erster oder zweiter Informationswert (gelöscht, programmiert1) in der ersten programmierbaren Struktur 150 gespeichert ist, die Lesespannung VLESE2 hoch genug ist, um den ersten Abschnitt in einen leitfähigen Zustand zu versetzen, und falls ein dritter Informationswert (programmiert2) in der ersten programmierbaren Struktur 150 gespeichert ist, ist die Lesespannung VLESE2 klein genug, um den ersten Abschnitt 142 in einem blockierenden Zustand zu halten. Somit wird durch sequentielles Anlegen beider Lesespannungen der erste Informationswert (gelöscht) erfasst oder gelesen, falls der erste Abschnitt nur in einem leitfähigen Zustand ist, wenn die erste Lesespannung (und nicht die zweite Lesespannung) angelegt ist, der zweite Informationswert (programmiert1) wird erfasst oder gelesen, falls der erste Abschnitt nur in einem leitfähigen Zustand ist, wenn die zweite Lesespannung (und nicht die erste Lesespannung) angelegt ist, und der dritte Informationswert (programmiert2) wird erfasst oder gelesen, falls der erste Abschnitt in einem blockierenden Zustand ist wenn beide Lesespannungen angelegt sind.
  • Um das Obige zusammenzufassen, ermöglichen es Ausführungsbeispiele des Halbleiterbauelements und der programmierbaren Speichervorrichtung, eine flache optimierte und kostengünstige eingebettete nichtflüchtige Speicherarchitektur (eNVM; eNVM = embedded non-volatile memory) zu entwickeln, die gleichzeitig eine hervorragende Leistungsfähigkeit aufweist. Der eingebettete nichtflüchtige Speicher enthält nichtflüchtige Daten, die so schnell wie möglich gelesen werden müssen, und im Vergleich zum Lesen nur sehr langsam geschrieben werden müssen. Ausführungsbeispiele des Halbleiterbauelements umfassen zwei getrennte programmierbare Transistoren, die seriell auf ähnliche Weise angeordnet sind wie bei NAND-Strukturen. Ausführungsbeispiele des Halbleiterbauelements können daher auch als minimale NAND-Strukturen bezeichnet werden. Auslesen von den Zellen kann auf solche Weise bewirkt werden, dass die programmierbare Struktur oder Zelle, die zu überbrücken ist, immer ein virtuelles „hohes” Potential auf dem Kanal sieht. Das heißt, die Zellenbelastung für die Zelle, die zu überbrücken ist, ist minimiert.
  • Unter Verwendung einer Stromquelle neigt ein Erfassungsverstärker SA dazu, die Erfassungsleitung zu einem hohen Zustand zu ziehen. Das Erfassungstor desselben wird zu der geeigneten physikalischen Leitung geschaltet, abhängig von der Adresse. Andere verbleibende Leitungen, die nicht mit einem Erfassungsverstärker verbunden sind, werden zu Massespannung GND gezogen. Ein alternatives Ausführungsbeispiel zum Lesen der programmierbaren Strukturen kann realisiert werden durch Verwenden des gleichen Konzepts mit einer umgekehrten Polarisation. In diesem Fall umfasst der Erfassungsverstärker eine Stromsenke und alle Arrayleitungen oder Bitleitungen, die nicht mit einem Erfassungsverstärker verbunden sind, sind beispielsweise mit der Versorgungsspannung VDD verbunden. Hier ist dann die Zelle, die zu überbrücken ist, nicht zwischen dem Erfassungsverstärker und der Zelle angeordnet, die auszulesen ist, sondern zwischen der Versorgungsspannung-VDD-Zuführleitung und der Zelle, die auszulesen ist.
  • Bei Ausführungsbeispielen des Halbleiterbauelements ist die Gate-Störung (gate-disturb) des Transistors, die zu überbrücken ist, besonders klein, insbesondere klein im Vergleich zu normalen NAND-Strukturen. Somit kann eine höhere Zyklusrobustheit oder Lebenszyklusdauer erreicht werden.
  • Die serielle Anordnung von zwei Speicherzellen wendet die Gefahr von Leckstrom aufgrund einer übergelöschten Zelle ab. Sektorauswahltransistoren, die beispielsweise Sektoren von 32 Wortleitungen voneinander trennen, um das Problem von Leckströmen zu reduzieren, werden überflüssig. Ausführungsbeispiele des Halbleiterbauelements und der programmierbaren Speichervorrichtung können implementiert werden unter Verwendung von nur einer negativen Pumpe und zwei positiven Pumpen. Beim Vergleichen der Ausführungsbeispiele des Halbleiterbauelements mit bekannten UCP-Zellenarchitekturen, die großen Mehraufwand erfordern, beispielsweise ein 7-Pumpen-Spannungssystem, können Pumpen auf ähnliche Weise eingespart werden wie bei der EEPROM-Architektur. Eine weitere Haupteinsparung sind die Drainkontakte in dem Zellenarray. Für die gleiche Bitarraygröße sind nur die Hälfte der Drain/Source-Kontakte erforderlich im Vergleich zu dem UPC-Zellenarray. Im Vergleich zu bekannten Zwei-Transistor-Zellen-EEPROM-Architekturen, die pro programmierbaren Transistor einen Auswahltransistor umfassen, um Leckströme zu vermeiden, kann der Arrayverbrauch für programmierbare Nur-Lese-Speicher-Architekturen verringert werden.
  • Ferner erfordert ein Lesezugriff beispielsweise zwei Wortleitungen oder Steuerstrukturen, die auf einen hohen Zustand eingestellt werden unter Verwendung unterschiedlicher Spannungen (einer Lesespannung und einer Überbrückungsspannung). Die Erfassungsverstärkerverbindung hängt nicht nur von der Blockadresse, sondern auch von der Wortleitungsadresse ab.
  • Weitere Ausführungsbeispiele des Halbleiterbauelements umfassen eine Steuerung 170, wobei die Steuerung angepasst ist, um eine Lesespannung VLESE an die Steuerstruktur der programmierbaren Struktur anzulegen, die zu lesen ist, eine Brückenspannung VBRÜCKE an die Steuerstruktur der programmierbaren Struktur, die zu überbrücken ist, eine niedrige Spannung an den Kontaktbereich, der mit dem Abschnitt des Kanalbereichs verbunden ist, der der programmierbaren Struktur zugeordnet ist, die zu lesen ist, und eine hohe Spannung an den Kontaktbereich, der mit dem Abschnitt verbunden ist, der der programmierbaren Struktur zugeordnet ist, die zu überbrücken ist, zum Lesen des Informationswerts, der in der programmierbaren Struktur gespeichert ist, die zu lesen ist, wobei die hohe Spannung höher ist als die niedrige Spannung, wobei die Lesespannung definiert ist, so dass, falls ein erster Informationswert in der programmierbaren Struktur gespeichert ist, die zu lesen ist, der Abschnitt des Kanalbereichs, der der programmierbaren Struktur zugewiesen ist, die zu lesen ist, in einem leitfähigen Zustand ist, und falls ein zweiter Informationswert in der programmierbaren Struktur gespeichert ist, die zu lesen ist, der Abschnitt des Kanals, der der programmierbaren Struktur zugeordnet ist, die zu lesen ist, in einem blockierenden Zustand ist, und wobei die Brückenspannung definiert ist, so dass der Abschnitt, der der programmierbaren Struktur zugeordnet ist, die zu überbrücken ist, in einem leitfähigen Zustand ist, unabhängig davon, ob der erste Informationswert oder der zweite Informationswert in der programmierbaren Struktur gespeichert ist, die zu überbrücken ist.
  • Mit Bezugnahme beispielsweise auf 2A und 2I ist die erste programmierbare Struktur 150 die Struktur, die zu lesen ist, die zweite programmierbare Struktur 160 oder andere Struktur der beiden programmierbaren Strukturen ist die Struktur, die zu überbrücken ist. Bezüglich dieser beiden Ausführungsbeispiele beschreibt 2A ein Ausführungsbeispiel, das einen Erfassungsverstärker mit einer Stromquelle umfasst, wobei die Stromquelle eine gegebene hohe Spannung an die programmierbare Struktur 160 anlegt, die zu überbrücken ist, beispielsweise die Versorgungsspannung VDD, und wobei die programmierbare Struktur 150, die zu lesen ist, mit einer niedrigen Spannung verbunden ist, beispielsweise Masse GND. 2I dagegen beschreibt ein Ausführungsbeispiel, das einen Erfassungsverstärker mit einer Stromsenke umfasst, wobei die Stromsenke eine niedrige Spannung an die programmierbare Struktur 150 anlegt, die zu lesen ist, beispielsweise Masse GND, und wobei eine hohe Spannung, beispielsweise die Versorgungsspannung VDD, an die programmierbare Struktur 150 angelegt ist, die zu überbrücken ist.
  • Bei beiden Ausführungsbeispielen ist die Steuerung angepasst, um eine Lesespannung VLESE an die erste Steuerstruktur, und eine Brückenspannung VBRÜCKE an die zweite Steuerstruktur anzulegen, und um einen Erfassungsverstärker mit dem ersten Kontaktbereich 120 (siehe SA in 2I) oder dem zweiten Kontaktbereich 130 (siehe SA in 2A) zu verbinden und eine gegebene Spannung mit dem anderen jeweiligen Kontaktbereich 130, 120 (siehe VDD verbunden mit dem zweiten Kontaktbereich 130 in 2I und GND verbunden mit dem ersten Kontaktbereich 120 in 2A) zum Lesen des Informationswerts, der in der ersten programmierbaren Struktur gespeichert ist, und zum Schalten des Anlegens der Lesespannung VLESE und der Brückenspannung VBRÜCKE zwischen der ersten Steuerstruktur 152 und der zweiten Steuerstruktur 162, und zum Schalten der Verbindung mit dem Erfassungsverstärker SA und der gegebenen Spannung zwischen dem ersten und zweiten Kontaktbereich zum Lesen des Informationswerts, der in der zweiten programmierbaren Struktur gespeichert ist (siehe geschaltete Verbindungen in 2B im Vergleich zu 2A und geschaltete Verbindungen in 2F im Vergleich zu 2E).
  • Bezüglich der oben erwähnten gegebenen Spannung, die an den anderen jeweiligen Kontaktbereich angelegt ist, kann die Steuerung angepasst sein, um eine niedrige Spannung an den anderen Kontaktbereich anzulegen, wenn der Erfassungsverstärker eine Stromquelle umfasst, wobei die Stromquelle andererseits eine hohe Spannung bereitstellt (siehe 2A, 2B), und um eine hohe Spannung an den anderen Kontaktbereich anzulegen, wenn der Erfassungsverstärker eine Stromsenke umfasst, wobei die Stromsenke andererseits eine niedrige Spannung bereitstellt (siehe 2I, 2J), so dass eine hohe Spannung an dem Kontaktbereich der programmierbaren Struktur zugeordnet ist, die zu überbrücken ist (siehe 2A, 2B und 2I, 2J), und eine niedrige Spannung an dem Kontaktbereich der programmierbaren Struktur zugeordnet ist, die zu lesen ist, unabhängig davon, ob das Ausführungsbeispiel eine Stromquelle (2A, 2B) oder Stromsenke (2I, 2J) umfasst. Der erste Abschnitt 142 kann so gesehen werden, dass er der ersten programmierbaren Struktur 150 zugeordnet ist, da ihre Leitfähigkeit gesteuert wird durch die erste programmierbare Struktur, und der zweite Abschnitt 144 kann so gesehen werden, dass er der zweiten programmierbaren Struktur 160 zugeordnet ist, da seine Leitfähigkeit durch die zweite programmierbare Struktur gesteuert wird.
  • Anders ausgedrückt, für Ausführungsbeispiele mit einer Stromquelle (siehe 2A, 2B) ist die Steuerung angepasst, um immer die hohe Spannung, z. B. der Stromquelle, an die programmierbare Struktur anzulegen, die zu überbrücken ist, durch Schalten nicht nur der Lese- und Brückenspannungsverbindungen, wenn geschaltet wird, um die anderen der beiden programmierbaren Strukturen zu lesen, sondern auch der Kontaktbereichsverbindungen. Auf ähnliche Weise, für Ausführungsbeispiele mit einer Stromsenke (siehe 2I, 2J) ist die Steuerung angepasst, um immer die hohe Spannung, z. B. eine Leistungsversorgungsspannung VDD, an die programmierbare Struktur anzulegen, die zu überbrücken ist, durch Schalten nicht nur der Lese- und Brückenspannungsverbindungen zum Lesen der anderen der beiden zwei programmierbaren Strukturen, sondern auch der Kontaktbereichverbindungen.
  • Das vorher erwähnte Schalten der Verbindungen der jeweiligen Kontaktbereiche der Leseleitungen zusammen mit dem Schalten der Lese- und Brückenspannungen und die Fähigkeit, somit immer eine hohe Spannung an die programmierbare Struktur anzulegen, die zu überbrücken ist, reduziert die Belastung, die auf die programmierbaren Strukturen ausgeübt wird, die zu überbrücken sind, und erhöht somit die Zykluslebensdauer der programmierbaren Struktur selbst und des gesamten Halbleiterbauelements.
  • Abhängig von bestimmten Implementierungsanforderungen der erfindungsgemäßen Verfahren können die erfindungsgemäßen Verfahren in Hardware oder in Software implementiert werden. Die Implementierung kann durchgeführt werden unter Verwendung eines digitalen Speichermediums, insbesondere einer Platte, einer CD oder einer DVD mit einem darauf gespeicherten elektronisch lesbaren Steuersignal, die mit einem programmierbaren Computersystem zusammenwirkt, so dass ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens durchgeführt wird. Allgemein ist ein Ausführungsbeispiel der vorliegenden Erfindung daher ein Computerprogramm, das mit einem Programmcode hergestellt wird, der auf einem maschinenlesbaren Träger gespeichert ist, wobei der Programmcode wirksam ist zum Durchführen des erfindungsgemäßen Verfahrens, wenn das Computerprogrammprodukt auf einem Computer läuft. Anders ausgedrückt, Ausführungsbeispiele des erfindungsgemäßen Verfahrens sind daher ein Computerprogramm mit einem Programmcode zum Durchführen von zumindest einem der erfindungsgemäßen Verfahren, wenn das Computerprogramm auf einem Computer läuft.

Claims (25)

  1. Halbleiterbauelement, das folgende Merkmale umfasst: einen Kanalbereich (140), der in einem Halbleitersubstrat (110) zwischen einem ersten Kontaktbereich (120) und einem zweiten Kontaktbereich (130) angeordnet ist; eine erste programmierbare Struktur (150), die eine erste, mit einer ersten Wortleitung (156) verbundene Steuerstruktur (152) umfasst, wobei die erste programmierbare Struktur (150) angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts (142) des Kanalbereichs (140) von einer Spannung abhängt, die über die erste Wortleitung (156) an die erste Steuerstruktur (152) der ersten programmierbaren Struktur (150) angelegt ist, und von einem Informationswert, der in der ersten programmierbaren Struktur (150) gespeichert ist; und eine zweite programmierbare Struktur (160), die eine zweite, mit einer zweiten Wortleitung (166) verbundene Steuerstruktur (162) umfasst, wobei die zweite programmierbare Struktur (160) angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts (144) des Kanalbereichs (140) von einer Spannung abhängt, die über die zweite Wortleitung (166) an die zweite Steuerstruktur (162) der zweiten programmierbaren Struktur (160) angelegt ist, und von einem Informationswert, der in der zweiten programmierbaren Struktur (160) gespeichert ist, wobei der erste Abschnitt (142) und der zweite Abschnitt (144) des Kanalbereichs (140) elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich (120) und den zweiten Kontaktbereich (130), und wobei die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) durch eine isolierende Struktur voneinander getrennt sind.
  2. Halbleiterbauelement gemäß Anspruch 1, das ferner eine erste Leseleitung (122) und eine zweite Leseleitung (132) umfasst, wobei der erste Kontaktbereich (120) des Halbleiterbauelements elektrisch verbunden ist mit der ersten Leseleitung (122), und wobei der zweite Kontaktbereich (130) des Halbleiterbauelements elektrisch verbunden ist mit der zweiten Leseleitung (132).
  3. Halbleiterbauelement gemäß Anspruch 1 oder 2, bei dem die erste Steuerstruktur (152) mit einer anderen Spannung verbindbar ist als die zweite Steuerstruktur (162).
  4. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 3, das ferner folgendes Merkmal umfasst: eine Steuerung (170), die angepasst ist, um eine Spannung an die erste Steuerstruktur (152) und die zweite Steuerstruktur (162) anzulegen.
  5. Halbleiterbauelement gemäß Anspruch 4, bei dem die Steuerung (170) angepasst ist, um eine Lesespannung an die erste Steuerstruktur (152) anzulegen und eine Brückenspannung an die zweite Steuerstruktur (162), um ein Lesen des Informationswerts zu ermöglichen, der in der ersten programmierbaren Struktur (150) gespeichert ist, wobei die Lesespannung definiert ist, so dass, falls ein erster Informationswert in der ersten programmierbaren Struktur (150) gespeichert ist, der erste Abschnitt (142) in einem leitfähigen Zustand ist, und falls ein zweiter Informationswert in der ersten programmierbaren Struktur (150) gespeichert ist, der erste Abschnitt (142) in einem blockierenden Zustand ist, und wobei die Brückenspannung definiert ist, so dass der zweite Abschnitt (144) in einem leitfähigen Zustand ist, unabhängig davon, ob der erste Informationswert oder der zweite Informationswert in der zweiten programmierbaren Struktur (160) gespeichert ist.
  6. Halbleiterbauelement gemäß Anspruch 4, bei dem die Steuerung (170) angepasst ist, um eine Lesespannung an die zweite Steuerstruktur (162) und eine Brückenspannung an die erste Steuerstruktur (152) anzulegen, um ein Lesen des Informationswerts zu ermöglichen, der in der zweiten programmierbaren Struktur (150) gespeichert ist, wobei die Lesespannung definiert ist, so dass, falls ein erster Informationswert in der zweiten programmierbaren Struktur (160) gespeichert ist, der zweite Abschnitt (144) in einem leitfähigen Zustand ist, und falls ein zweiter Informationswert in der zweiten programmierbaren Struktur (160) gespeichert ist, der zweite Abschnitt (144) in einem blockierenden Zustand ist, und wobei die Brückenspannung definiert ist, so dass der erste Abschnitt (142) in einem leitfähigen Zustand ist, unabhängig davon, ob der erste Informationswert oder der zweite Informationswert in der ersten programmierbaren Struktur (150) gespeichert ist.
  7. Halbleiterbauelement gemäß einem der Ansprüche 4 bis 6, das ferner folgende Merkmale umfasst: einen Erfassungsverstärker (210), der eine Stromquelle umfasst, wobei der Erfassungsverstärker (210) mit der Steuerung (170) gekoppelt ist.
  8. Halbleiterbauelement gemäß Anspruch 7, bei dem der Erfassungsverstärker (210) angepasst ist, um einen Spannungspegel des zweiten Kontaktbereichs (130) zu messen, um den Informationswert zu lesen, der in der ersten programmierbaren Struktur (150) gespeichert ist; und wobei die Steuerung (170) angepasst ist, um den zweiten Kontaktbereich (130) mit der Stromquelle des Erfassungsverstärkers (210) zu verbinden, und um den ersten Kontaktbereich (120) mit einer vorbestimmten Spannung zu verbinden, so dass, falls der erste Abschnitt (142) und der zweite Abschnitt (144) in einem leitfähigen Zustand sind, der Spannungspegel an dem zweiten Kontaktbereich (130) unter einen gegebenen Schwellenwert heruntergezogen wird.
  9. Halbleiterbauelement gemäß Anspruch 7, bei dem der Erfassungsverstärker (210) angepasst ist, um einen Spannungspegel des ersten Kontaktbereichs (120) zu messen, um den Informationswert zu lesen, der in der zweiten programmierbaren Struktur (160) gespeichert ist; und wobei die Steuerung (170) angepasst ist, um den ersten Kontaktbereich (120) mit der Stromquelle des Erfassungsverstärkers (210) zu verbinden, und um den zweiten Kontaktbereich (130) mit der vorbestimmten Spannung zu verbinden, so dass, falls der erste Abschnitt (142) und der zweite Abschnitt (144) in einem leitfähigen Zustand sind, der Spannungspegel an dem ersten Kontaktbereich (120) unter einen gegebenen Schwellenwert heruntergezogen wird.
  10. Halbleiterbauelement gemäß einem der Ansprüche 4 bis 9, das ferner folgendes Merkmal umfasst: einen Erfassungsverstärker (210), der eine Stromsenke umfasst, wobei der Erfassungsverstärker (210) mit der Steuerung (170) gekoppelt ist.
  11. Halbleiterbauelement gemäß Anspruch 10, bei dem der Erfassungsverstärker (210) angepasst ist, um einen Spannungspegel des ersten Kontaktbereichs (120) zu messen, um den Informationswert zu lesen, der in der ersten programmierbaren Struktur (150) gespeichert ist, und bei dem die Steuerung (170) angepasst ist, um den zweiten Kontaktbereich (130) mit einer weiteren vorbestimmten Spannung zu verbinden, und um den ersten Kontaktbereich (120) mit der Stromsenke zu verbinden, so dass, falls der erste Abschnitt (142) und der zweite Abschnitt (144) in einem leitfähigen Zustand sind, der Spannungspegel an dem ersten Kontaktbereich (120) über einen gegebenen Schwellenwert hochgezogen wird.
  12. Halbleiterbauelement gemäß Anspruch 10, bei dem der Erfassungsverstärker (210) angepasst ist, um einen Spannungspegel des zweiten Kontaktbereichs (130) zu messen, um den Informationswert zu lesen, der in der zweiten programmierbaren Struktur (160) gespeichert ist, und bei dem die Steuerung (170) angepasst ist, um den ersten Kontaktbereich (120) mit einer weiteren vorbestimmten Spannung zu verbinden, und um den zweiten Kontaktbereich (130) mit der Stromsenke zu verbinden, so dass, falls der erste Abschnitt (142) und der zweite Abschnitt (144) in einem leitfähigen Zustand sind, der Spannungspegel an dem zweiten Kontaktbereich (130) über einen gegebenen Schwellenwert hochgezogen wird.
  13. Halbleiterbauelement gemäß einem der Ansprüche 4 bis 12, bei dem die Steuerung (170) angepasst ist, um eine Lesespannung an die erste Steuerstruktur (152) und eine Brückenspannung an die zweite Steuerstruktur (162) anzulegen, und um einen Erfassungsverstärker (210) mit dem ersten oder zweiten Kontaktbereich (120, 130) zu verbinden und eine gegebene Spannung mit dem anderen Kontaktbereich zum Lesen des Informationswerts, der in der ersten programmierbaren Struktur (150) gespeichert ist, und um ein Anlegen der Lesespannung und der Brückenspannung zwischen der ersten und der zweiten Steuerstruktur (152, 162) zu schalten, und um eine Verbindung mit dem Erfassungsverstärker (210) und der gegebenen Spannung zwischen dem ersten und dem zweiten Kontaktbereich (120, 130) zu schalten, zum Lesen des Informationswerts, der in der zweiten programmierbaren Struktur (160) gespeichert ist.
  14. Halbleiterbauelement gemäß Anspruch 13, bei dem die Steuerung (170) angepasst ist, um immer eine hohe Spannung mit dem Kontaktbereich zu verbinden, der der programmierbaren Struktur zugeordnet ist, die zu überbrücken ist, und eine niedrige Spannung mit dem Kontaktbereich, der der programmierbaren Struktur zugeordnet ist, die zu lesen ist.
  15. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 14, bei dem die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) löschbar sind und programmierbare Strukturen sind, die angepasst sind, um eine elektrische Ladung zu speichern, wobei eine elektrische Ladung mit einem Betrag unter einem gegebenen Schwellenwert einem ersten Informationswert entspricht, und wobei eine elektrische Ladung mit einem Betrag über dem gegebenen Schwellenwert einem zweiten Informationswert entspricht.
  16. Halbleiterbauelement gemäß Anspruch 15, bei dem die erste programmierbare Struktur (150) ein erstes Floating-Gate (157) umfasst, wobei das erste Floating-Gate (157) zwischen einem ersten Steuertor und dem ersten Abschnitt angeordnet ist und elektrisch isoliert ist.
  17. Halbleiterbauelement gemäß Anspruch 16, bei dem die zweite programmierbare Struktur (160) ein zweites Floating-Gate (167) umfasst, wobei das zweite Floating-Gate (167) zwischen einem zweiten Steuertor und dem zweiten Abschnitt angeordnet ist und elektrisch isoliert ist.
  18. Halbleiterbauelement gemäß Anspruch 16 oder 17, das ferner folgende Merkmale umfasst: eine Steuerung (170), die angepasst ist, um eine Schreibspannung an die erste Steuerstruktur (152) und eine Sperrspannung an die zweite Steuerstruktur (162), und eine weitere Spannung an den Kanalbereich (140) anzulegen, um den zweiten Informationswert in der ersten programmierbaren Struktur (150) zu speichern, wobei eine Spannungsdifferenz zwischen der weiteren Spannung und der Schreibspannung groß genug ist, um den zweiten Informationswert in der ersten programmierbaren Struktur (150) zu speichern, und wobei die Spannungsdifferenz zwischen der weiteren Spannung und der Sperrspannung klein genug ist, um den Informationswert beizubehalten, der in der zweiten programmierbaren Struktur (160) gespeichert ist.
  19. Halbleiterbauelement gemäß Anspruch 16 oder 17, das ferner folgendes Merkmal umfasst: eine Steuerung (170), die angepasst ist, um eine Löschspannung an die erste Steuerstruktur (152), eine Sperrspannung an die zweite Steuerstruktur (162) und eine Bulkspannung an einen Bulkbereich anzulegen, um den ersten Informationswert in der ersten programmierbaren Struktur (150) zu speichern; wobei eine Spannungsdifferenz zwischen der Bulkspannung und der Löschspannung groß genug ist, um den ersten Informationswert in der ersten programmierbaren Struktur (150) zu speichern, und wobei die Spannungsdifferenz zwischen der Bulkspannung und der Sperrspannung klein genug ist, um den Informationswert in der zweiten programmierbaren Struktur (160) beizubehalten.
  20. Programmierbare Speichervorrichtung, die folgende Merkmale umfasst: eine Mehrzahl von Halbleiterbauelementen, wobei jedes Halbleiterbauelement folgende Merkmale umfasst: einen Kanalbereich (140), der in einem Halbleitersubstrat (110) zwischen einem ersten Kontaktbereich (120) und einem zweiten Kontaktbereich (130) angeordnet ist; eine erste programmierbare Struktur (150), die eine erste, mit einer ersten Wortleitung (156) verbundene Steuerstruktur (152) umfasst, wobei die erste programmierbare Struktur (150) angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts des Kanalbereichs (140) von einer Spannung abhängt, die über die erste Wortleitung (156) an die erste Steuerstruktur (152) der ersten programmierbaren Struktur (150) anlegbar ist, und von einem Informationswert, der in der ersten programmierbaren Struktur (150) gespeichert ist; und eine zweite programmierbare Struktur (160), die eine zweite, mit einer zweiten Wortleitung (166) verbundene Steuerstruktur (162) umfasst, wobei die zweite programmierbare Struktur (160) angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs (140) von einer Spannung abhängt, die über die zweite Wortleitung (166) an die zweite Steuerstruktur (162) der zweiten programmierbaren Struktur (160) anlegbar ist, und von einem Informationswert, der in der zweiten programmierbaren Struktur (160) gespeichert ist, wobei die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) durch eine isolierende Struktur voneinander getrennt sind, wobei der erste Abschnitt (142) und der zweite Abschnitt (144) des Kanalbereichs (140) elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich (120) und den zweiten Kontaktbereich (130); und eine erste Leseleitung (122) und eine zweite Leseleitung (132); wobei der erste Kontaktbereich (120) jedes Halbleiterbauelements der Mehrzahl von Halbleiterbauelementen elektrisch mit der ersten Leseleitung (122) verbunden ist, und wobei der zweite Kontaktbereich (130) jedes Halbleiterbauelements der Mehrzahl von Halbleiterbauelementen elektrisch mit der zweiten Leseleitung (132) verbunden ist, und wobei der Kanalbereich (140) jedes Halbleiterbauelements der Mehrzahl von Halbleiterbauelementen in dem gleichen Halbleitersubstrat (110) angeordnet ist.
  21. Programmierbare Speichervorrichtung gemäß Anspruch 20, bei der die Leseleitungen (122, 132) Bitleitungen umfassen.
  22. Programmierbare Speichervorrichtung gemäß Anspruch 20 oder 21, die ferner folgende Merkmale umfasst: eine weitere Mehrzahl von Halbleiterbauelementen, wobei jedes Halbleiterbauelement folgende Merkmale umfasst: einen Kanalbereich (140), der in einem Halbleitersubstrat (110) zwischen einem ersten Kontaktbereich (120) und einem zweiten Kontaktbereich (130) angeordnet ist; eine erste programmierbare Struktur (150), die eine erste, mit einer ersten Wortleitung (156) verbundene Steuerstruktur (152) umfasst, wobei die erste programmierbare Struktur (150) angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts des Kanalbereichs (140) von einer Spannung abhängt, die über die erste Wortleitung (156) an die erste Steuerstruktur (152) der ersten programmierbaren Struktur (150) anlegbar ist, und von einem Informationswert, der in der ersten programmierbaren Struktur (150) gespeichert ist; und eine zweite programmierbare Struktur (160), die eine zweite, mit einer zweiten Wortleitung (166) verbundene Steuerstruktur (162) umfasst, wobei die zweite programmierbare Struktur (160) angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs (140) von einer Spannung abhängt, die über die zweite Wortleitung (166) an die zweite Steuerstruktur (162) der zweiten programmierbaren Struktur (160) anlegbar ist, und von einem Informationswert, der in der zweiten programmierbaren Struktur (160) gespeichert ist, wobei die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) durch eine isolierende Struktur voneinander getrennt sind, wobei der erste Abschnitt und der zweite Abschnitt des Kanalbereichs (140) elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich (120) und den zweiten Kontaktbereich (130); und eine dritte Leseleitung (122) und eine vierte Leseleitung (132); wobei die ersten Kontaktbereiche (120) jedes Halbleiterbauelements der weiteren Mehrzahl von Halbleiterbauelementen elektrisch mit der dritten Leseleitung verbunden sind, und wobei der zweite Kontaktbereich (130) jedes Halbleiterbauelements der weiteren Mehrzahl von Halbleiterbauelementen elektrisch mit der vierten Leseleitung verbunden ist, und zumindest eine gemeinsame erste Steuerstruktur (152) und eine gemeinsame zweite Steuerstruktur (162), wobei die gemeinsame erste Steuerstruktur (152) die erste Steuerstruktur (152) der ersten programmierbaren Struktur (150) eines Halbleiterbauelements der Mehrzahl von Halbleiterbauelementen und eines Halbleiterbauelements der weiteren Mehrzahl von Halbleiterbauelementen bildet, und wobei die gemeinsame zweite Steuerstruktur (162) die zweite Steuerstruktur (162) für die zweite programmierbare Struktur (160) des Halbleiterbauelements der Mehrzahl von Halbleiterbauelementen und des Halbleiterbauelements der weiteren Mehrzahl von Halbleiterbauelementen bildet, und wobei der Kanalbereich (140) jedes Halbleiterbauelements der weiteren Mehrzahl von Halbleiterbauelementen angeordnet ist in dem gleichen Halbleitersubstrat (110) wie der Kanalbereich (140) jedes Halbleiterbauelements der Mehrzahl von Halbleiterbauelementen.
  23. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren folgende Schritte umfasst: Bereitstellen (2010) eines Halbleitersubstrats; Bilden (2020) eines ersten Kontaktbereichs, eines zweiten Kontaktbereichs und eines Kanalbereichs in dem Halbleitersubstrat zwischen dem ersten Kontaktbereich und dem zweiten Kontaktbereich; Bilden (2030) einer ersten programmierbaren Struktur, die eine erste, mit einer ersten Wortleitung verbundene Steuerstruktur umfasst, wobei die erste programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts des Kanalbereichs von einer Spannung abhängt, die über die erste Wortleitung an die erste Steuerstruktur der ersten programmierbaren Struktur anlegbar ist, und von einem Ladungswert, der in der ersten programmierbaren Struktur gespeichert ist; und Bilden (2040) einer zweiten programmierbaren Struktur, die eine zweite, mit einer zweiten Wortleitung (166) verbundene Steuerstruktur umfasst, wobei die zweite programmierbare Struktur angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs von einer Spannung abhängt, die über die zweite Wortleitung an die zweite Steuerstruktur der zweiten programmierbaren Struktur anlegbar ist, und von einem Ladungswert, der in der zweiten programmierbaren Struktur gespeichert ist, wobei der erste Abschnitt und der zweite Abschnitt elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich und den zweiten Kontaktbereich, und wobei die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) durch eine isolierende Struktur voneinander getrennt sind.
  24. Verfahren zum Verwenden eines Halbleiterbauelements, wobei das Halbleiterbauelement folgende Merkmale umfasst: einen Kanalbereich (140), der in einem Halbleitersubstrat (110) zwischen einem ersten Kontaktbereich (120) und einem zweiten Kontaktbereich (130) angeordnet ist; eine erste programmierbare Struktur (150), die eine erste, mit einer ersten Wortleitung (156) verbundene Steuerstruktur (152) umfasst, wobei die erste programmierbare Struktur (150) angeordnet ist, so dass eine Leitfähigkeit eines ersten Abschnitts des Kanalbereichs (140) von einer Spannung abhängt, die über die erste Wortleitung (156) an die erste Steuerstruktur (152) der ersten programmierbaren Struktur (150) anlegbar ist, und von einem Informationswert, der in der ersten programmierbaren Struktur (150) gespeichert ist; und eine zweite programmierbare Struktur (160), die eine zweite, mit einer zweiten Wortleitung (166) verbundene Steuerstruktur (162) umfasst, wobei die zweite programmierbare Struktur (160) angeordnet ist, so dass eine Leitfähigkeit eines zweiten Abschnitts des Kanalbereichs (140) von einer Spannung abhängt, die über die zweite Wortleitung (166) an die zweite Steuerstruktur (162) der zweiten programmierbaren Struktur (160) anlegbar ist, und von einem Informationswert, der in der zweiten programmierbaren Struktur (160) gespeichert ist, wobei die erste programmierbare Struktur (150) und die zweite programmierbare Struktur (160) durch eine isolierende Struktur voneinander getrennt sind, wobei der erste Abschnitt (142) und der zweite Abschnitt (144) des Kanalbereichs (140) elektrisch in Reihe geschaltet sind zwischen den ersten Kontaktbereich (120) und den zweiten Kontaktbereich (130), wobei das Verfahren folgende Schritte umfasst: Anlegen einer Lesespannung über die erste Wortleitung (156) an die erste Steuerstruktur (152) und einer Brückenspannung an die zweite Steuerstruktur (162), und Verbinden eines Erfassungsverstärkers (210) mit dem ersten oder zweiten Kontaktbereich (120, 130) und einer gegebenen Spannung mit dem anderen Kontaktbereich zum Lesen des Informationswerts, der in der ersten programmierbaren Struktur (150) gespeichert ist, und Umschalten des Anlegens der Lesespannung und der Brückenspannung zwischen der ersten und der zweiten Steuerstruktur (162), und Umschalten einer Verbindung mit dem Erfassungsverstärker (210) und der gegebenen Spannung zwischen dem ersten und dem zweiten Kontaktbereich (120, 130) zum Lesen des Informationswerts, der in der zweiten programmierbaren Struktur (160) gespeichert ist.
  25. Verfahren gemäß Anspruch 24, bei dem das Verfahren immer das Verbinden einer hohen Spannung mit einem Kontaktbereich umfasst, der einer programmierbaren Struktur zugeordnet ist, die zu überbrücken ist, und einer niedrigen Spannung mit einem Kontaktbereich, der einer programmierbaren Struktur zugeordnet ist, die zu lesen ist.
DE102009052705.2A 2009-01-07 2009-11-11 Halbleiterbauelement, ein Verfahren zum Verwenden eines Halbleiterbauelements, eine programmierbare Speichervorrichtung und ein Verfahren zum Herstellen eines Halbleiterbauelements Expired - Fee Related DE102009052705B4 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251189B2 (en) 2009-02-09 2022-02-15 Longitude Flash Memory Solutions Ltd. Gate fringing effect based channel formation for semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281073B2 (en) 2009-03-11 2016-03-08 Micron Technology, Inc. Methods of operating a memory device having a buried boosting plate
US8098529B2 (en) * 2009-03-11 2012-01-17 Micron Technology, Inc. Memory device having buried boosting plate and methods of operating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
US6143606A (en) * 1997-12-26 2000-11-07 Worldwide Semiconductor Manufacturing Corp Method for manufacturing split-gate flash memory cell
US6304484B1 (en) * 1999-12-27 2001-10-16 Hyundai Electronics Industries Co., Ltd. Multi-bit flash memory cell and programming method using the same
US6531732B2 (en) * 2000-07-03 2003-03-11 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241330B2 (ja) * 1998-10-08 2001-12-25 日本電気株式会社 フラッシュメモリおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
US6143606A (en) * 1997-12-26 2000-11-07 Worldwide Semiconductor Manufacturing Corp Method for manufacturing split-gate flash memory cell
US6304484B1 (en) * 1999-12-27 2001-10-16 Hyundai Electronics Industries Co., Ltd. Multi-bit flash memory cell and programming method using the same
US6531732B2 (en) * 2000-07-03 2003-03-11 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251189B2 (en) 2009-02-09 2022-02-15 Longitude Flash Memory Solutions Ltd. Gate fringing effect based channel formation for semiconductor device
US11950412B2 (en) 2009-02-09 2024-04-02 Longitude Flash Memory Solutions Ltd. Gate fringing effect based channel formation for semiconductor device

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