JPS6349907B2 - - Google Patents
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- JPS6349907B2 JPS6349907B2 JP56089765A JP8976581A JPS6349907B2 JP S6349907 B2 JPS6349907 B2 JP S6349907B2 JP 56089765 A JP56089765 A JP 56089765A JP 8976581 A JP8976581 A JP 8976581A JP S6349907 B2 JPS6349907 B2 JP S6349907B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/20—Dielectrics using combinations of dielectrics from more than one of groups H01G4/02 - H01G4/06
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Description
技術分野
本発明は、コンデンサ構造、特に、半導体デバ
イスとの一体化に適した、又はこれと複合関係に
ある、二重誘電体付きコンデンサデバイスに関す
る。 本発明の目的の1つは、新しい、改良されたコ
ンデンサ構造を提供することである。 本発明のもう1つの目的は、コンデンサ素子用
の新しい、改良された二重誘電体を提供すること
である。 本発明のもう1つの目的は、半導体デバイスと
一体に、又は半導体デバイスと複合関係に形成さ
れうる、新しい、改良されたコンデンサ構造を提
供することである。 本発明のさらにもう1つの目的は、妥当な信号
強さを得ながら、集積回路の速度を増加させ得る
新しい、改良されたコンデンサ構造を提供するこ
とである。 背景技術 半導体製作技術においては、電気的性能と集積
回路の応答を改善するために、コンデンサ使用の
関心が高まつている。例えばメモリアレイなどが
そうである。コンデンサの代表的な応用例を開示
したものとして、米国特許第3201667号、第
3621347号、第3704384号、第3969197号及び第
4012275号がある。二重誘電体で形成された個別
及び薄膜コンデンサの背景情報として参考になる
ものとして、米国特許第4104697号及び
Materials and Packaging、Vol.PMP−3、No.
3、September1967の“Tantalum Oxide−
Silicon Oxide Duplex Dilectric Thin−Film
Capacitors”という論文がある。 高い誘電率をもつコンデンサ構造の製作を必要
とする集積記憶回路が発展してきた。この点で考
えられる誘電体としてTa2O5があるが、これは誘
電率は高いが、200℃以上で急速に性能が低下し、
それに伴つて漏洩が生じることがわかつている。
この問題を解決する1つの方法として、酸化タン
タルを、窒素雰囲気中で熱調節した。これによつ
て350℃の温度で酸化タンタルが安定化したが、
誘電率は低下することがわかつた。 発明の開示 高密度の集積回路のコンデンサ素子は、高い誘
電率をもつコンデンサ構造の製作を必要とするも
のと考えることができる。回路の必要条件とし
て、ε/tの比は0.04台又はそれ以上であるべき
である。ここで、ε=コンデンサの誘電率、t=
誘電体層の厚さ(単位Å)で、例えばTa2O5で
は、ε=25、t600Åである。 ε/t比を増加するには、コンデンサはε>25
及び/又はt<〜600Åの誘電体層をもつ誘電体材
料を必要とする。 しかしながら、破壊電圧Eb1/tで、誘電
損(%)1/εであり、したがつて高いεをも
つ材料は、不十分な値のEb及び誘電損をもつて
いる。 本発明で述べている二重層誘電体コンデンサ構
造は、従来の半導体加工法によつて、十分なEb
と誘電損に関して高いキヤパシタンス(ε/t>〜
0.04)をもつように製作できる。単純化した断面
の概念図を第3図に示す。提案の構造は、加工中
予期しない熱的安定を示すことがわかつている
(<〜500℃)。 第3図によると、本発明の二重誘電体コンデン
サは、N+単結晶シリコン基板1上に、直接接触
支持されて一体化されている。図示のコンデンサ
の下部電極2は、集積回路の一部として形成され
ることがわかつているので、ドープN+多結晶シ
リコンで形成される。しかしながら、コンデンサ
は、半導体デバイスの二酸化シリコン被覆のほ
か、セラミツク、ガラスセラミツクなどの絶縁支
持基板上に形成できることを理解すべきである。
またこのような場合には、電極2は金属で作るこ
とができる。他の例として、タンタルとハフニウ
ムをシヨツトキーバリヤコンタクトとして使うこ
とができる。希望する場合には、コンデンサを個
別素子として作ることができる。電極2の厚さは
重要でなく、普通その用途の必要条件に合わせる
ことができる。普通、多結晶シリコンを使う場合
には、集積回路の一部として、厚さを約500オン
グストローム(Å)から約1.0ミクロンの範囲と
することができる。 電極2の上に形成される二重誘電体は、任意の
付着順序の第1誘電体層3と第2誘電体層4から
成つている。したがつて、誘電体層3は、電極2
の上に直接形成でき、逆に、望むならば(平坦性
に関して)電極4を電極2の上に形成できる。普
通、二重誘電体の形成は、図示の順序になされ
る。したがつて第3図に示すように、厚さt1の誘
電体層3が既知の技術で付着された窒化シリコン
及び酸化アルミニウムのような材料で形成され
る。パラメータが許す場合には、誘電体は二酸化
シリコンでよく、下におく基板としてシリコンを
使う時には、シリコンの熱酸化によつて形成でき
る。普通、誘電体層3の厚さは、約60乃至150オ
ングストローム(Å)の範囲である。 第2誘電体層4は、Ta2O5、HfO2、PbTiO3、
BaTiO3、CaTiO3、TiO2及びSrTiO3のグループ
から選ばれた金属酸化物及びチタン酸塩で作られ
る。誘電体層4の厚さt2は、約200オングストロ
ーム(Å)から約4000Åの範囲にある。 第3図のように、窒化シリコンは、漏洩が少な
く、破壊電圧が低いため、層3の誘電体として望
ましい。示された金属酸化物及びチタン酸塩は、
キヤパシタンスの値が高いために選ばれている。 一般に、厚さt1とt2及び誘電率ε1とε2(各誘電体
層3及び4の)は、ε/t値を最適にするよう調
節できる。普通窒化物は、CVD法で作られるが、
酸化物とチタン酸塩は、反応性スパツタリング又
は予備成形ターゲツトのスパツタリングによつて
容易に作られる。 二重誘電体3,4の形成後、アルミニウム及び
金系金属のような、適当な金属の上部電極5が、
蒸着やスパツタリングなどの方法で構造の上に適
当に付着される。窒化シリコンと組合わせて指示
したチタン酸塩(ε>〜60)を使うと、ε/t比を
0.04(窒化物だけを使つたときの最大値)から
0.07に増加できる。HfO2やTa2O5(ε>〜30)のよ
うなεの高い酸化物ではε/tの値は0.04〜0.05
の範囲である。しかしながら、二重誘電体の考え
方では、きわめて高密度のメモリに組込んでしか
もε/t>〜0.04とすることができる。 窒化シリコンによつて、二重誘電体における漏
洩と破壊電圧の合格値が得られることがわかる。
非常に粗い多結晶シリコン上に付着した場合は窒
化シリコン誘電体層に不連続が生じ得るので(こ
れはEbと漏洩に影響する)、そのような場合は、
多結晶シリコンの上に酸化物又はチタン酸塩を付
着して良好な被覆とし、このより平坦な下部誘電
体層の上に窒化シリコンをCVDによつて形成す
るのが望ましい。 発明を実施するための最良方法 第1図は、メモリアレイの記憶素子のトランジ
スタ11のエミツタと直列につないだ、本発明の
二重コンデンサ10の応用を示している。集積メ
モリアレイの記憶素子ユニツトの平面図及び2つ
の断面図を第2図、第2A図、及び第2B図に示
している。この場合基本メモリアレイは、従来法
で形成され、N-シリコン基板12は、N+サブコ
レクタ16とPベース拡散ライン13を有してい
る。誘電体被覆15(例えば二酸化シリコン)の
開口を通して形成した拡散エミツタ14も含まれ
ている。また、第2A図に示すように、デバイス
には、埋設した誘電体絶縁領域17を含めること
ができる。エミツタ14の上には多結晶シリコン
下部電極18が形成され、誘電体層3Aと4Aを
支持する。次に、誘電体層3Aと4Aの上に上部
電極19が、メモリのビツトラインとして形成さ
れる。記憶素子の単純化したものを第3図に示
す。 第3図のユニツトに相当する一連のデバイスが
製作され、誘電体層3の厚さt1、誘電体層4の厚
さt2、使われている各種誘電体成分の誘電率ε1と
ε2の変化の影響を調べるために試験した。その結
果を下の表に示すが、この場合、N+単結晶シリ
コン基板1によつて支持されたN+ドープ多結晶
シリコン電極2上の下部誘電体層3としてすべて
の場合に窒化シリコンが使用された。シリコン基
板1の裏側は、0.5ミクロン厚のアルミニウムコ
ンタクト(図示せず)で被覆した。各々の場合、
二重誘電体3,4上の上部電極5としてAl又は
Auを使用した。
イスとの一体化に適した、又はこれと複合関係に
ある、二重誘電体付きコンデンサデバイスに関す
る。 本発明の目的の1つは、新しい、改良されたコ
ンデンサ構造を提供することである。 本発明のもう1つの目的は、コンデンサ素子用
の新しい、改良された二重誘電体を提供すること
である。 本発明のもう1つの目的は、半導体デバイスと
一体に、又は半導体デバイスと複合関係に形成さ
れうる、新しい、改良されたコンデンサ構造を提
供することである。 本発明のさらにもう1つの目的は、妥当な信号
強さを得ながら、集積回路の速度を増加させ得る
新しい、改良されたコンデンサ構造を提供するこ
とである。 背景技術 半導体製作技術においては、電気的性能と集積
回路の応答を改善するために、コンデンサ使用の
関心が高まつている。例えばメモリアレイなどが
そうである。コンデンサの代表的な応用例を開示
したものとして、米国特許第3201667号、第
3621347号、第3704384号、第3969197号及び第
4012275号がある。二重誘電体で形成された個別
及び薄膜コンデンサの背景情報として参考になる
ものとして、米国特許第4104697号及び
Materials and Packaging、Vol.PMP−3、No.
3、September1967の“Tantalum Oxide−
Silicon Oxide Duplex Dilectric Thin−Film
Capacitors”という論文がある。 高い誘電率をもつコンデンサ構造の製作を必要
とする集積記憶回路が発展してきた。この点で考
えられる誘電体としてTa2O5があるが、これは誘
電率は高いが、200℃以上で急速に性能が低下し、
それに伴つて漏洩が生じることがわかつている。
この問題を解決する1つの方法として、酸化タン
タルを、窒素雰囲気中で熱調節した。これによつ
て350℃の温度で酸化タンタルが安定化したが、
誘電率は低下することがわかつた。 発明の開示 高密度の集積回路のコンデンサ素子は、高い誘
電率をもつコンデンサ構造の製作を必要とするも
のと考えることができる。回路の必要条件とし
て、ε/tの比は0.04台又はそれ以上であるべき
である。ここで、ε=コンデンサの誘電率、t=
誘電体層の厚さ(単位Å)で、例えばTa2O5で
は、ε=25、t600Åである。 ε/t比を増加するには、コンデンサはε>25
及び/又はt<〜600Åの誘電体層をもつ誘電体材
料を必要とする。 しかしながら、破壊電圧Eb1/tで、誘電
損(%)1/εであり、したがつて高いεをも
つ材料は、不十分な値のEb及び誘電損をもつて
いる。 本発明で述べている二重層誘電体コンデンサ構
造は、従来の半導体加工法によつて、十分なEb
と誘電損に関して高いキヤパシタンス(ε/t>〜
0.04)をもつように製作できる。単純化した断面
の概念図を第3図に示す。提案の構造は、加工中
予期しない熱的安定を示すことがわかつている
(<〜500℃)。 第3図によると、本発明の二重誘電体コンデン
サは、N+単結晶シリコン基板1上に、直接接触
支持されて一体化されている。図示のコンデンサ
の下部電極2は、集積回路の一部として形成され
ることがわかつているので、ドープN+多結晶シ
リコンで形成される。しかしながら、コンデンサ
は、半導体デバイスの二酸化シリコン被覆のほ
か、セラミツク、ガラスセラミツクなどの絶縁支
持基板上に形成できることを理解すべきである。
またこのような場合には、電極2は金属で作るこ
とができる。他の例として、タンタルとハフニウ
ムをシヨツトキーバリヤコンタクトとして使うこ
とができる。希望する場合には、コンデンサを個
別素子として作ることができる。電極2の厚さは
重要でなく、普通その用途の必要条件に合わせる
ことができる。普通、多結晶シリコンを使う場合
には、集積回路の一部として、厚さを約500オン
グストローム(Å)から約1.0ミクロンの範囲と
することができる。 電極2の上に形成される二重誘電体は、任意の
付着順序の第1誘電体層3と第2誘電体層4から
成つている。したがつて、誘電体層3は、電極2
の上に直接形成でき、逆に、望むならば(平坦性
に関して)電極4を電極2の上に形成できる。普
通、二重誘電体の形成は、図示の順序になされ
る。したがつて第3図に示すように、厚さt1の誘
電体層3が既知の技術で付着された窒化シリコン
及び酸化アルミニウムのような材料で形成され
る。パラメータが許す場合には、誘電体は二酸化
シリコンでよく、下におく基板としてシリコンを
使う時には、シリコンの熱酸化によつて形成でき
る。普通、誘電体層3の厚さは、約60乃至150オ
ングストローム(Å)の範囲である。 第2誘電体層4は、Ta2O5、HfO2、PbTiO3、
BaTiO3、CaTiO3、TiO2及びSrTiO3のグループ
から選ばれた金属酸化物及びチタン酸塩で作られ
る。誘電体層4の厚さt2は、約200オングストロ
ーム(Å)から約4000Åの範囲にある。 第3図のように、窒化シリコンは、漏洩が少な
く、破壊電圧が低いため、層3の誘電体として望
ましい。示された金属酸化物及びチタン酸塩は、
キヤパシタンスの値が高いために選ばれている。 一般に、厚さt1とt2及び誘電率ε1とε2(各誘電体
層3及び4の)は、ε/t値を最適にするよう調
節できる。普通窒化物は、CVD法で作られるが、
酸化物とチタン酸塩は、反応性スパツタリング又
は予備成形ターゲツトのスパツタリングによつて
容易に作られる。 二重誘電体3,4の形成後、アルミニウム及び
金系金属のような、適当な金属の上部電極5が、
蒸着やスパツタリングなどの方法で構造の上に適
当に付着される。窒化シリコンと組合わせて指示
したチタン酸塩(ε>〜60)を使うと、ε/t比を
0.04(窒化物だけを使つたときの最大値)から
0.07に増加できる。HfO2やTa2O5(ε>〜30)のよ
うなεの高い酸化物ではε/tの値は0.04〜0.05
の範囲である。しかしながら、二重誘電体の考え
方では、きわめて高密度のメモリに組込んでしか
もε/t>〜0.04とすることができる。 窒化シリコンによつて、二重誘電体における漏
洩と破壊電圧の合格値が得られることがわかる。
非常に粗い多結晶シリコン上に付着した場合は窒
化シリコン誘電体層に不連続が生じ得るので(こ
れはEbと漏洩に影響する)、そのような場合は、
多結晶シリコンの上に酸化物又はチタン酸塩を付
着して良好な被覆とし、このより平坦な下部誘電
体層の上に窒化シリコンをCVDによつて形成す
るのが望ましい。 発明を実施するための最良方法 第1図は、メモリアレイの記憶素子のトランジ
スタ11のエミツタと直列につないだ、本発明の
二重コンデンサ10の応用を示している。集積メ
モリアレイの記憶素子ユニツトの平面図及び2つ
の断面図を第2図、第2A図、及び第2B図に示
している。この場合基本メモリアレイは、従来法
で形成され、N-シリコン基板12は、N+サブコ
レクタ16とPベース拡散ライン13を有してい
る。誘電体被覆15(例えば二酸化シリコン)の
開口を通して形成した拡散エミツタ14も含まれ
ている。また、第2A図に示すように、デバイス
には、埋設した誘電体絶縁領域17を含めること
ができる。エミツタ14の上には多結晶シリコン
下部電極18が形成され、誘電体層3Aと4Aを
支持する。次に、誘電体層3Aと4Aの上に上部
電極19が、メモリのビツトラインとして形成さ
れる。記憶素子の単純化したものを第3図に示
す。 第3図のユニツトに相当する一連のデバイスが
製作され、誘電体層3の厚さt1、誘電体層4の厚
さt2、使われている各種誘電体成分の誘電率ε1と
ε2の変化の影響を調べるために試験した。その結
果を下の表に示すが、この場合、N+単結晶シリ
コン基板1によつて支持されたN+ドープ多結晶
シリコン電極2上の下部誘電体層3としてすべて
の場合に窒化シリコンが使用された。シリコン基
板1の裏側は、0.5ミクロン厚のアルミニウムコ
ンタクト(図示せず)で被覆した。各々の場合、
二重誘電体3,4上の上部電極5としてAl又は
Auを使用した。
【表】
第4図には、多結晶シリコン電極2とともに誘
電体層4としてスパツタリングによる500Åの
Ta2O5(Ar+/O+雰囲気中のTa2O5ターゲツトか
ら)を、電極5として金を使つた場合の、2種類
のデバイスのキヤパシタンスを示している。金属
Taと絶縁物SiO2を第2層3として使用した。 この研究において、二重誘電体キヤパシタンス
を、指定の温度並びに雰囲気で熱処理後、測定し
た。 Ta2O5ターゲツトを、Ar−10%O2混合ガス中
で10ミリトルの圧力で300ワツトでスパツタリン
グ(RF)し、500Åの膜を作つた。1つの場合に
は、下部電極がTa/N+多結晶シリコン、他の電
極がN+多結晶シリコンであつた。各々の膜を純
O2又はフオーミングガス(90%H2−10%N2)中
でアニールし、(プレアニール)AlとAuの上部
電極を付着し、そしてキヤパシタンス値を測定し
た(第4図)。Ta2O5/N+多結晶シリコンの場合
には、O2は明らかに容易にTa2O5を通つて拡散
し、N+多結晶シリコンを酸化させてSiOx(二重
誘電体)層を作る。直径0.5mmのドツトに対する
キヤパシタンスの値は約350〜370pFであること
に注意されたい。SiOx層がない場合には、キヤ
パシタンスは約700〜750pFとなる(第4図)。
Au/Ta2O5/SiOx/N+多結晶シリコン構造のキ
ヤパシタンスの観測値から、SiOx層の厚さは約
70〜100Åであると推定できる。 第5図は、第4図の研究のため製作し、酸素雰
囲気中で250℃で3時間プレアニールした二重誘
電体コンデンサの漏洩特性を示している。 漏洩(DC)に及ぼすSiOx層の影響を第5図に
示す。漏洩は、Au/Ta2O5/Ta/N+に対して
約3〜4ボルトで大幅に増加するが、二重誘電体
構造に対しては低いままである(7ボルトで約
10-11アンペア)。したがつてSiOx層はDC漏洩を
大幅に改善するが、SiOxの誘電率が低い(3〜
5と仮定される)ため、キヤパシタンス(直列)
はかなり減少する(第4図)。 HfO2/N+多結晶シリコンをO2中でアニールす
る場合にも、SiOx二重誘電体層の形成が起こる
(第6図)。キヤパシタンスは600〜700pF
(HfO2/Hf/N+多結晶シリコン)から約300pF
に減少することに注意されたい。第6図は、Al
又はAu上部電極が、およそ同じキヤパシタンス
を生じることを示している。HfO2層は500Åの厚
さで、第4図のTa2O5層と同じ条件で付着され
た。Au上部電極(第7図)とAl(第8図)の漏
洩結果は、SiOx層が5〜7ボルトの範囲で大幅
に漏洩を改善することを示している。 HfO2/Hf/N+多結晶シリコンとHfO2/
SiOx/N+多結晶シリコン膜のキヤパシタンスと
漏洩特性は、フオーミングガス(90%H2−10%
N2)中で350℃でのアニール後、ほとんど不変の
ままである。しかし、350℃以上のアニール温度
に対して漏洩の大幅な増加が見られ、デバイスは
不安定と見なされた。 望しい二重誘電体構造は、Ar−10%O2プラズ
マ中でTaターゲツトをスパツタリングすること
によつて製作された(反応性スパツタリング)。
その結果生じたTa2O5膜は約200Åの厚さであつ
た。付着電力は500ワツトで、スパツタリング前
のシステム圧力は8×10-7トルであつた。付着速
度は約40Å/分であつた。基板は、1500〜2000Å
のN+多結晶シリコンで被覆した(100)Siウエハ
から成り、約100ÅのSi3N4がCVDによつて多結
晶シリコン上に生成された。Ta2O5膜がSi3N4の
上に付着され、5000Å厚さ、0.5mmの円形ドツト
を明確にする金属マスクによつてAl及び/又は
Auを蒸着することによつて構造が完成した。上
部電極の金属を蒸着する前に200℃までO2中でサ
ンプルをアニールするのが好ましいことがわかつ
た。第9図は、プレアニール条件と上部電極金属
が、フオーミングガス中での350℃のアニールの
あとキヤパシタンス(pF)にほとんど影響がな
いことを示している。同様に、1ナノアンペア
(10-9A)に等しいかそれ以下の漏洩値(IL)をも
つコンデンサのパーセンテージは上部電極金属に
よつては大きく左右されない。 第10図は、350℃のアニール後のAlとAu電
極についての、バイアス電圧に対する合格デバイ
スのパーセンテージ(歩留り)を示している。7
ボルトを越えると歩留りがわずかに減少する点に
注意されたい。金属化、ガラス処理、及びはんだ
再溶融の各工程は400℃以上のサイクルを含むた
め、二重誘電コンデンサの高温安定は非常に重要
である。信頼性のある構造であるためには、コン
デンサの性質は少なくとも400℃、なるべくであ
ればそれ以上まで安定でなくてはならない。二重
誘電体(Ta2O5/Si3N4)コンデンサは、加工中
すぐれた安定性を示す。第11図は、500℃の加
工後キヤパシタンスがわずかに増加するだけであ
ることを示している。このグラフは、累積温度ア
ニール、すなわちフオーミングガス中で30分間、
450℃、400℃、350℃などで先にアニールした500
℃のサンプルを示している。Al電極の漏洩デー
タ(第12図)も500℃の累積加工について5Vま
でよい結果を示している。デバイスの動作電圧は
約1ボルトであるから、かなりの安全マージンを
もつている。 以上、本発明の最良の実施例について説明して
きたが、最初の方で述べたように、Si3N4の代り
に酸化アルミニウム(Al2O3)を用いても良好な
結果が得られる。
電体層4としてスパツタリングによる500Åの
Ta2O5(Ar+/O+雰囲気中のTa2O5ターゲツトか
ら)を、電極5として金を使つた場合の、2種類
のデバイスのキヤパシタンスを示している。金属
Taと絶縁物SiO2を第2層3として使用した。 この研究において、二重誘電体キヤパシタンス
を、指定の温度並びに雰囲気で熱処理後、測定し
た。 Ta2O5ターゲツトを、Ar−10%O2混合ガス中
で10ミリトルの圧力で300ワツトでスパツタリン
グ(RF)し、500Åの膜を作つた。1つの場合に
は、下部電極がTa/N+多結晶シリコン、他の電
極がN+多結晶シリコンであつた。各々の膜を純
O2又はフオーミングガス(90%H2−10%N2)中
でアニールし、(プレアニール)AlとAuの上部
電極を付着し、そしてキヤパシタンス値を測定し
た(第4図)。Ta2O5/N+多結晶シリコンの場合
には、O2は明らかに容易にTa2O5を通つて拡散
し、N+多結晶シリコンを酸化させてSiOx(二重
誘電体)層を作る。直径0.5mmのドツトに対する
キヤパシタンスの値は約350〜370pFであること
に注意されたい。SiOx層がない場合には、キヤ
パシタンスは約700〜750pFとなる(第4図)。
Au/Ta2O5/SiOx/N+多結晶シリコン構造のキ
ヤパシタンスの観測値から、SiOx層の厚さは約
70〜100Åであると推定できる。 第5図は、第4図の研究のため製作し、酸素雰
囲気中で250℃で3時間プレアニールした二重誘
電体コンデンサの漏洩特性を示している。 漏洩(DC)に及ぼすSiOx層の影響を第5図に
示す。漏洩は、Au/Ta2O5/Ta/N+に対して
約3〜4ボルトで大幅に増加するが、二重誘電体
構造に対しては低いままである(7ボルトで約
10-11アンペア)。したがつてSiOx層はDC漏洩を
大幅に改善するが、SiOxの誘電率が低い(3〜
5と仮定される)ため、キヤパシタンス(直列)
はかなり減少する(第4図)。 HfO2/N+多結晶シリコンをO2中でアニールす
る場合にも、SiOx二重誘電体層の形成が起こる
(第6図)。キヤパシタンスは600〜700pF
(HfO2/Hf/N+多結晶シリコン)から約300pF
に減少することに注意されたい。第6図は、Al
又はAu上部電極が、およそ同じキヤパシタンス
を生じることを示している。HfO2層は500Åの厚
さで、第4図のTa2O5層と同じ条件で付着され
た。Au上部電極(第7図)とAl(第8図)の漏
洩結果は、SiOx層が5〜7ボルトの範囲で大幅
に漏洩を改善することを示している。 HfO2/Hf/N+多結晶シリコンとHfO2/
SiOx/N+多結晶シリコン膜のキヤパシタンスと
漏洩特性は、フオーミングガス(90%H2−10%
N2)中で350℃でのアニール後、ほとんど不変の
ままである。しかし、350℃以上のアニール温度
に対して漏洩の大幅な増加が見られ、デバイスは
不安定と見なされた。 望しい二重誘電体構造は、Ar−10%O2プラズ
マ中でTaターゲツトをスパツタリングすること
によつて製作された(反応性スパツタリング)。
その結果生じたTa2O5膜は約200Åの厚さであつ
た。付着電力は500ワツトで、スパツタリング前
のシステム圧力は8×10-7トルであつた。付着速
度は約40Å/分であつた。基板は、1500〜2000Å
のN+多結晶シリコンで被覆した(100)Siウエハ
から成り、約100ÅのSi3N4がCVDによつて多結
晶シリコン上に生成された。Ta2O5膜がSi3N4の
上に付着され、5000Å厚さ、0.5mmの円形ドツト
を明確にする金属マスクによつてAl及び/又は
Auを蒸着することによつて構造が完成した。上
部電極の金属を蒸着する前に200℃までO2中でサ
ンプルをアニールするのが好ましいことがわかつ
た。第9図は、プレアニール条件と上部電極金属
が、フオーミングガス中での350℃のアニールの
あとキヤパシタンス(pF)にほとんど影響がな
いことを示している。同様に、1ナノアンペア
(10-9A)に等しいかそれ以下の漏洩値(IL)をも
つコンデンサのパーセンテージは上部電極金属に
よつては大きく左右されない。 第10図は、350℃のアニール後のAlとAu電
極についての、バイアス電圧に対する合格デバイ
スのパーセンテージ(歩留り)を示している。7
ボルトを越えると歩留りがわずかに減少する点に
注意されたい。金属化、ガラス処理、及びはんだ
再溶融の各工程は400℃以上のサイクルを含むた
め、二重誘電コンデンサの高温安定は非常に重要
である。信頼性のある構造であるためには、コン
デンサの性質は少なくとも400℃、なるべくであ
ればそれ以上まで安定でなくてはならない。二重
誘電体(Ta2O5/Si3N4)コンデンサは、加工中
すぐれた安定性を示す。第11図は、500℃の加
工後キヤパシタンスがわずかに増加するだけであ
ることを示している。このグラフは、累積温度ア
ニール、すなわちフオーミングガス中で30分間、
450℃、400℃、350℃などで先にアニールした500
℃のサンプルを示している。Al電極の漏洩デー
タ(第12図)も500℃の累積加工について5Vま
でよい結果を示している。デバイスの動作電圧は
約1ボルトであるから、かなりの安全マージンを
もつている。 以上、本発明の最良の実施例について説明して
きたが、最初の方で述べたように、Si3N4の代り
に酸化アルミニウム(Al2O3)を用いても良好な
結果が得られる。
本発明の開示の資料の一部である添付図におい
て、第1図は、本発明の二重誘電体コンデンサを
用いた記憶素子の回路図である。第2図は、本発
明の二重誘電体コンデンサを組込むことができる
記憶素子ユニツトの平面図である。第2A図及び
第2B図は、各々第2図中の線2A−2A及び線
2B−2Bに沿つた断面図である。第3図は、本
発明の二重誘電体コンデンサの単純化した断面図
である。第4図から第12図までは、二重誘電体
コンデンサの特性を示すグラフである。
て、第1図は、本発明の二重誘電体コンデンサを
用いた記憶素子の回路図である。第2図は、本発
明の二重誘電体コンデンサを組込むことができる
記憶素子ユニツトの平面図である。第2A図及び
第2B図は、各々第2図中の線2A−2A及び線
2B−2Bに沿つた断面図である。第3図は、本
発明の二重誘電体コンデンサの単純化した断面図
である。第4図から第12図までは、二重誘電体
コンデンサの特性を示すグラフである。
Claims (1)
- 【特許請求の範囲】 1 下記(イ)及び(ロ)の二重誘電体を有するコンデン
サ。 (イ) 窒化シリコン及び酸化アルミニウムの群から
選ばれる第1誘電体層。 (ロ) Ta2O5、HfO2、TiO2、PbTiO3、BaTiO3、
CaTiO3及びSrTiO3の群から選ばれる第2誘電
体層。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US18274080A | 1980-08-29 | 1980-08-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5745968A JPS5745968A (en) | 1982-03-16 |
JPS6349907B2 true JPS6349907B2 (ja) | 1988-10-06 |
Family
ID=22669810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56089765A Granted JPS5745968A (en) | 1980-08-29 | 1981-06-12 | Capacitor with double dielectric unit |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0046868A3 (ja) |
JP (1) | JPS5745968A (ja) |
CA (1) | CA1159917A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5978553A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | キヤパシタおよびその製造方法 |
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