JPS5810852A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5810852A JPS5810852A JP56108403A JP10840381A JPS5810852A JP S5810852 A JPS5810852 A JP S5810852A JP 56108403 A JP56108403 A JP 56108403A JP 10840381 A JP10840381 A JP 10840381A JP S5810852 A JPS5810852 A JP S5810852A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に半導体装置を構成する
キャパＶりの構造に関する。
キャパＶりの構造に関する。
ダイナミックＲＡ Ｍ （Ｒａｎ（ｌｏｍ Ａｏｏｅｓ
ｓ Ｍｅｍｏｒｙ）等構成要素としてキャパＶりを有す
ゐ半導体装置においては、チップ中に占めるキャパＶり
の面積が大きく、このことが上記半導体装置の微細化。
ｓ Ｍｅｍｏｒｙ）等構成要素としてキャパＶりを有す
ゐ半導体装置においては、チップ中に占めるキャパＶり
の面積が大きく、このことが上記半導体装置の微細化。
高密度化を阻害する。
そζで上記キャパＶりを小形化するため、誘電体材料と
して誘電率のきわめて大きいタンクＡ／（ＴＪＬ）の酸
化物を用い九構造が試みられている。
して誘電率のきわめて大きいタンクＡ／（ＴＪＬ）の酸
化物を用い九構造が試みられている。
即ち４１図輪、＠はその例を示す要部断面図で、同図■
は単結晶シリコン（８１）ｔたは多結晶シリ：ｌ ｙ
（８１）層１上ＫＴ１！Ｌ＠０６０ような１７１ｗ（ｍ
）の酸化物層２を介して多結晶シリコン層８を形成し九
構造、同図（至）は単結晶シリコンまたは多結晶シリコ
ン層ｌ上にタンクＡ／（Ｔｌ！Ｌ）層４ 、 Ｔａｌｏ
Ｂ層２、多結晶ｙｙコン層８を積層したキャパシタであ
る。
は単結晶シリコン（８１）ｔたは多結晶シリ：ｌ ｙ
（８１）層１上ＫＴ１！Ｌ＠０６０ような１７１ｗ（ｍ
）の酸化物層２を介して多結晶シリコン層８を形成し九
構造、同図（至）は単結晶シリコンまたは多結晶シリコ
ン層ｌ上にタンクＡ／（Ｔｌ！Ｌ）層４ 、 Ｔａｌｏ
Ｂ層２、多結晶ｙｙコン層８を積層したキャパシタであ
る。
上記２つの例に用いた’ｒａｌｏ５は従来のキャバＶり
の誘電体材料として用いられている二酸化シリコン（Ｓ
ｉｎ、 ）に較べて誘電率が約７倍であるので、上記構
造によれば同−容量のキャパＶりを著しく小形化し得る
。しかし上記構造では引き続く高温処理工程において、
Ｔａ５０６層とｙｙコン層との間及びＴ＆層とＶリコ
ン層との間で相互拡散が生じて’ｒａｌｏＢ層の絶縁性
が損なわれ、洩れ電流が流れる。そのため誘電体材料と
してタンタルの酸化物を用いたキャパシタは素子を微細
化する目的から有望視されながら実用にならなかった。
の誘電体材料として用いられている二酸化シリコン（Ｓ
ｉｎ、 ）に較べて誘電率が約７倍であるので、上記構
造によれば同−容量のキャパＶりを著しく小形化し得る
。しかし上記構造では引き続く高温処理工程において、
Ｔａ５０６層とｙｙコン層との間及びＴ＆層とＶリコ
ン層との間で相互拡散が生じて’ｒａｌｏＢ層の絶縁性
が損なわれ、洩れ電流が流れる。そのため誘電体材料と
してタンタルの酸化物を用いたキャパシタは素子を微細
化する目的から有望視されながら実用にならなかった。
本発明は上記難点を解消する丸めになされたもので、誘
電体材料としてタンク〜の酸化物を用い九キャバＶりＯ
洩れ電流を生じることのない改良され九構造を提供する
ことを目的とし、との目的は本発明において、２層のタ
ンタル硅化物層の間にタンタル酸化物層がはさまれた構
造により達成される。
電体材料としてタンク〜の酸化物を用い九キャバＶりＯ
洩れ電流を生じることのない改良され九構造を提供する
ことを目的とし、との目的は本発明において、２層のタ
ンタル硅化物層の間にタンタル酸化物層がはさまれた構
造により達成される。
第２図は、本発明の第１の実施例の構造を示す要部断面
図で、Ｖリコン基板１上に第１のＴａ５１ｇ層５ 、
’ｒａｇｏＢ層２．第２のＴａＳｉ２層６を積層してキ
ヤＡＶりを形成した。このようにシリコン層とＴａ１０
６層との間にタンク１Ｉｖ（Ｔａ）の硅化物のＴａ５１
ｇ層を介在せしめ九構造としたことにより、高温処理に
よる相互拡散が抑制され、１２００［℃］ｔで加熱して
も洩れ電流の発生は認められなかった。
図で、Ｖリコン基板１上に第１のＴａ５１ｇ層５ 、
’ｒａｇｏＢ層２．第２のＴａＳｉ２層６を積層してキ
ヤＡＶりを形成した。このようにシリコン層とＴａ１０
６層との間にタンク１Ｉｖ（Ｔａ）の硅化物のＴａ５１
ｇ層を介在せしめ九構造としたことにより、高温処理に
よる相互拡散が抑制され、１２００［℃］ｔで加熱して
も洩れ電流の発生は認められなかった。
第８図は本発明の第２の実施例を示す要部断面図で、本
発明に係るキャバＶりを用いて作成したダイナミックＲ
ＡＭのメ叱りセルを示す、同図において、８は素子領域
を画定するフィールド酸化膜、９社ゲート酸化膜、１０
はゲート電極、１１はドレイン領域、１２はソース領域
である。なお前記第１図ないし第８図と同一部分は同一
符号で示しである。
発明に係るキャバＶりを用いて作成したダイナミックＲ
ＡＭのメ叱りセルを示す、同図において、８は素子領域
を画定するフィールド酸化膜、９社ゲート酸化膜、１０
はゲート電極、１１はドレイン領域、１２はソース領域
である。なお前記第１図ないし第８図と同一部分は同一
符号で示しである。
同図に見られるごとくこのメモリ七〜ハ、トレイン領域
１１表面からフィールド酸化膜８上に砥長しテ形成すれ
た第１０ＴａＳｊ−１１層５ 、 Ｔａ２０５層２゜第
２のＴａＳｉ２層６でキャパシタを構成し、しかも上記
第１のＴａ５１ｇ層５にドレイン領域１１の引き出し電
極を兼ねさせた例である。
１１表面からフィールド酸化膜８上に砥長しテ形成すれ
た第１０ＴａＳｊ−１１層５ 、 Ｔａ２０５層２゜第
２のＴａＳｉ２層６でキャパシタを構成し、しかも上記
第１のＴａ５１ｇ層５にドレイン領域１１の引き出し電
極を兼ねさせた例である。
上記キャパシタを形成するには、例えば上記８層をＣＶ
Ｄ（化学気相成長）法、プラズマＣＶＤ法、スパッタ法
、或いはイオンビームデボジＶヨン法等で被着せしめた
のち、ＣＦ４のようなフロロカーボン系ガスを反応ガス
とするプラズマエツチング法等によりバターニングすれ
ばよい。なお、Ｔａ２０５層はＴａ５１２層を陽極酸化
して形成することもできる。
Ｄ（化学気相成長）法、プラズマＣＶＤ法、スパッタ法
、或いはイオンビームデボジＶヨン法等で被着せしめた
のち、ＣＦ４のようなフロロカーボン系ガスを反応ガス
とするプラズマエツチング法等によりバターニングすれ
ばよい。なお、Ｔａ２０５層はＴａ５１２層を陽極酸化
して形成することもできる。
このように形成した本突施例のダイナミックＲＡＭは、
’ｒａ２ｏ５の誘電率が非常に大きいため、通常の如（
５ｉｎｓ層を誘電体層に用い九場合に較ベキャパシタを
きわめて小さくすることができ、従って素子を微細化、
高密度化することができる。
’ｒａ２ｏ５の誘電率が非常に大きいため、通常の如（
５ｉｎｓ層を誘電体層に用い九場合に較ベキャパシタを
きわめて小さくすることができ、従って素子を微細化、
高密度化することができる。
第４図は第８図のメモリセルを用いて構成したダイナミ
ックＲＡＭのメモリセル領域の一部を示す回路構成図で
、１８はＭＯＳ ＦＥＴ 、１４はキャパＶり、ＷＬは
ワードフィン、ＢＬはヒ゛ットフインを示す。
ックＲＡＭのメモリセル領域の一部を示す回路構成図で
、１８はＭＯＳ ＦＥＴ 、１４はキャパＶり、ＷＬは
ワードフィン、ＢＬはヒ゛ットフインを示す。
なお本発明を実施するに当り誘電体層としては前述のＴ
ｅＬ＠０５に代えて池のタンタル（Ｔａ）の酸化物’ｆ
’ａｘＳｉ、丁Ｏｚを用いてもよい。
ｅＬ＠０５に代えて池のタンタル（Ｔａ）の酸化物’ｆ
’ａｘＳｉ、丁Ｏｚを用いてもよい。
以上説明した如く本発明によれば、誘電体にタンクｓ／
（Ｔａ）の酸化物を用いたキャパシタが実用化され、そ
の結果キャバＶりを構成要素として具備する半導体装置
を微細化、高密度化することができる。
（Ｔａ）の酸化物を用いたキャパシタが実用化され、そ
の結果キャバＶりを構成要素として具備する半導体装置
を微細化、高密度化することができる。
第１図に）、（ｂｌは従来のキャパシタを示す要部断面
図、第２図は本発明の第１の実施例を示す要部断面図で
本発明の要部であるキャバＶりの基本構造を示し、第８
図は本発明の第２の実施例を示す要部断面図で、本発明
を用いて構成したダイナミＡＭのメモリセル領域の一部
を示す回路構成図である。 図において、１は半導体基板または層、２はタンタルの
酸化物層、６及び６はタンタルの硅化物層を示す。
図、第２図は本発明の第１の実施例を示す要部断面図で
本発明の要部であるキャバＶりの基本構造を示し、第８
図は本発明の第２の実施例を示す要部断面図で、本発明
を用いて構成したダイナミＡＭのメモリセル領域の一部
を示す回路構成図である。 図において、１は半導体基板または層、２はタンタルの
酸化物層、６及び６はタンタルの硅化物層を示す。
Claims (1)
- 半導体基板表面にキャパＶりが形成されてなる半導体装
置において、前記キャパシタは２層のタンタル硫化物層
の間にタンタル酸化物層がはさまれてなることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108403A JPS5810852A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108403A JPS5810852A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810852A true JPS5810852A (ja) | 1983-01-21 |
| JPH0145746B2 JPH0145746B2 (ja) | 1989-10-04 |
Family
ID=14483864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108403A Granted JPS5810852A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810852A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPS60111451A (ja) * | 1983-11-21 | 1985-06-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61150368A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体装置 |
| JPS61196566A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| WO1992012538A1 (en) * | 1991-01-01 | 1992-07-23 | Tadahiro Ohmi | Semiconductor memory of dynamic type |
| WO2001011673A3 (de) * | 1999-08-09 | 2001-07-05 | Infineon Technologies Ag | Verfahren zum ätzen von wismuthaltigen oxidfilmen |
-
1981
- 1981-07-10 JP JP56108403A patent/JPS5810852A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072261A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 半導体装置 |
| JPH04598B2 (ja) * | 1983-09-28 | 1992-01-08 | Fujitsu Ltd | |
| JPS60111451A (ja) * | 1983-11-21 | 1985-06-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61150368A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体装置 |
| JPS61196566A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| WO1992012538A1 (en) * | 1991-01-01 | 1992-07-23 | Tadahiro Ohmi | Semiconductor memory of dynamic type |
| WO2001011673A3 (de) * | 1999-08-09 | 2001-07-05 | Infineon Technologies Ag | Verfahren zum ätzen von wismuthaltigen oxidfilmen |
| US6669857B2 (en) | 1999-08-09 | 2003-12-30 | Infineon Technologies Ag | Process for etching bismuth-containing oxide films |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145746B2 (ja) | 1989-10-04 |
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