JPH0883891A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0883891A JPH0883891A JP6215983A JP21598394A JPH0883891A JP H0883891 A JPH0883891 A JP H0883891A JP 6215983 A JP6215983 A JP 6215983A JP 21598394 A JP21598394 A JP 21598394A JP H0883891 A JPH0883891 A JP H0883891A
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Abstract
(57)【要約】
【目的】 誘電体膜である窒化ケイ素膜を薄く形成する
ことのできる高信頼性を有するキャパシタの形成方法を
提供する。 【構成】 シリコン半導体基板１上にシリコン酸化膜な
どの層間絶縁膜２を堆積し、層間絶縁膜２にコンタクト
ホール１ａを形成する。その後、全面に下キャパシタ電
極３となるポリシリコン膜３ｂ、誘電体膜となる窒化ケ
イ素膜４を順次積層した後、窒化ケイ素膜４を熱酸化し
て酸化膜５を形成する。その後、上キャパシタ電極６を
形成した後、誘電体膜４，５及び下キャパシタ電極３を
形成する。 【効果】 シリコン酸化膜上に窒化ケイ素膜が形成され
ることなく、誘電体膜を薄く安定して形成することがで
きる。
ことのできる高信頼性を有するキャパシタの形成方法を
提供する。 【構成】 シリコン半導体基板１上にシリコン酸化膜な
どの層間絶縁膜２を堆積し、層間絶縁膜２にコンタクト
ホール１ａを形成する。その後、全面に下キャパシタ電
極３となるポリシリコン膜３ｂ、誘電体膜となる窒化ケ
イ素膜４を順次積層した後、窒化ケイ素膜４を熱酸化し
て酸化膜５を形成する。その後、上キャパシタ電極６を
形成した後、誘電体膜４，５及び下キャパシタ電極３を
形成する。 【効果】 シリコン酸化膜上に窒化ケイ素膜が形成され
ることなく、誘電体膜を薄く安定して形成することがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、とくにメモリセルにおけるキャパシタの形成方
法に関するものである。
に関し、とくにメモリセルにおけるキャパシタの形成方
法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの縮小化に伴い、当然の事なが
らそこに形成されるキャパシタも縮小されることにな
る。一般に、キヤパシタの容量値は上下の電極の面積、
電極間の距離、電極間の物質の誘電率によって決定され
る。したがって、高集積化に伴ってキャパシタのサイズ
が縮小しても容量を可及的に確保するためには、上下の
電極の面積を大きくし、電極間の距離を短くし、電極間
の物質の誘電率を高くするといった技術改良が必要であ
る。従来、キャパシタの上下の電極の面積を大きくし、
チップの単位面積あたりのキャパシタ数を増やす事を目
的として、トレンチ型やスタックト型に代表される３次
元的構造が用いられてきた。また、キャパシタの誘電体
膜については、誘電体膜の薄膜化と高誘電率化のため
に、シリコン酸化膜より誘電率の高い窒化ケイ素膜の表
面を酸化してシリコン酸化膜を成長させた２層構造が用
いられている。
らそこに形成されるキャパシタも縮小されることにな
る。一般に、キヤパシタの容量値は上下の電極の面積、
電極間の距離、電極間の物質の誘電率によって決定され
る。したがって、高集積化に伴ってキャパシタのサイズ
が縮小しても容量を可及的に確保するためには、上下の
電極の面積を大きくし、電極間の距離を短くし、電極間
の物質の誘電率を高くするといった技術改良が必要であ
る。従来、キャパシタの上下の電極の面積を大きくし、
チップの単位面積あたりのキャパシタ数を増やす事を目
的として、トレンチ型やスタックト型に代表される３次
元的構造が用いられてきた。また、キャパシタの誘電体
膜については、誘電体膜の薄膜化と高誘電率化のため
に、シリコン酸化膜より誘電率の高い窒化ケイ素膜の表
面を酸化してシリコン酸化膜を成長させた２層構造が用
いられている。
【０００３】図２（Ａ）〜（Ｄ）は従来のキャパシタの
形成方法を示す工程断面図である。まず、図２（Ａ）に
示すように、シリコン半導体基板１上にシリコン酸化膜
などの層間絶縁膜２をＣＶＤ法で堆積し、シリコン半導
体基板１への電気的接続を可能にするために、フォトリ
ソグラフィーおよびエッチング技術によって、層間絶縁
膜２にコンタクトホール１ａを形成する。
形成方法を示す工程断面図である。まず、図２（Ａ）に
示すように、シリコン半導体基板１上にシリコン酸化膜
などの層間絶縁膜２をＣＶＤ法で堆積し、シリコン半導
体基板１への電気的接続を可能にするために、フォトリ
ソグラフィーおよびエッチング技術によって、層間絶縁
膜２にコンタクトホール１ａを形成する。
【０００４】次に、図２（Ｂ）に示すように、全面に導
電性を有する不純物を含むポリシリコン膜３ｂをＬＰＣ
ＶＤ法で堆積し、フォトリソグラフィーおよびエッチン
グ技術によって、ポリシリコン膜３ｂをパターニングし
て下キャパシタ電極３を形成する。次に、図２（Ｃ）に
示すように、全面に、誘電体膜としての窒化ケイ素膜４
をＬＰＣＶＤ法で堆積し、窒化ケイ素膜４を熱酸化し、
シリコン酸化膜５を形成する。
電性を有する不純物を含むポリシリコン膜３ｂをＬＰＣ
ＶＤ法で堆積し、フォトリソグラフィーおよびエッチン
グ技術によって、ポリシリコン膜３ｂをパターニングし
て下キャパシタ電極３を形成する。次に、図２（Ｃ）に
示すように、全面に、誘電体膜としての窒化ケイ素膜４
をＬＰＣＶＤ法で堆積し、窒化ケイ素膜４を熱酸化し、
シリコン酸化膜５を形成する。
【０００５】次に、図２（Ｄ）に示すように、全面に導
電性を有するように不純物を含むポリシリコン膜６ａを
ＬＰＣＶＤ法で堆積し、フォトリソグラフィーおよびエ
ッチング技術によって、ポリシリコン膜６ａをパターニ
ングして上キャパシタ電極６を形成し、キャパシタを完
成する。
電性を有するように不純物を含むポリシリコン膜６ａを
ＬＰＣＶＤ法で堆積し、フォトリソグラフィーおよびエ
ッチング技術によって、ポリシリコン膜６ａをパターニ
ングして上キャパシタ電極６を形成し、キャパシタを完
成する。
【０００６】
【発明が解決しようとする課題】従来のキャパシタの形
成方法は以上のようであり、図２（Ｃ）に示すように、
窒化ケイ素膜４を堆積後この窒化ケイ素膜４を熱酸化す
ることによって、ＬＰＣＶＤ法で形成された窒化ケイ素
膜４に存在する欠陥密度を低減し、キャパシタ誘電体膜
の高誘電率化および、膜質の向上を図っていた。
成方法は以上のようであり、図２（Ｃ）に示すように、
窒化ケイ素膜４を堆積後この窒化ケイ素膜４を熱酸化す
ることによって、ＬＰＣＶＤ法で形成された窒化ケイ素
膜４に存在する欠陥密度を低減し、キャパシタ誘電体膜
の高誘電率化および、膜質の向上を図っていた。
【０００７】図３は層間絶縁膜２上に形成された下キャ
パシタ電極３と窒化ケイ素膜４と酸化膜５との断面図で
ある。図３（Ａ）に示すように、下キャパシタ電極３と
層間絶縁膜２とを覆うようにＬＰＣＶＤ法で窒化ケイ素
膜４を堆積する。一般にシリコン酸化膜からなる層間絶
縁膜２上に堆積された窒化ケイ素膜４ｂの膜厚は、ポリ
シリコン膜からなる下キャパシタ電極３の表面に堆積さ
れた窒化ケイ素膜４ａの膜厚に比べて非常に薄く形成さ
れる。
パシタ電極３と窒化ケイ素膜４と酸化膜５との断面図で
ある。図３（Ａ）に示すように、下キャパシタ電極３と
層間絶縁膜２とを覆うようにＬＰＣＶＤ法で窒化ケイ素
膜４を堆積する。一般にシリコン酸化膜からなる層間絶
縁膜２上に堆積された窒化ケイ素膜４ｂの膜厚は、ポリ
シリコン膜からなる下キャパシタ電極３の表面に堆積さ
れた窒化ケイ素膜４ａの膜厚に比べて非常に薄く形成さ
れる。
【０００８】その後、図３（Ｂ）に示すように、熱処理
炉内の８００℃〜９５０℃に保たれた雰囲気中でこの窒
化ケイ素膜４を熱酸化する。この時、下キャパシタ電極
３上の窒化ケイ素膜４ａは表面の２ｎｍ程度が熱酸化さ
れ酸化膜５となる。ところが、層間絶縁膜２上に堆積さ
れた膜厚の非常に薄い窒化ケイ素膜４ｂはすべてが完全
に酸化されて酸化膜５となってしまい、窒化ケイ素膜４
ｂが消失し、さらに、酸化された窒化ケイ素膜４ｂから
の酸化種によって下キャパシタ電極３に局所的な酸化膜
３ａが発生し、キャパシタ容量の異常、電気的耐圧の劣
化により、長期信頼性の低下を招くといった問題点があ
った。
炉内の８００℃〜９５０℃に保たれた雰囲気中でこの窒
化ケイ素膜４を熱酸化する。この時、下キャパシタ電極
３上の窒化ケイ素膜４ａは表面の２ｎｍ程度が熱酸化さ
れ酸化膜５となる。ところが、層間絶縁膜２上に堆積さ
れた膜厚の非常に薄い窒化ケイ素膜４ｂはすべてが完全
に酸化されて酸化膜５となってしまい、窒化ケイ素膜４
ｂが消失し、さらに、酸化された窒化ケイ素膜４ｂから
の酸化種によって下キャパシタ電極３に局所的な酸化膜
３ａが発生し、キャパシタ容量の異常、電気的耐圧の劣
化により、長期信頼性の低下を招くといった問題点があ
った。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、キャパシタ容量の確保のため
に、誘電体膜として窒化ケイ素膜４を薄く形成しても熱
酸化膜時に窒化ケイ素膜４が消失することのない、高信
頼性を有するキャパシタの形成方法を提供することを目
的としている。
ためになされたもので、キャパシタ容量の確保のため
に、誘電体膜として窒化ケイ素膜４を薄く形成しても熱
酸化膜時に窒化ケイ素膜４が消失することのない、高信
頼性を有するキャパシタの形成方法を提供することを目
的としている。
【００１０】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上にシリコン酸化膜を形成する
工程と、上記シリコン酸化膜にコンタクト孔を形成する
工程と、上記コンタクト孔を含むシリコン酸化膜上全面
に下部電極材料を形成する工程と、上記下部電極材料上
全面に窒化ケイ素膜を形成する工程と、上記窒化ケイ素
膜を熱酸化して上記窒化ケイ素膜表面を酸化膜とする工
程と、上記酸化膜上に上部電極を形成する工程と、上記
上部電極形成後、上記酸化膜、窒化ケイ素膜、下部電極
材料をパターニングしてキャパシタの誘電体膜および下
部電極を形成する工程と、を備えるようにしたものであ
る。
製造方法は、半導体基板上にシリコン酸化膜を形成する
工程と、上記シリコン酸化膜にコンタクト孔を形成する
工程と、上記コンタクト孔を含むシリコン酸化膜上全面
に下部電極材料を形成する工程と、上記下部電極材料上
全面に窒化ケイ素膜を形成する工程と、上記窒化ケイ素
膜を熱酸化して上記窒化ケイ素膜表面を酸化膜とする工
程と、上記酸化膜上に上部電極を形成する工程と、上記
上部電極形成後、上記酸化膜、窒化ケイ素膜、下部電極
材料をパターニングしてキャパシタの誘電体膜および下
部電極を形成する工程と、を備えるようにしたものであ
る。
【００１１】
【作用】この発明の半導体装置の製造方法は、半導体基
板上にシリコン酸化膜を形成する工程と、上記シリコン
酸化膜にコンタクト孔を形成する工程と、上記コンタク
ト孔を含むシリコン酸化膜上全面に下部電極材料を形成
する工程と、上記下部電極材料上全面に窒化ケイ素膜を
形成する工程と、上記窒化ケイ素膜を熱酸化して上記窒
化ケイ素膜表面を酸化膜とする工程と、上記酸化膜上に
上部電極を形成する工程と、上記上部電極形成後、上記
酸化膜、窒化ケイ素膜、下部電極材料をパターニングし
てキャパシタの誘電体膜および下部電極を形成する工程
と、を備えるようにしたので、シリコン酸化膜からなる
層間絶縁膜の直ぐ上に窒化ケイ素膜を形成することがな
いので、その後の熱酸化によって窒化ケイ素膜が消失す
ることがなく、窒化ケイ素膜を薄く形成することができ
る。
板上にシリコン酸化膜を形成する工程と、上記シリコン
酸化膜にコンタクト孔を形成する工程と、上記コンタク
ト孔を含むシリコン酸化膜上全面に下部電極材料を形成
する工程と、上記下部電極材料上全面に窒化ケイ素膜を
形成する工程と、上記窒化ケイ素膜を熱酸化して上記窒
化ケイ素膜表面を酸化膜とする工程と、上記酸化膜上に
上部電極を形成する工程と、上記上部電極形成後、上記
酸化膜、窒化ケイ素膜、下部電極材料をパターニングし
てキャパシタの誘電体膜および下部電極を形成する工程
と、を備えるようにしたので、シリコン酸化膜からなる
層間絶縁膜の直ぐ上に窒化ケイ素膜を形成することがな
いので、その後の熱酸化によって窒化ケイ素膜が消失す
ることがなく、窒化ケイ素膜を薄く形成することができ
る。
【００１２】
【実施例】以下、この発明の実施例を用いて説明する。 実施例１．図１（Ａ）〜（Ｄ）はこの発明のキャパシタ
の形成方法を示す工程断面図である。まず、図１（Ａ）
に示すように、シリコン半導体基板１上にシリコン酸化
膜などの層間絶縁膜２をＣＶＤ法で堆積し、シリコン半
導体基板１への電気的接続を可能にするために、フォト
リソグラフィーおよびエッチング技術によって、層間絶
縁膜２にコンタクトホール１ａを形成する。
の形成方法を示す工程断面図である。まず、図１（Ａ）
に示すように、シリコン半導体基板１上にシリコン酸化
膜などの層間絶縁膜２をＣＶＤ法で堆積し、シリコン半
導体基板１への電気的接続を可能にするために、フォト
リソグラフィーおよびエッチング技術によって、層間絶
縁膜２にコンタクトホール１ａを形成する。
【００１３】次に、図１（Ｂ）に示すように、全面に、
導電性を有する不純物を含む下キャパシタ電極３となる
ポリシリコン膜３ｂをＬＰＣＶＤ法で堆積し、さらに、
全面に、誘電体膜となる窒化ケイ素膜４をＬＰＣＶＤ法
で堆積する。この時、ポリシリコン膜３ｂはパターニン
グされていないので、層間絶縁膜２上に窒化ケイ素膜４
が形成されることはない。
導電性を有する不純物を含む下キャパシタ電極３となる
ポリシリコン膜３ｂをＬＰＣＶＤ法で堆積し、さらに、
全面に、誘電体膜となる窒化ケイ素膜４をＬＰＣＶＤ法
で堆積する。この時、ポリシリコン膜３ｂはパターニン
グされていないので、層間絶縁膜２上に窒化ケイ素膜４
が形成されることはない。
【００１４】次に、図１（Ｃ）に示すように、窒化ケイ
素膜４の表面を熱酸化し、シリコン酸化膜５を２ｎｍ程
度形成し、全面に導電性を有する不純物を含むポリシリ
コン膜６ａをＬＰＣＶＤ法で堆積し、フォトリソグラフ
ィーおよびエッチング技術によって、ポリシリコン膜６
ａをパターニングして上キャパシタ電極６を形成する。
次に、図１（Ｄ）に示すように、酸化膜５、窒化ケイ素
膜４およびポリシリコン膜３ｂをフォトリソグラフィー
およびエッチング技術によってパターニングして、下キ
ャパシタ電極３と誘電体膜を形成し、キャパシタを完成
する。
素膜４の表面を熱酸化し、シリコン酸化膜５を２ｎｍ程
度形成し、全面に導電性を有する不純物を含むポリシリ
コン膜６ａをＬＰＣＶＤ法で堆積し、フォトリソグラフ
ィーおよびエッチング技術によって、ポリシリコン膜６
ａをパターニングして上キャパシタ電極６を形成する。
次に、図１（Ｄ）に示すように、酸化膜５、窒化ケイ素
膜４およびポリシリコン膜３ｂをフォトリソグラフィー
およびエッチング技術によってパターニングして、下キ
ャパシタ電極３と誘電体膜を形成し、キャパシタを完成
する。
【００１５】
【発明の効果】以上のようにこの発明によれば、半導体
基板上にシリコン酸化膜を形成する工程と、上記シリコ
ン酸化膜にコンタクト孔を形成する工程と、上記コンタ
クト孔を含むシリコン酸化膜上全面に下部電極材料を形
成する工程と、上記下部電極材料上全面に窒化ケイ素膜
を形成する工程と、上記窒化ケイ素膜を熱酸化して上記
窒化ケイ素膜表面を酸化膜とする工程と、上記酸化膜上
に上部電極を形成する工程と、上記上部電極形成後、上
記酸化膜、窒化ケイ素膜、下部電極材料をパターニング
してキャパシタの誘電体膜および下部電極を形成する工
程と、を備えるようにしたので、シリコン酸化膜からな
る層間絶縁膜の直ぐ上に窒化ケイ素膜を形成することが
ないので窒化ケイ素膜を薄く形成することができ、その
後の熱酸化によって窒化ケイ素膜が消失することがな
く、キャパシタ容量の異常や電気的耐圧の劣化を防止で
き、長期信頼性の向上を図れるキャパシタを形成できる
効果がある。
基板上にシリコン酸化膜を形成する工程と、上記シリコ
ン酸化膜にコンタクト孔を形成する工程と、上記コンタ
クト孔を含むシリコン酸化膜上全面に下部電極材料を形
成する工程と、上記下部電極材料上全面に窒化ケイ素膜
を形成する工程と、上記窒化ケイ素膜を熱酸化して上記
窒化ケイ素膜表面を酸化膜とする工程と、上記酸化膜上
に上部電極を形成する工程と、上記上部電極形成後、上
記酸化膜、窒化ケイ素膜、下部電極材料をパターニング
してキャパシタの誘電体膜および下部電極を形成する工
程と、を備えるようにしたので、シリコン酸化膜からな
る層間絶縁膜の直ぐ上に窒化ケイ素膜を形成することが
ないので窒化ケイ素膜を薄く形成することができ、その
後の熱酸化によって窒化ケイ素膜が消失することがな
く、キャパシタ容量の異常や電気的耐圧の劣化を防止で
き、長期信頼性の向上を図れるキャパシタを形成できる
効果がある。
【図１】 この発明のキャパシタの形成方法を示す工程
断面図である。
断面図である。
【図２】 従来のキャパシタの形成方法を示す工程断面
図である。
図である。
【図３】 問題点を示すキャパシタの断面図である。
１ シリコン半導体基板、１ａ コンタクトホール、２
層間絶縁膜、３ 下キャパシタ電極、４ 窒化ケイ素
膜、５ 酸化膜、６ 上キャパシタ電極、３ｂ ポリシ
リコン膜。
層間絶縁膜、３ 下キャパシタ電極、４ 窒化ケイ素
膜、５ 酸化膜、６ 上キャパシタ電極、３ｂ ポリシ
リコン膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (1)
- 【請求項１】 半導体基板上にシリコン酸化膜を形成す
る工程と、上記シリコン酸化膜にコンタクト孔を形成す
る工程と、上記コンタクト孔を含むシリコン酸化膜上全
面に下部電極材料を形成する工程と、上記下部電極材料
上全面に窒化ケイ素膜を形成する工程と、上記窒化ケイ
素膜を熱酸化して上記窒化ケイ素膜表面を酸化膜とする
工程と、上記酸化膜上に上部電極を形成する工程と、上
記上部電極形成後、上記酸化膜、窒化ケイ素膜、下部電
極材料をパターニングしてキャパシタの誘電体膜および
下部電極を形成する工程と、を備えた半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215983A JPH0883891A (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215983A JPH0883891A (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883891A true JPH0883891A (ja) | 1996-03-26 |
Family
ID=16681474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215983A Pending JPH0883891A (ja) | 1994-09-09 | 1994-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276968A (ja) * | 2008-05-14 | 2009-11-26 | Fujitsu Ltd | 表示制御装置、表示制御方法及び表示制御プログラム |
-
1994
- 1994-09-09 JP JP6215983A patent/JPH0883891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276968A (ja) * | 2008-05-14 | 2009-11-26 | Fujitsu Ltd | 表示制御装置、表示制御方法及び表示制御プログラム |
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