KR100533972B1 - 란탄옥사이드 유전막을 구비하는 캐패시터 및 그 제조 방법 - Google Patents

란탄옥사이드 유전막을 구비하는 캐패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 우수한 유전특성을 확보하면서 누설전류 특성이 우수한 유전체박막을 갖는 캐패시터 및그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 유전막은 란탄옥사이드(La2O3) 박막 위에 HfO2, Y2O3 또는 Nb2O5 중에서 선택된 하나가 적층된 적층막이거나, 또는 란탄옥사이드 박막과 HfO2, Y2O3 또는 Nb2O5 중에서 선택된 하나가 번갈아가면서 적층된 다층막을 채택하며, 이로써 본 발명은 하부전극과 계면반응이 쉽게 일어나지 않는 우수한 열적 안정성을 갖는 란탄옥사이드 박막을 캐패시터의 유전막으로 채택하므로써 TiN 등의 금속을 전극으로 사용하지 않으면서 폴리실리콘막을 100nm 이하급 DRAM 캐패시터에도 계속 적용할 수 있어 투자비용을 최소화할 수 있다.

Description

란탄옥사이드 유전막을 구비하는 캐패시터 및 그 제조 방법{CAPACITOR WITH DIELECTRIC OF LATHANUM OXIDE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다층 유전체박막을 이용한 캐패시터의 제조 방법에 관한 것이다.
최근 DRAM의 집적도가 증가함에 따라 캐패시터의 면적이 작아지게 되어 요구되는 유전용량의 확보가 점점 어려워지고 있다.
여기서, 는 SiO2의 유전율, 은 절연체의 상대 유전율, A는 캐패시터의 면적, d는 캐패시터유전체의 두께이다.
[수학식1]에서 알 수 있듯이, 요구되는 유전용량을 확보하기 위해서는 유전체박막의 두께를 낮추거나 유전상수가 큰 물질을 적용하여야 한다. 그러나, 유전체박막의 두께를 한계 이상 낮추게 되면 누설전류가 급격하게 증가하는 문제가 있다. SiO2나 Al2O3 박막의 경우는 누설전류가 급격하게 나빠지기 때문에 약 40Å 이하의 두께를 갖는 캐패시터 유전체박막을 형성하기 어렵다. 반면에, SrTiO3(ε=200) 박막과 같은 고유전 상수를 갖는 유전체박막의 경우 200Å 이상의 두께에서는 높은 유전상수 및 우수한 누설전류 특성을 확보할 수 있으나 단차피복성(Step coverage)이 문제가 되어 100Å 이하의 두께의 박막을 적용해야만 하는 100nm 이하급 DRAM 캐패시터에 있어서는 유전상수가 작아질뿐만 아니라 누설전류 특성이 급격히 나빠지는 단점을 가지고 있다.
이와 같은 문제점을 해결하기 위해 최근 유전상수는 작지만 누설전류 특성이 우수한 Al2O3[이하 '알루미나'라고 약칭함]와 누설전류 특성은 나쁘지만 유전상수가 높은 HfO2 박막[이하 '하프늄옥사이드'라고 약칭함]을 적층한 HfO2/Al2O 3 다층 박막을 적용한 종래 기술이 제안되었다.
도 1은 종래 기술에 따른 캐패시터의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 폴리실리콘막으로 이루어진 하부전극(11), 하부전극(11) 상에 순차 적층된 알루미나 박막(12)과 하프늄옥사이드 박막(13)의 다층 유전체박막(14), 다층 유전체박막(14) 상의 폴리실리콘막으로 이루어진 상부전극(15)으로 구성된다.
그러나, 종래기술에서도 알루미나 박막(12) 자체의 낮은 유전상수(ε=8) 때문에 폴리실리콘막을 상하부 전극으로 이용하는 SIS(Silicon Insulator Silicon) 구조로 100nm 이하급 이하의 DRAM 캐패시터를 구현하기에는 한계가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 우수한 유전특성을 확보하면서 누설전류 특성이 우수한 유전체박막을 갖는 캐패시터 및그 제조 방법을 제공하는데 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 폴리실리콘막으로 된 하부전극을 형성하는 단계, 상기 하부전극 위에 적어도 상기 하부전극에 접하는 란탄옥사이드(La2O3) 박막을 포함하는 다층 구조의 유전체 박막을 형성하는 단계, 상기 유전체 박막 위에 폴리실리콘막으로 된 상부전극을 형성하는 단계, 및 상기 하부전극과 상기 상부전극의 전기전도성을 확보하기 위해 열처리하는 단계를 포함하는 것을 특징으로 하며, 상기 유전체 박막을 형성하는 단계는 상기 하부전극 위에 상기 란탄옥사이드 박막을 증착하는 단계, 및 상기 란탄옥사이드 박막 위에 HfO2, Y2O3 또는 Nb2O5 중에서 선택된 하나를 증착하는 단계를 포함하는 것을 특징으로 하며, 상기 유전체 박막을 형성하는 단계는 상기 하부전극 위에 상기 란탄옥사이드 박막과 HfO2, Y2O3 또는 Nb2O5 중에서 선택된 하나를 번걸아가면서 다수회 반복하여 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 캐패시터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 기판(20), 기판(20) 상의 폴리실리콘막으로 이루어진 하부전극(21), 하부전극(21) 상에 순차 적층된 란탄옥사이드 박막(La2O3 , 22)과 하프늄옥사이드 박막(HfO2, 23)의 이중 유전체 박막(24), 이중 유전체 박막(24) 상의 폴리실리콘막으로 이루어진 상부전극(25)으로 구성된다.
여기서, 기판(20)은 실리콘막(Si), 실리콘산화막(SiO2) 및 갈륨비소(GaAs)로 이루어진 그룹중에서 선택된 하나이며, 기판(20)은 콘케이브(Concave), 스택(stack) 또는 실리더(Cylinder) 형태이다. 즉, 캐패시터가 형성될 하부 구조가 콘케이브, 스택 또는 실린더 구조인 것이다.
그리고, 하부전극(21)은 전기전도성을 갖도록 불순물이 도핑된 폴리실리콘막으로, 도핑된 불순물은 인(P) 또는 비소(As)이다. 아울러, 상부전극(25)도 전기전도성을 갖도록 인 또는 비소와 같은 불순물이 도핑된 폴리실리콘막이다. 따라서, 본 발명의 캐패시터는 SIS 구조의 캐패시터이다.
그리고, 이중 유전체 박막(24)을 구성하는 란탄옥사이드 박막(22)은 유전상수가 27 정도인 고유전 유전체 박막으로 La2O3로 표기되며, 하프늄옥사이드 박막(23)은 유전상수가 23 정도인 고유전 유전체 박막으로 HfO2로 표기된다.
표1은 각종 산화물박막의 폴리실리콘 하부전극 위에서의 물리적 및 전기적 특성을 나타낸 표이다.
SiO2 Al2O3 La2O3 HfO2 Y2O3 ZrO2 Ta2O5 TiO2 SrTiO3
유전상수 3.9 8 27 23 15 25 26 80 100
밴드갭 9 8.8 6 6 6 5.8 4.4 3.1 3.3
CBO 3.5 2.8 2.3 1.5 2.3 1.4 0.36 0 -0.1
격자에너지 13125 15916 12452 - - 11188 - - -
콘택안정성 Stable 63.4 98.5 47.6 - 42.3 - - -
표1에서, CBO는 실리콘에 대한 전도성밴드오프셋(Conduction Band offset)을 나타내고, 콘택안정성은 실리콘과의 반응 정도[Si+MOX->M+SiO2]를 나타내는 수치이다.
표1을 참조하면, 란탄옥사이드 박막(La2O3)은 폴리실리콘 하부전극위에서 열적 안정성이 매우 뛰어나 분해반응에 의해 즉, La2O3+Si->La+SiO2가 되는 반응도 SiO2를 제외한 나머지 산화물 박막과 비교할 때 매우 어려움을 알 수 있다. 이는 란탄옥사이드 박막은 하부전극과의 계면에서 반응이 쉽게 일어나지 않으므로 하부전극 표면에 SiO2와 같은 저유전층이 형성되는 것을 방지하는 것을 의미한다.
그리고, 란탄옥사이드 박막은 CBO값에 있어서도 하프늄옥사이드(HfO2) 박막보다도 큰 2.3eV의 값을 나타내고, 유전상수가 27 정도로 이는 하프늄옥사이드 박막의 23, 알루미나 박막의 8보다도 매우 큰 값이다. 이처럼 유전상수가 크면 등가산화막 두께(Tox)를 현저히 낮출 수 있다.
또한, 란탄옥사이드 박막은 폴리실리콘막 위에 단원자층증착법으로 증착하는 경우 비정질상을 가지며, 이는 하프늄옥사이드 박막이 결정질로 증착되는 것과 다르다. 즉, 후속 열처리 도중 하프늄옥사이드 박막은 결정화가 이루어지면서 결정립계의 생성으로 전기적 특성을 열화시킬 수 있으나, 란탄옥사이드 박막의 경우는 보다 높은 온도에서도 결정화가 이루어지지 않고 비정질 상태를 유지하여 전기적 특성이 열화되는 것이 방지된다.
따라서, 란탄옥사이드 박막 위에 하프늄옥사이드 박막을 적층하면 하프늄옥사이드 박막의 결정립계에 의한 전기적 특성의 열화를 보완할 수 있다.
도 3a 내지 도 3c는 도 2에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 캐패시터가 형성될 하부구조가 형성된 기판(20)을 형성한다. 여기서, 기판(20)은 실리콘막(Si), 실리콘산화막(SiO2) 및 갈륨비소(GaAs)로 이루어진 그룹중에서 선택된 하나이며, 또한 기판(20)은 콘케이브(Concave), 스택(stack) 또는 실리더(Cylinder) 형태이다. 즉, 캐패시터가 형성될 하부 구조가 콘케이브, 스택 또는 실린더 구조인 것이다.
다음에, 기판(20) 상에 폴리실리콘막을 증착하여 하부전극(21)을 형성한다. 이때, 하부전극(21)으로 폴리실리콘막 증착시 인(P) 또는 비소(As)와 같은 불순물을 도핑시켜 하부전극(21)이 전기전도성을 갖도록 한다. 한편, 하부전극(21)인 폴리실리콘막 증착 공정은 스퍼터링법(sputtering), 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 단원자증착법(Atomic Layer Deosition; ALD)을 이용한다. 다른 하부전극(21) 물질로는 루테늄막(Ru), 백금막(Pt) 및 티타늄나이트라이드막(TiN)으로 이루어진 그룹중에서 선택된 금속박막을 이용한다.
이어서, 하부전극(21) 상에 란탄옥사이드 박막(22)을 증착한다. 이때, 란탄옥사이드 박막(22) 증착 공정은 스퍼터링법, 화학기상증착법 또는 단원자증착법을 이용한다. 예컨대, 화학기상증착법(CVD) 또는 단원자증착법(ALD)을 이용하여 란탄옥사이드 박막(22)을 증착하는 공정에서 란탄소스로 La(EDMDD)3, La(THD)3, La(i-PrCp)3를 사용한다. 여기서, EDMDD는, THF는 TetraHydroFuran, i-PrCp는 iso-PropyCycloPentadienyl이다.
도 3b에 도시된 바와 같이, 란탄옥사이드 박막(22) 상에 하프늄옥사이드 박막(23)을 형성하여 이중 유전체 박막(24)을 형성한다. 이때, 하프늄옥사이드 박막(24) 증착 공정은 스퍼터링법, 화학기상증착법 또는 단원자증착법을 이용한다. 예컨대, 화학기상증착법(CVD) 또는 단원자증착법(ALD)을 이용하여 하프늄옥사이드 박막(24)을 증착하는 공정에서 하프늄소스로 HfCl4, Hf(Ot-Bu)4, Hf(MMP)4, Hf(NEt2)4 및 Hf(NMeEt)4로 이루어진 그룹중에서 선택된 하나를 사용한다. 한편, 단원자증착 공정시 하프늄소스의 산화를 위한 산화원(Oxidation source)으로 H2O, O3 또는 산소플라즈마를 이용한다.
위와 같이 일련의 공정에 의해 형성되는 이중 유전체 박막(24)의 총 두께는 100Å∼200Å 두께이다.
도 3c에 도시된 바와 같이, 하프늄옥사이드 박막(23) 상에 상부전극(25)을 형성한다. 이때, 상부전극(25)은 전기전도성을 갖도록 인 또는 비소의 불순물이 도핑된 폴리실리콘막 또는 루테늄막, 백금막 및 티타늄나이트라이드막으로 이루어진 그룹중에서 선택된 금속박막을 이용한다. 이러한 상부전극(25) 물질들은 스퍼터링법, 화학기상증착법(CVD) 또는 단원자증착법(ALD)을 이용하여 형성한다.
다음으로, 하부전극(21)과 상부전극(25)의 전기전도성 확보를 위하여 650℃∼700℃ 온도에서 열처리를 진행하는데, 열처리는 급속열처리법(Rapid Thermal Anneal; RTA)을 이용한다. 이때, 급속열처리법을 이용하는 경우, 열처리 분위기로 상부전극(25) 및 하부전극(21)의 산화를 방지하기 위하여 진공, 아르곤(Ar) 또는 질소(N2) 분위기에서 진행한다.
이와 같은 열처리 도중에 상부전극(25) 아래의 하프늄옥사이드 박막(23)이 결정화가 이루어지면서 결정립계의 생성으로 전기적 특성을 열화시킬 수 있다.
도 3d는 란탄옥사이드 박막과 하프늄옥사이드 박막의 열처리후 상태를 도시한 도면으로서, 열처리 도중에 상부전극(25) 아래의 하프늄옥사이드 박막(23)이 결정화가 이루어지면서 결정립계(Grain boundary; GB)가 생성되고 있다.
그러나, 본 발명은 하프늄옥사이드 박막(23) 아래의 란탄옥사이드 박막(22)이 비정질상을 가지므로 650℃∼700℃ 온도의 열처리에서도 결정화가 이루어지지 않는다. 즉, 하프늄옥사이드 박막(23)보다 높은 온도에서도 결정화가 이루어지지 않고 계속 비정질 상태를 유지하여 하프늄옥사이드 박막(23)의 결정립계에 의한 전기적 특성의 열화를 보완한다.
도 4는 본 발명의 제2실시예에 따른 캐패시터의 구조 단면도이다.
도 4에 도시된 바와 같이, 기판(30), 기판(30) 상의 폴리실리콘막으로 이루어진 하부전극(31), 하부전극(31) 상에 번갈아가면서 적층된 란탄옥사이드 박막(La2O3, 32)과 하프늄옥사이드 박막(HfO2, 33)의 다층 유전체 박막(34), 다층 유전체 박막(34) 상의 폴리실리콘막으로 이루어진 상부전극(35)으로 구성된다.
여기서, 기판(30)은 실리콘막(Si), 실리콘산화막(SiO2) 및 갈륨비소(GaAs)로 이루어진 그룹중에서 선택된 하나이며, 기판(30)은 콘케이브, 스택 또는 실리더 형태이다. 즉, 캐패시터가 형성될 하부 구조가 콘케이브, 스택 또는 실린더 구조인 것이다.
그리고, 하부전극(31)은 전기전도성을 갖도록 불순물이 도핑된 폴리실리콘막으로, 도핑된 불순물은 인(P) 또는 비소(As)이다. 아울러, 상부전극(35)도 전기전도성을 갖도록 인 또는 비소와 같은 불순물이 도핑된 폴리실리콘막이다. 따라서, 본 발명의 캐패시터는 SIS 구조의 캐패시터이다.
그리고, 다층 유전체 박막(34)을 구성하는 란탄옥사이드 박막(32)은 유전상수가 27 정도인 고유전 유전체 박막으로 La2O3로 표기되며, 하프늄옥사이드 박막(33)은 유전상수가 23 정도인 고유전 유전체 박막으로 HfO2로 표기된다.
제2실시예의 캐패시터는 하부전극(31)과 상부전극(35) 사이에 형성된 유전체 박막이 란탄옥사이드 박막(32)과 하프늄옥사이드 박막(33)이 n회 번갈아가면서 적층된 다층 유전체 박막(34) 구조를 갖는다. 즉, 다층 유전체 박막(34)은 란탄옥사이드 박막(32)과 하프늄옥사이드 박막(33)의 적층막 HfO2/La2O3이 n회 적층된 [HfO2/La2O3]n 구조를 갖고, 그 최종 두께는 100Å∼200Å 두께가 되도록 한다.
따라서, 다층 유전체 박막(34)은 하부전극(31) 표면에는 란탄옥사이드 박막(32)이 직접 접하고, 상부전극(35)에는 하프늄옥사이드 박막(33)이 접하도록 한다. 이때, [HfO2/La2O3]n 구조를 갖는 다층 유전체 박막(34)은 란탄옥사이드 박막(32)을 증착하는 단계와 하프늄옥사이드 박막(33)을 증착하는 단계를 n회 반복 진행하므로써 형성할 수 있다.
전술한 제2실시예또한 제1실시예와 동일하게, 상부전극(35) 형성후 진행되는 열처리 도중에 상부전극(35) 아래의 하프늄옥사이드 박막(33)이 결정화가 이루어지면서 결정립계의 생성으로 전기적 특성을 열화시킬 수 있으나, 하프늄옥사이드 박막(33) 아래의 란탄옥사이드 박막(32)이 비정질상을 가지므로 650℃∼700℃ 온도에서도 결정화가 이루어지지 않는다. 즉, 하프늄옥사이드 박막(33)보다 높은 온도에서도 결정화기 이루어지지 않고 계속 비정질 상태를 유지하여 하프늄옥사이드 박막(33)의 결정립계에 의한 전기적 특성의 열화를 보완한다.
위와 같이, 본 발명은 하부전극과의 계면반응이 쉽게 발생하지 않는 란탄옥사이드 박막의 우수한 열적 안정성 및 유전특성을 이용하고, 이 란탄옥사이드 박막 위에 유전특성이 우수한 하프늄옥사이드 박막을 형성하여 [HfO2/La2O3] 또는 [HfO2/La2O3]n 다층 유전체 박막을 형성하므로써 유전특성 및 누설전류 특성이 종래 HfO2/Al2O3보다 우수한 유전체 박막을 얻을 수 있다.
위에 설명된 제1실시예 및 제2실시예에서는 란탄옥사이드 박막 위에 하프늄옥사이드 박막을 형성하는 캐패시터를 예로 들었으나, 하프늄옥사이드 박막외에 Y2O3, Nb2O5를 이용할 수도 있다. 즉, 캐패시터의 유전막이 Y2O3/La2O3, [Y2O3/La2O 3]n, Nb2O5/La2O3, [Nb2O5/La2 O3]n 구조일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 란탄옥사이드 박막과 HfO2, Y2O3 또는 Nb2O 5의 적층막을 캐패시터의 유전막으로 채택하므로써 유전특성 및 누설전류 특성이 우수한 캐패시터를 형성할 수 있는 효과가 있다.
그리고, 하부전극과 계면반응이 쉽게 일어나지 않는 우수한 열적 안정성을 갖는 란탄옥사이드 박막을 캐패시터의 유전막으로 채택하므로써 TiN 등의 금속을 전극으로 사용하지 않으면서 폴리실리콘막을 100nm 이하급 DRAM 캐패시터에도 계속 적용할 수 있어 투자비용을 최소화할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 캐패시터의 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 캐패시터의 구조를 도시한 도면,
도 3a 내지 도 3c는 도 2에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도,
도 3d는 란탄옥사이드 박막과 하프늄옥사이드 박막의 열처리후 상태를 도시한 도면,
도 4는 본 발명의 제2실시예에 따른 캐패시터의 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 하부전극
32 : 란탄옥사이드 박막 33 : 하프늄옥사이드 박막
35 : 상부전극

Claims (12)

  1. 삭제
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  6. 폴리실리콘막으로 된 하부전극을 형성하는 단계;
    상기 하부전극 위에 적어도 상기 하부전극에 접하는 란탄옥사이드(La2O3) 박막을 포함하는 다층 구조의 유전체 박막을 형성하는 단계;
    상기 유전체 박막 위에 폴리실리콘막으로 된 상부전극을 형성하는 단계; 및
    상기 하부전극과 상기 상부전극의 전기전도성을 확보하기 위해 열처리하는 단계
    를 포함하는 캐패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 유전체 박막을 형성하는 단계는,
    상기 하부전극 위에 상기 란탄옥사이드 박막을 증착하는 단계; 및
    상기 란탄옥사이드 박막 위에 HfO2, Y2O3 또는 Nb2O5 중에서 선택된 하나를 증착하는 단계
    를 포함하는 캐패시터의 제조 방법.
  8. 제6항에 있어서,
    상기 유전체 박막을 형성하는 단계는,
    상기 하부전극 위에 상기 란탄옥사이드 박막과 HfO2, Y2O3 또는 Nb2 O5 중에서 선택된 하나를 번걸아가면서 다수회 반복하여 증착하는 단계
    를 포함하는 캐패시터의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 란탄옥사이드 박막은,
    스퍼터링법, 화학기상증착법 또는 단원자증착법을 이용하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제6항에 있어서,
    상기 유전체 박막은 100Å∼200Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제6항에 있어서,
    상기 열처리 단계는, 650℃∼700℃ 온도에서 급속열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제11항에 있어서,
    상기 급속열처리는, 진공, 아르곤(Ar) 또는 질소(N2) 분위기에서 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
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