KR100480557B1 - 선택적으로증착된금속실리사이드막을구비한반도체장치커패시터의제조방법 - Google Patents
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Abstract
커패시턴스의 최소값과 최대값비인 Cmin/Cmax비를 감소시키지 않고 전극과 고유전막 간의 누설전류의 발생을 방지하는 계면 실리콘 산화막의 형성이 가능한 커패시터의 제조방법을 개시한다.
본 발명의 방법은 불순물이 도핑된 실리콘으로 이루어진 하부전극 패턴을 형성한 다음, 상기 하부전극 패턴 상에만 선택적으로 금속 실리사이드를 형성한다. 상기 금속 실리사이드의 선택적 형성은 금속 염소화물을 원료가스로 하여 수행된다. 상기 금속 염소화물에 포함되는 금속은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 및 코발트로 이루어진 군 중에서 선택된 어느 하나이다. 상기 결과물 전면에 고유전막을 증착하고 상기 고유전막을 산소를 포함하는 분위기에서 열처리한다. 다음, 상기 고유전막 상에 상부전극을 형성함으로써 본 발명의 커패시터를 완성한다.
Description
본 발명은 반도체 장치에 관한 것으로, 상세하게는 누설전류의 발생을 방지하고 커패시턴스의 최소값과 최대값비인 Cmin/Cmax비의 감소를 방지할 수 있는 커패시터의 제조방법에 관한 것이다.
반도체 메모리 장치의 커패시터 면적을 증대시키는 방법으로서 하부전극으로 사용되는 도핑된 비정질 실리콘의 표면에 HSG(Hemi-Spherical-Grain)를 형성하는 방법이 제안된 바 있다. 그러나 MIS(Metal-Insulator-Semiconductor) 구조에서 HSG를 사용하는 경우 동작 전압에 따른 커패시턴스의 최소값과 최대값비인 Cmin/Cmax비가 크게 감소하는 문제가 있다.
MIM(Metal-Insulator-Metal) 구조를 사용하게 되면 Cmin/Cmax비 감소 문제를 해결할 수 있으나 HSG 위에서 금속층을 형성하기 어려운 점이 문제가 된다. 또한 MIM 구조에서는 Ta2O5와 같은 고유전물질을 사용하는 경우 누설전류 발생 방지용 계면 산화막을 형성하기 어려운 문제점이 있다.
본 발명은 Cmin/Cmax비의 감소 및 전극과 고유전막 간의 누설전류의 발생을 방지하는 계면 실리콘 산화막의 형성이 가능한 커패시터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 금속실리사이드를 도핑된 하부전극 패턴 위에만 선택적으로 형성하는 커패시터의 제조방법을 제공한다.
본 발명의 방법은 불순물이 도핑된 실리콘으로 이루어진 하부전극 패턴을 형성하는 단계를 포함한다. 다음, 상기 하부전극 패턴 상에만 선택적으로 금속 실리사이드를 형성한다. 상기 금속 실리사이드의 선택적 형성은 금속 염소화물을 원료가스로 하여 수행된다. 상기 금속 염소화물에 포함되는 금속은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 및 코발트로 이루어진 군 중에서 선택된 어느 하나인 것이 바람직하다. 다음, 상기 결과물 전면에 유전막을 증착하고 상기 유전막을 산소를 포함하는 분위기에서 열처리한다. 상기 유전막은 탄탈륨 산화막, 티타늄 산화막, 이트륨 산화막, 바나듐 산화막 및 니오브 산화막으로 이루어진 군에서 선택된 어느 하나의 금속 산화물 또는 BST, ST, 및 PZT로 이루어진 군에서 선택된 어느 하나의 강유전체로 이루어진 것이 바람직하다. 한편, 상기 열처리는 습식 O2, 건식 O2, N2O, O2 플라즈마, O3, 및 OH 증 어느 하나 또는 이들의 조합을 이용하여 200℃ ∼ 1000℃에서 급속 열처리(Rapid Thermal Process) 장치 또는 로(furnace)에서 진행한다.
다음, 상기 유전막 상에 상부전극을 형성함으로써 본 발명의 커패시터를 완성한다. 상기 상부전극으로는 TiN, WN, TaN, TaSi, WSi, MoSi, CoSi, 및 폴리 실리콘으로 구성된 군 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 것을 사용하는 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 1은 본 발명에 따라 금속 실리사이드가 선택적으로 형성되는 원리를 설명하기 위한 그래프이다.
도 1의 그래프는 TiCl4를 원료가스로 사용하는 다음의 3가지 반응의 깊스 프리에너지 변화(ΔG)를 온도에 따라 도시한 것이다.
도 1을 참조하면, 상기 화학식 1의 반응의 ΔG만이 0보다 작아서 열역학적으로 가능한 것을 알 수 있다. 따라서, SiO2 상에서는 TiSi2가 형성되지 않고 Si 상에만 선택적으로 TiSi2가 형성되는 것을 알 수 있다. 또한 도 1로부터 TiSi2의 형성온도가 300℃ ∼ 900℃가 되는 것이 바람직한 것을 알 수 있다. 그 외에 Ta, W, Mo, 또는 Co 등도 Cl기를 포함한 원료가스, 즉 금속 염소화물을 사용해 Si 상에 선택적으로 형성할 수 있다.
상기 구조물 위에 증착하는 유전막으로는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 이트륨(Y) 산화막, 바나듐(V) 산화막, 니오브(Nb) 산화막 등이 금속 산화물 및 BST(Barium Strontium Titnate), ST(Strontium Titnate), PZT(Lead Zirconium Titnate) 등의 강유전체인 것이 바람직하다.
상기 유전막을 산소를 포함하는 분위기에서 열처리해주는 단계는 습식 O2, 건식 O2, N2O, O2 플라즈마, O3, OH 증 어느 하나 또는 조합을 이용하여 200℃ ∼ 1000℃의 분위기에서 급속 열처리(Rapid Thermal Process) 장치 또는 로(furnace)에서 행하는 것이 바람직하다.
상기 유전막 위에 형성되는 상부전극은 TiN, WN, TaN, TaSi, WSi, MoSi, CoSi, 및 폴리 실리콘으로 구성된 군 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어지는 것이 바람직하다.
도 2a 내지 도 2f는 본 발명에 따른 커패시터의 제조방법을 그 공정 순서대로 도시한 단면도들이다.
도 2a를 참조하면, 기판(10) 상에 콘택홀을 구비하는 층간절연막(20)을 형성한다. 층간절연막(20)은 실리콘 산화막(SiO2)으로 이루어진다. 상기 구조물 상에는 불순물이 도핑된 실리콘층(30)을 형성한다.
다음, 도 2b에 도시된 바와 같이 상기 불순물이 도핑된 실리콘층(30)을 패터닝하여 하부전극 패턴(31)을 형성한다. 하부전극 패턴(31) 형성 후 금속 실리사이드 형성 전에 하부전극의 표면적을 증대시키는 공정, 예컨대 HSG(Hemi-Spherical Grain) 형성공정을 진행할 수 있다.
도 2c를 참조하면, 금속 염소화물을 원료가스로 하여 상기 하부전극 패턴(31) 상에만 선택적으로 금속 실리사이드층(40)을 형성한다. 금속 염소화물을 원료가스로 사용하면 실리콘 산화막으로 이루어진 상기 층간절연막(20) 상에는 금속 실리사이드가 증착되지 않고 실리콘으로 이루어진 상기 하부전극 패턴(31) 상에만 선택적으로 금속 실리사이드층(40)이 형성된다. 금속 염소화물로 TiCl4를 사용하는 것이 바람직하다. 그 외에도 탄탈륨, 텅스텐, 몰리브덴, 또는 코발트의 염소화물도 사용할 수 있다.
TiCl4를 이용하여 금속 실리사이드, 즉 TiSi2를 형성하는 경우 그 공정 온도는 300℃ ∼ 900℃가 바람직하다.
도 2d를 참조하면, 상기 결과물 상에 유전막(50)을 증착한다. 유전막(50)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 이트륨(Y) 산화막, 바나듐(V) 산화막, 니오브(Nb) 산화막 등의 금속 산화물 또는 BST(Barium Strontium Titnate), ST(Strontium Titnate), PZT(Lead Zirconium Titnate) 등의 강유전체로 이루어지는 것이 바람직하다.
다음, 도 2e에 도시된 바와 같이, 상기 유전막(50)을 산소를 포함하는 분위기에서 열처리해준다. 구체적으로, 습식 O2, 건식 O2, N2O, O2 플라즈마, O3, OH 증 어느 하나 또는 조합을 이용하여 200℃ ∼ 1000℃의 분위기에서 급속 열처리(Rapid Thermal Process) 장치 또는 로(furnace)에서 상기 열처리를 행하는 것이 바람직하다.
도 2f를 참조하면, 상기 열처리된 유전막(51)의 상부에 상부전극(60)을 형성하여 커패시터를 완성한다. 상부전극(60)을 구성하는 물질로는 TiN, WN, TaN, TaSi, WSi, MoSi, CoSi, 및 폴리 실리콘으로 구성된 군 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 것을 사용하는 것이 바람직하다.
본 발명의 방법에 의하면, 첫째, 한 번의 공정으로 도핑된 실리콘의 표면에만 선택적으로 금속 실리사이드를 형성하는 것이 가능하며, 둘째, 하부전극에 공핍층이 형성되는 것을 방지하여 Cmin/Cmax비의 감소를 방지할 수 있으며, 셋째, 전극과 고유전막 사이의 누설전류를 방지하는 계면 실리콘 산화막을 형성할 수 있는 효과가 있다.
이상 본 발명을 첨부한 도면과 실시예를 통하여 설명하였으나 이는 본 발명을 한정적인 것으로 해석되게 하기 위한 것이 아니다. 당업계에서 평균적인 지식을 가진 자에 있어 자명한 정도의 변형이라면 본 발명의 범위에 포함되는 것으로 해석되어져야 한다.
도 1은 본 발명에 따라 금속 실리사이드막이 선택적으로 증착되는 것을 설명하기 위한 그래프이고,
도 2a 내지 도 2f는 본 발명에 의한 반도체 장치 커패시터의 제조방법을 그 공정순서대로 도시한 단면도들이다.
Claims (7)
- 불순물이 도핑된 실리콘으로 이루어진 하부전극 패턴을 형성하는 단계;상기 하부전극 패턴의 표면적을 증대시키는 단계;상기 표면적이 증대된 하부전극 패턴 상에만 선택적으로 금속 실리사이드를 형성하는 단계;상기 금속 실리사이드를 포함한 결과물 전면에 유전막을 증착하는 단계;상기 유전막을 산소를 포함하는 분위기에서 열처리하는 단계; 및상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
- 제1항에 있어서, 상기 금속 실리사이드를 형성하는 단계는 금속 염소화물을 원료가스로 하여 실리콘 위에만 선택적으로 금속 실리사이드를 형성시키는 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
- 제2항에 있어서, 상기 금속 염소화물에 포함되는 금속이 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 및 코발트로 이루어진 군 중에서 선택된 어느 하나인 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
- 제1항에 있어서, 상기 유전막이 탄탈륨 산화막, 티타늄 산화막, 이트륨 산화막, 바나듐 산화막 및 니오브 산화막으로 이루어진 군에서 선택된 어느 하나의 금속 산화물 또는 BST, ST, 및 PZT로 이루어진 군에서 선택된 어느 하나의 강유전체로 이루어진 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
- 제1항에 있어서, 상기 열처리는 습식 O2, 건식 O2, N2O, O2 플라즈마, O3, 및 OH 증 어느 하나 또는 이들의 조합을 이용하여 200℃ ∼ 1000℃에서 급속 열처리(Rapid Thermal Process) 장치 또는 로(furnace)에서 진행하는 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
- 제1항에 있어서, 상기 상부전극이 TiN, WN, TaN, TaSi, WSi, MoSi, CoSi, 및 폴리 실리콘으로 구성된 군 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
- 제1항에 있어서, 상기 하부전극 패턴의 표면적을 증대시키는 단계는 상기 하부전극을 반구형 입자(hemi-spherical grain; HSG)로 형성하는 것을 특징으로 하는 금속 실리사이드를 구비하는 반도체 장치 커패시터의 제조방법.
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Patent Citations (6)
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