KR19980085034A - 금속 실리사이드의 질화처리에 의한 반도체장치의 하부전극 및 이를 포함하는 커패시터의 제조방법 - Google Patents

Abstract

금속 실리사이드의 질화처리에 의한 반도체 장치의 하부 전극 및 이를 포함하는 커패시터의 제조 방법에 관하여 개시한다. 본 발명에서는 커패시터 하부 전극을 형성할 때 반도체 기판상에 형성된 층간 절연막 패턴 위에 도전층 패턴을 형성하고, 상기 도전층 패턴의 표면에만 금속 실리사이드층을 형성한다. 상기 금속 실리사이드층이 형성된 결과물을 질소를 포함하는 분위기에서 열처리하여 상기 금속 실리사이드층의 표면에 질소 함유 금속 실리사이드층을 형성한다. 그 후, 상기 질소 함유 금속 실리사이드층이 형성된 결과물상에 유전막을 형성한다. 상기 유전막이 형성된 결과물을 산소를 포함하는 분위기하에서 열처리한다. 상기 결과물상에 제2 도전층을 형성하여 커패시터를 완성한다.

Description

금속 실리사이드의 질화처리에 의한 반도체 장치의 하부 전극 및 이를 포함하는 커패시터의 제조 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 금속 실리사이드의 질화처리에 의한 반도체 장치의 하부 전극 및 이를 포함하는 커패시터를 제조하는 방법에 관한 것이다.

반도체 장치의 커패시터를 MIS(Metal-Insulator-Silicon) 구조로 형성하는 경우에는 커패시터의 하부 전극을 폴리실리콘층으로 형성하고 상부 전극을 금속층으로 형성한다. 이 때, 커패시터의 양 전극에 걸리는 바이어스(bias)에 따라서 하부 전극으로 사용된 폴리실리콘층에는 공핍층(depletion layer) 또는 축적층(accumulation layer)이 형성된다. 즉, 커패시터의 상부 전극에 음의 전압이 가해지면 하부 전극에는 전자의 공핍층이 형성되고, 커패시터의 상부 전극에 양의 전압이 가해지면 하부 전극에는 전자의 축적층이 형성된다. 전자(前者)와 같이 하부 전극에 공핍층이 형성되는 경우에는 공핍층으로 인해 유전막의 두께가 증가하는 것과 같은 효과가 초래된다.

특히, 커패시터 하부 전극의 표면에 HSG(Hemispherical Grain)를 형성하는 방법 등에 의하여 하부 전극의 표면적을 증대시켜서 커패시터의 정전 용량을 증가시키는 경우에는, 커패시터의 상부 전극에 음의 전압을 가함으로써 하부 전극에 형성되는 전자의 공핍층의 폭이 더욱 커지고, 그에 따라 커패시터의 상부 전극에 음의 전압을 가할 때의 정전 용량이 크게 감소한다. 따라서, 동작 전압 내에서 정전 용량의 최대값과 최소값의 차이가 매우 커지게 된다.

커패시터의 전하량(Q)은 커패시터의 정전 용량(C)과 동작 전압(V)의 곱, 즉 Q = C × V로 정해진다. 따라서, 상기한 바와 같이 정전 용량이 감소함에 따라 축적 가능한 전하량이 감소하게 되어 메모리 셀의 독출 능력이 저하되고, 소프트 에러율(soft error rate)이 증가하여 소자의 신뢰성을 크게 감소시킨다.

커패시터의 상부 전극과 하부 전극을 금속 물질로 형성하는 경우에는 폴리실리콘의 경우와 같이 동작 전압에 따라서 각 전극에 공핍층이 형성되는 것을 방지할 수 있다. MIS 구조에서는 커패시터의 유전막 형성 물질로서 이산화실리콘(SiO₂)보다 유전 상수가 큰 금속 산화물, 예를 들면 Ta₂O₅등이나 강유전체, 예를 들면 ST(Strontium Titanate), BST(Barium Strontium Titanate) 등을 사용하는 경우에는 누설 전류 생성을 억제하기 위하여 유전막의 형성 이후에 산소 분위기하에서 열처리하여 커패시터 전극과 유전막과의 계면에 누설 전류를 낮출 수 있는 얇은 실리콘 산화막을 형성시키는 것이 일반적이다. 금속 물질로 형성된 하부 전극을 사용하는 MIM(Metal-Insulator-Metal) 구조의 경우에는 전극과 유전막 사이에 실리콘 산화막을 형성할 수 없으며, 전극이 산화되어버려 원하는 특성값을 조절하는 데 문제가 있다.

따라서, 본 발명의 목적은 MIM 구조에서 커패시터 전극과 유전막 사이에 실리콘 산화막의 형성이 가능한 동시에 상기 실리콘 산화막의 두께 조절이 가능하도록 함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체 장치의 커패시터 하부 전극의 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 커패시터의 하부 전극에 공핍층이 형성되는 것을 방지함으로써, 커패시터의 정전 용량의 감소를 방지하고, 소자의 신뢰성을 향상시킬 수 있는 반도체 장치의 커패시터를 제조하는 방법을 제공하는 것이다.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도들이다.

도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판, 120 : 층간 절연막 패턴

130 : 제1 도전층, 130a : 제1 도전층 패턴

140 : 금속층, 140a : 잔류 금속층

142 : 금속 실리사이드층144 : 질소 함유 금속 실리사이드층

150 : 하부 전극

상기 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 커패시터 하부 전극 제조 방법에서는 반도체 기판상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 상기 층간 절연막 패턴상에 상기 콘택홀을 채우는 도전층을 형성한다. 상기 도전층을 패터닝하여 상기 콘택홀 상부에 도전층 패턴을 형성한다. 상기 도전층 패턴의 표면에만 금속 실리사이드층을 형성한다. 상기 금속 실리사이드층이 형성된 결과물을 질소를 포함하는 분위기에서 열처리하여 상기 금속 실리사이드층의 표면에 질소 함유 금속 실리사이드층을 형성한다.

상기 도전층은 도핑된 폴리실리콘층이고, 상기 도전층 패턴을 형성하는 단계는 상기 도전층을 패터닝한 후 상기 패터닝된 도전층의 표면적을 증대시키는 단계를 포함할 수 있다.

상기 금속 실리사이드층을 형성하기 위하여, 먼저 상기 도전층 패턴이 형성된 결과물 전면에 얇은 금속층을 형성한다. 상기 금속층을 열처리하여 상기 도전층 패턴의 표면에만 금속 실리사이드층을 형성한다. 상기 금속 실리사이드층이 형성된 결과물상에 남아 있는 잔류 금속층을 제거한다.

상기 잔류 금속층을 제거한 후에 결과물을 상기 금속 실리사이드층이 비저항이 낮은 상으로 상전이되는 온도로 열처리하는 단계를 더 포함할 수 있다.

상기 다른 목적을 형성하기 위한 본 발명에 따른 커패시터 제조 방법에서는 반도체 기판상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 상기 층간 절연막 패턴상에 상기 콘택홀을 채우는 제1 도전층을 형성한다. 상기 제1 도전층을 패터닝하여 상기 콘택홀 상부에 제1 도전층 패턴을 형성한다. 상기 제1 도전층 패턴의 표면에만 금속 실리사이드층을 형성한다. 상기 금속 실리사이드층이 형성된 결과물을 질소를 포함하는 분위기에서 열처리하여 상기 금속 실리사이드층의 표면에 질소 함유 금속 실리사이드층을 형성한다. 상기 질소 함유 금속 실리사이드층이 형성된 결과물상에 유전막을 형성한다. 상기 결과물상에 제2 도전층을 형성한다.

상기 유전막을 형성하기 전에 상기 질소 함유 금속 실리사이드층이 형성된 결과물을 산소를 포함하는 분위기하에서 열처리하는 단계를 더 포함할 수 있다.

또는, 상기 유전막을 형성한 후 상기 유전막이 형성된 결과물을 산소, 질소 및 아르곤을 포함하는 분위기하에서 열처리하는 단계를 더 포함할 수 있다.

본 발명에 의하면, 동작 전압에 따라 커패시터 하부 전극에 공핍층이 형성되는 것을 방지할 수 있으며, 하부 전극과 유전막과의 사이에 형성되는 산화막의 두께를 얇게 조절할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(100), 예를 들면 단결정 실리콘 기판상에 층간 절연막, 예를 들면 산화막을 형성한다. 그 후, 상기 반도체 기판(100)의 소정 영역을 노출시키도록 상기 층간 절연막을 이방성 식각하여 콘택홀을 갖는 층간 절연막 패턴(120)을 형성한다. 그 후, 상기 층간 절연막 패턴(120)이 형성된 결과물 전면에 상기 콘택홀을 채우는 제1 도전층(130), 예를 들면 도핑된 폴리실리콘층을 형성한다.

도 2를 참조하면, 상기 콘택홀 상부의 제1 도전층(130)상에 감광막 패턴(도시 생략)을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 층간 절연막 패턴(120)을 노출시키도록 상기 제1 도전층(130)을 이방성 식각하여 제1 도전층 패턴(130a)을 형성한다. 도시하지는 않았으나, 필요에 따라서 상기 제1 도전층 패턴(130a)의 표면에 HSG를 형성하는 등 일반적인 방법에 의하여 커패시터 하부 전극의 표면적을 증대시키는 공정을 추가할 수 있다.

도 3을 참조하면, 상기 제1 도전층 패턴(130a)이 형성된 결과물 전면에 얇은 금속층(140)을 형성한다. 상기 금속층(140)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나로 형성한다.

도 4를 참조하면, 상기 금속층(140)을 열처리하여 상기 제1 도전층 패턴(130a)의 표면에만 금속 실리사이드층(142)을 형성한다. 그 결과, 상기 층간 절연막 패턴(120) 위에는 상기 금속층(140)이 열처리에 의하여 실리사이드화되지 않고 잔류 금속층(140a)으로서 그대로 남아 있게 된다. 이를 위하여, 상기 금속층(140)의 열처리시에는 결과로서 얻어지는 상기 금속 실리사이드층(142)이 상기 층간 절연막 패턴(120)의 표면에는 형성되지 않고 상기 제1 도전층 패턴(130a)의 표면에만 형성되기에 적절한 온도, 바람직하게는 400 ∼ 800℃의 온도로 열처리한다. 상기 금속층이 Ti인 경우에는 600 ∼ 700℃의 온도에서 급속 열처리하는 것이 바람직하다.

도 5를 참조하면, 상기 금속 실리사이드층(142)과 잔류 금속층(140a)간에 식각 선택비가 있는 물질을 사용하여 상기 잔류 금속층(140a)을 등방성 식각에 의하여 제거한다. 예를 들면, 상기 금속층(140)이 Ti으로 구성된 경우에는 식각액으로서 황산 용액을 사용하여 잔류 금속층(140a)을 제거한다.

도 6을 참조하면, 상기 금속 실리사이드층(142)이 형성된 결과물을 질소를 포함하는 분위기에서 열처리하여 상기 금속 실리사이드층(142)의 표면에 질소 함유 금속 실리사이드층(144)을 형성한다. 상기 질소 함유 금속 실리사이드층(144)을 형성하기 위하여, 예를 들면 N₂, NH₃, N₂플라즈마 또는 NH₃플라즈마 분위기하에서, 상기 금속 실리사이드층(142)이 비저항이 낮은 상(相)으로 상전이되면서 질화 가능하게 되는 온도, 바람직하게는 약 400 ∼ 1200℃의 온도로 열처리한다. 상기 금속층(140)이 Ti으로 구성된 경우에는, 약 800 ∼ 900℃의 온도로 열처리하는 것이 바람직하다.

상기 열처리 단계는 상기 금속 실리사이드층(142)이 비저항이 낮은 상(相)으로 상전이되도록 하는 제1 열처리 단계와, 상기 금속 실리사이드층(142)을 질화처리하기 위한 제2 열처리 단계로 나누어서 상기 제1 열처리 단계와 제2 열처리 단계를 별도로 진행하는 것도 가능하다. 상기 제1 열처리 단계 및 제2 열처리 단계는 각각 약 400 ∼ 1200℃의 온도로 행한다.

이와 같이, 상기 실리사이드층(142)의 표면을 질화처리하여 그 표면에 질소 함유 금속 실리사이드층(144)을 형성함으로써, 후속 공정에서 유전막을 산소 분위기하에서 열처리할 때 커패시터 전극과 유전막과의 사이에 형성되는 산화막의 두께를 얇게 조절할 수 있다. 이로써, 상기 제1 도전층 패턴(130a), 금속 실리사이드층(142) 및 질소 함유 금속 실리사이드층(144)으로 구성되는 하부 전극(150)이 완성된다.

상기한 바와 같이, 상기 하부 전극(150)에는 표면에 금속 실리사이드층이 형성되어 있으므로 동작 전압에 따라 상기 하부 전극(150)에 공핍층이 형성되는 것을 방지할 수 있다.

도 7을 참조하면, 상기 하부 전극(150)이 형성된 결과물상에 유전막(160)을 형성한다. 상기 유전막(160)은 금속 산화막, 예를 들면 탄탈륨 산화막, 티타늄 산화막, 이트륨 산화막, 바나듐 산화막, 니오브 산화막 등, 또는 강유전체막, 예를 들면 BST(Barrium Strontium Titanate)막, ST(Strontium Titanate)막, PZT(Lead Zirconium Titanate)막 등으로 형성할 수 있다.

도 8을 참조하면, 상기 유전막(160)이 형성된 결과물을 산소를 포함하는 분위기하에서 열처리한다. 이 때, 급속 열처리(Rapid Thermal Process) 장치 또는 퍼니스(furnace) 내에서 습식 O₂, 건식 O₂, N₂O, O₂플라즈마, N₂O 플라즈마, O₃및 -OH기 함유 가스로 이루어지는 군에서 선택된 하나 또는 그 조합 및 아르곤을 포함하는 분위기하에서 200 ∼ 1000℃의 온도로 열처리한다.

이 때, 상기 하부 전극(150)에는 상기 실리사이드층(142)을 질소를 포함하는 분위기하에서 열처리하여 얻어진 질소 함유 금속 실리사이드층(144)이 포함되어 있으므로, 상기 유전막(160)이 형성된 결과물을 산소 분위기하에서 열처리할 때 상기 질소 함유 금속 실리사이드층(144)에 의하여 상기 하부 전극(150)과 유전막(160)과의 사이에 형성되는 산화막의 두께를 얇게 조절할 수 있다.

상기 설명에서는 상기 하부 전극(150)과 유전막(160)과의 사이에 산화막을 형성하기 위하여 산소를 포함하는 분위기에서 열처리하는 단계를 상기 유전막(160)을 형성한 후에 행하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않고 상기 하부 전극(150)을 완성한 후 상기 유전막(160)을 형성하기 전에 행하는 것도 가능하다. 이와 같이 행하는 경우에는 상기 유전막(160)이 형성되기 전에 상기 하부 전극(150)과 유전막(160)과의 사이에 미리 어느 정도의 실리콘 산화막이 형성됨으로써 실리콘 산화막 형성 조건 및 스트레스 측면에서 유리하게 될 수 있다.

도 9를 참조하면, 상기 유전막(160) 위에 제2 도전층으로 이루어지는 상부 전극(180)을 형성한다. 상기 상부 전극(180)을 구성하는 제2 도전층은 TiN, WN, TaN, TiSi, TaSi, WSi, MoSi, CoSi 및 도핑된 폴리실리콘으로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 구성된 막으로 형성한다. 이로써, 상기 하부 전극(150), 유전막(160) 및 상부 전극(180)으로 이루어지는 커패시터를 완성한다.

상술한 바와 같이, 본 발명의 바람직한 실시예에서는 하부 전극 표면에 금속 실리사이드층을 형성함으로써, 동작 전압에 따라 커패시터 하부 전극에 공핍층이 형성되는 것을 방지할 수 있으며, 이는 정전 용량을 증대시키기 위하여 HSG 등에 의하여 하부 전극의 표면적을 증대시킨 경우에 더욱 효과적이다. 또한, 본 발명의 방법에서는 하부 전극의 실리사이드층을 질소를 포함하는 분위기하에서 열처리하여 실리사이드층 표면에 질소 함유 금속 실리사이드층을 형성하므로, 후속 공정에서 유전막이 형성된 결과물을 산소 분위기하에서 열처리할 때 하부 전극과 유전막과의 사이에 형성되는 산화막의 두께를 얇게 조절할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (25)

1. 반도체 기판상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계와,

   상기 층간 절연막 패턴상에 상기 콘택홀을 채우는 도전층을 형성하는 단계와,

   상기 도전층을 패터닝하여 상기 콘택홀 상부에 도전층 패턴을 형성하는 단계와,

   상기 도전층 패턴의 표면에만 금속 실리사이드층을 형성하는 단계와,

   상기 금속 실리사이드층이 형성된 결과물을 질소를 포함하는 분위기에서 열처리하여 상기 금속 실리사이드층의 표면에 질소 함유 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
2. 제1항에 있어서, 상기 도전층은 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
3. 제1항에 있어서, 상기 도전층 패턴을 형성하는 단계는 상기 도전층을 패터닝한 후 상기 패터닝된 도전층의 표면적을 증대시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
4. 제1항에 있어서, 상기 금속 실리사이드층을 형성하는 단계는

   상기 도전층 패턴이 형성된 결과물 전면에 얇은 금속층을 형성하는 단계와,

   상기 금속층을 열처리하여 상기 도전층 패턴의 표면에만 금속 실리사이드층을 형성하는 단계와,

   상기 금속 실리사이드층이 형성된 결과물상에 남아 있는 잔류 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
5. 제4항에 있어서, 상기 금속층은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 및 니켈(Ni)로 이루어진 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
6. 제4항에 있어서, 상기 금속층을 열처리하는 단계는 400 ∼ 800℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
7. 제4항에 있어서, 상기 잔류 금속층을 제거하는 단계는 등방성 식각에 의하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
8. 제4항에 있어서, 상기 잔류 금속층을 제거한 후에 결과물을 상기 금속 실리사이드층이 비저항이 낮은 상으로 상전이되는 온도로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
9. 제8항에 있어서, 상기 열처리 단계는 400 ∼ 1200℃의 온도로 행하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
10. 제1항에 있어서, 상기 질소 함유 금속 실리사이드층을 형성하는 단계는 N₂, NH₃, N₂플라즈마 또는 NH₃플라즈마 분위기하에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
11. 제1항에 있어서, 상기 질소 함유 금속 실리사이드층을 형성하는 단계는 상기 금속 실리사이드층이 형성된 결과물을 400 ∼ 1200℃의 온도로 열처리하는 것을 특징으로 하는 반도체 장치의 커패시터 하부 전극 제조 방법.
12. 반도체 기판상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계와,

    상기 층간 절연막 패턴상에 상기 콘택홀을 채우는 제1 도전층을 형성하는 단계와,

    상기 제1 도전층을 패터닝하여 상기 콘택홀 상부에 제1 도전층 패턴을 형성하는 단계와,

    상기 제1 도전층 패턴의 표면에만 금속 실리사이드층을 형성하는 단계와,

    상기 금속 실리사이드층이 형성된 결과물을 질소를 포함하는 분위기에서 열처리하여 상기 금속 실리사이드층의 표면에 질소 함유 금속 실리사이드층을 형성하는 단계와,

    상기 질소 함유 금속 실리사이드층이 형성된 결과물상에 유전막을 형성하는 단계와,

    상기 결과물상에 제2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
13. 제12항에 있어서, 상기 제1 도전층은 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
14. 제12항에 있어서, 상기 금속 실리사이드층을 형성하는 단계는

    상기 제1 도전층 패턴이 형성된 결과물 전면에 얇은 금속층을 형성하는 단계와,

    상기 금속층을 열처리하여 상기 제1 도전층 패턴의 표면에만 금속 실리사이드층을 형성하는 단계와,

    상기 금속 실리사이드층이 형성된 결과물상에 남아 있는 잔류 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
15. 제14항에 있어서, 상기 금속층은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 및 니켈(Ni)로 이루어진 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
16. 제14항에 있어서, 상기 금속층을 열처리하는 단계는 400 ∼ 800℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
17. 제14항에 있어서, 상기 잔류 금속층을 제거하는 단계는 등방성 식각에 의하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
18. 제12항에 있어서, 상기 질소 함유 금속 실리사이드층을 형성하는 단계는 N₂, NH₃, N₂플라즈마 또는 NH₃플라즈마 분위기하에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
19. 제12항에 있어서, 상기 질소 함유 금속 실리사이드층을 형성하는 단계는 상기 금속 실리사이드층이 형성된 결과물을 400 ∼ 1200℃의 온도로 열처리하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
20. 제12항에 있어서, 상기 유전막을 형성하기 전에 상기 질소 함유 금속 실리사이드층이 형성된 결과물을 산소를 포함하는 분위기하에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
21. 제20항에 있어서, 상기 질소 함유 금속 실리사이드층이 형성된 결과물을 열처리하는 단계는 습식 O₂, 건식 O₂, N₂O, O₂플라즈마, N₂O 플라즈마, O₃및 -OH기 함유 가스로 이루어지는 군에서 선택된 하나 또는 그 조합 및 아르곤을 포함하는 분위기하에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
22. 제20항에 있어서, 상기 질소 함유 금속층이 형성된 결과물을 열처리하는 단계는 200 ∼ 1000℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
23. 제12항에 있어서, 상기 유전막을 형성한 후 상기 유전막이 형성된 결과물을 산소, 질소 및 아르곤을 포함하는 분위기하에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
24. 제23항에 있어서, 상기 유전막이 형성된 결과물을 열처리하는 단계는 200 ∼ 1000℃의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
25. 제12항에 있어서, 상기 제2 도전층은 TiN, WN, TaN, TiSi, TaSi, WSi, MoSi, CoSi 및 도핑된 폴리실리콘으로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 구성된 막인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.