KR20030016531A - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 금속 HSG(Hemi Spherical Grain) 커패시터를 형성하여 축전용량을 증가시킬 수 있는 반도체 소자의 커패시터 제조방법에 관한 것으로, 반도체 기판에 실리콘층을 형성하는 단계와, 상기 실리콘층상에 금속층을 형성하는 단계와, 상기 실리콘층과 상기 금속층을 반응시켜 금속 실리사이드층과 상기 금속 실리사이드층상에 반구형 실리콘층을 형성하는 단계와, 상기 금속 실리사이드층과 반구형 실리콘층상에 유전체막을 형성하는 단계와, 상기 유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 금속 HSG(Hemi Spherical Grain) 커패시터를 형성하여 축전용량을 증가시킬 수 있는 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 대용량의 커패시터가 요구되게 되었고, 이에 따라 커패시터 유효면적을 증대시키거나 커패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어 왔다.
커패시터의 유효면적을 증대시키기 위한 노력은 3차원 구조의 커패시터를 제안하기에 이르렀는데, 이러한 3차원 구조에는 핀(Fin)구조, 원통형 구조, 트랜치 구조등 여러 가지가 있다.
디램(DRAM)은 MOS 기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작속도를 갖는 메모리 소자이다. 플립플롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS 용량에 1과 0으로 충전되며, 일정시간이 지난 후에 기억 내용이 방전되므로 메모리 셀을 재충전하여야 한다.
그리고 디램이 고집적화되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량(capacitance : Cs)은 거의 변화지 않고 있다. 특히 16M 디램급 이상의 고집적 디바이스에서 셀 면적 및 동작전압의 감소는 축전용량의 부족이라는 심각한 문제가 발생하고, 축전용량이 부족할 경우 디바이스의 소프트 에러 및 리프레쉬 타임이 짧아지는 등의 문제점이 발생하였다.
따라서, 상기와 같은 문제점을 해결하기 위해서는 충분한 축전용량의 확보가 필요하며 이를 위해 스토리지 전극의 단면적을 증가시켜야 하고 그 중에서도 고진공 열처리를 이용한 HSG 실리콘을 전극에 형성하는 방법이 연구되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1g는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)에 활성영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성하고, 상기 트랜치에 산화막을 매립하여 필드 산화막(11)을 형성한다.
그리고 상기 반도체 기판(10)에 일정간격을 갖는 복수개의 게이트 절연막(12), 게이트 전극(13), 제 1 절연막(14)으로 이루어진 워드라인(15)을 형성하고, 상기 워드라인(15) 측벽에 제 2 절연막 스페이서(16)를 형성한다. 이때, 상기 제 1 절연막(14)은 나이트라이드이다.
이어, 상기 워드라인(15) 및 제 2 절연막 스페이서(16)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(10)의 활성영역에 소오스/드레인 영역을형성한다.
도 1b에 도시한 바와 같이 상기 워드라인(15)을 포함한 전면에 제 3 절연막(17)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, 상기 CMP 공정시 상기 제 1 절연막(14)을 스톱층으로 이용한다.
이어, 상기 기판(10) 표면이 선택적으로 노출되도록 상기 제 3 절연막(17)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)을 형성한 후, 상기 랜딩 플러그 콘택을 포함한 전면에 제 1 폴리 실리콘층을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택에 매립되도록 랜딩 플러그 폴리(Landing Plug Poly :LPP)(18)를 형성한다.
도 1c에 도시한 바와 같이 상기 결과물 상부에 평탄화용 제 4 절연막(19)을 증착하고, 비트라인이 형성될 영역의 상기 랜딩 플러그 폴리(18)가 노출되도록 상기 제 4 절연막(19)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다.
그리고 상기 비트라인 콘택홀을 포함한 제 4 절연막(19)상에 제 2 폴리 실리콘층(20)과 제 5 절연막(21)을 증착하고, 선택적으로 패터닝하여 비트라인(22)을 형성한 후, 상기 비트라인(22) 측면에 제 6 절연막 스페이서(23)를 형성한다.
도 1d에 도시한 바와 같이 상기 비트라인(22)을 포함한 결과물 상부에 평탄화용 제 7 절연막(24)과 제 8 절연막(25)을 형성한 후, 스토리지 노드가 형성될 영역의 상기 랜딩 플러그 폴리(18)가 노출되도록 상기 제 4, 제 7, 제 8 절연막(19)(24)(25)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다. 이때, 상기 제 8 절연막(25)은 나이트라이드이다.
그리고 상기 스토리지 노드 콘택홀을 포함한 제 8 절연막(25)상에 제 3 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 스토리지 노드 콘택홀에 매립되도록 스토리지 노드(26)를 형성한다.
도 1e에 도시한 바와 같이 상기 스토리지 노드(26)를 포함한 전면에 평탄화용 제 9 절연막(27)을 증착한 후, 상기 제 9 절연막(27)상에 포토레지스트(28)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
그리고 상기 패터닝된 포토레지스트(28)를 마스크로 이용한 식각공정을 통해 커패시터가 형성될 영역의 상기 제 8, 제 9 절연막(25)(27)을 선택적으로 식각하여 콘택홀(29)을 형성한다. 이때, 상기 제 8 절연막(25)은 상기 콘택홀(29) 형성시 식각 스톱층으로 이용한다.
도 1f에 도시한 바와 같이 상기 패터닝된 포토레지스트(28)를 제거한 후, 상기 콘택홀(29)을 포함한 제 9 절연막(27)상에 다결정 실리콘층(30)을 증착한 후, 블랭크 에치 백(Blank Etch Back) 공정을 이용하여 상기 제 9 절연막(27)상의 다결절 실리콘층(30)을 선택적으로 제거한다.
도 1g에 도시한 바와 같이 상기 제 9 절연막(27)을 습식식각 공정을 이용하여 제거한 후, 고진공 열처리(High Vacuum Anneal)를 공정을 이용하여 상기 다결정 실리콘층(30)에 HSG(31)을 형성하여 커패시터를 완성한다.
그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
다결정 실리콘층에 HSG을 형성하여 커패시터를 형성할 경우, HSG 크게 성장하여(over growing)하여 커패시터간의 브리지(bridge)가 발생한다.
또한, 다결정 실리콘층에서 HSG가 형성되므로 두께가 증가하고, MIM(Metal-Insulator-Metal) 커패시터 형성시에는 HSG 커패시터 형성이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 다결정 실리콘층을 타이실리사이드층으로 변경시켜 커패시터간의 브리지를 제거하고, 커패시터의 두께를 감소시켜 배선저항을 낮출 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 필드 산화막
102 : 게이트 절연막 103 : 게이트 전극
104 : 제 1 절연막 105 : 워드라인
106 : 제 2 절연막 스페이서 107 : 제 3 절연막
108 : 랜딩 플러그 폴리 109 : 제 4 절연막
110 : 제 2 폴리 실리콘층 111 : 제 5 절연막
112 : 비트라인 113 : 제 6 절연막 스페이서
114 : 제 7 절연막 115 : 제 8 절연막
116 : 스토리지 노드 117 : 제 9 절연막
118 : 포토레지스트 119 : 콘택홀
120 : 다결정 실리콘 120a : 타이실리사이드
121 : 티타늄 122 : HSG
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 반도체 기판에 실리콘층을 형성하는 단계와, 상기 실리콘층상에 금속층을 형성하는 단계와, 상기 실리콘층과 상기 금속층을 반응시켜 금속 실리사이드층과 상기 금속 실리사이드층상에 반구형 실리콘층을 형성하는 단계와, 상기 금속 실리사이드층과 반구형 실리콘층상에 유전체막을 형성하는 단계와, 상기 유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 금속층은 티타늄인 것을 특징으로 하는 것이 바람직하다.
또한, 상기 금속층 증착시 CVD 공정을 이용하여 TiCl4가스와 NH3가스를 이용하고, 증착온도는 500∼800℃이고, 두께는 50∼100Å인 것을 특징으로 하는 것이 바람직하다.
또한, 상기 금속층 증착시 상기 TiCl4가스의 양은 10∼45sccm인 것을 특징으로 하는 것이 바람직하다.
또한, 상기 금속층을 증착할 때 PVD 공정을 이용할 경우 열처리 공정을 실시하는 것을 특징으로 하는 것이 바람직하다.
또한, 상기 실리콘층 형성시 스텝 커버리지가 70∼80%인 것을 특징으로 하는 것이 바람직하다.
또한, 상기 금속 실리사이드층과 반구형 실리콘층을 형성한 후, 잔존하는 상기 금속층을 습식식각 공정을 이용하여 제거하는 것을 특징으로 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100)에 활성영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성하고, 상기 트랜치에 산화막을 매립하여 필드 산화막(101)을 형성한다.
그리고 상기 반도체 기판(100)에 일정간격을 갖는 복수개의 게이트 절연막(102), 게이트 전극(103), 제 1 절연막(104)으로 이루어진 워드라인(105)을 형성하고, 상기 워드라인(105) 측벽에 제 2 절연막 스페이서(106)를 형성한다. 이때, 상기 제 1 절연막(104)은 나이트라이드이다.
이어, 상기 워드라인(105) 및 제 2 절연막 스페이서(106)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(100)의 활성영역에 소오스/드레인 영역을 형성한다.
도 2b에 도시한 바와 같이 상기 워드라인(105)을 포함한 전면에 제 3 절연막(107)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, 상기 CMP 공정시 상기 제 1 절연막(104)을 스톱층으로 이용한다.
이어, 상기 기판(100) 표면이 선택적으로 노출되도록 상기 제 3 절연막(107)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)을 형성한 후, 상기 랜딩 플러그 콘택을 포함한 전면에 제 1 폴리 실리콘층을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택에 매립되도록 랜딩 플러그 폴리(Landing Plug Poly :LPP)(108)를 형성한다.
도 2c에 도시한 바와 같이 상기 결과물 상부에 평탄화용 제 4 절연막(109)을 증착하고, 비트라인이 형성될 영역의 상기 랜딩 플러그 폴리(108)가 노출되도록 상기 제 4 절연막(109)을 선택적으로 식각하여 비트라인 콘택홀을 형성한다.
그리고 상기 비트라인 콘택홀을 포함한 제 4 절연막(109)상에 제 2 폴리 실리콘층(110)과 제 5 절연막(111)을 증착하고, 선택적으로 패터닝하여 비트라인(112)을 형성한 후, 상기 비트라인(112) 측면에 제 6 절연막 스페이서(113)를 형성한다.
도 2d에 도시한 바와 같이 상기 비트라인(112)을 포함한 결과물 상부에 평탄화용 제 7 절연막(114)과 제 8 절연막(115)을 형성한 후, 스토리지 노드가 형성될 영역의 상기 랜딩 플러그 폴리(108)가 노출되도록 상기 제 4, 제 7, 제 8 절연막(109)(114)(115)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다. 이때, 상기 제 8 절연막(115)은 나이트라이드이다.
그리고 상기 스토리지 노드 콘택홀을 포함한 제 8 절연막(115)상에 제 3 폴리 실리콘층을 증착한 후, CMP 공정 및 에치백 공정을 이용하여 상기 스토리지 노드 콘택홀에 매립되도록 스토리지 노드(116)를 형성한다.
도 2e에 도시한 바와 같이 상기 스토리지 노드(116)를 포함한 전면에 평탄화용 제 9 절연막(117)을 증착한 후, 상기 제 9 절연막(117)상에 포토레지스트(118)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
그리고 상기 패터닝된 포토레지스트(118)를 마스크로 이용한 식각공정을 통해 커패시터가 형성될 영역의 상기 제 8, 제 9 절연막(115)(117)을 선택적으로 식각하여 콘택홀(119)을 형성한다. 이때, 상기 제 8 절연막(115)은 상기 콘택홀(119) 형성시 식각 스톱층으로 이용한다.
도 2f에 도시한 바와 같이 상기 패터닝된 포토레지스트(118)를 제거한 후, 상기 콘택홀(119)을 포함한 제 9 절연막(117)상에 다결정 실리콘층(120)을 증착한 후, 전면 식각 공정을 이용하여 상기 제 9 절연막(117)상의 다결절 실리콘층(120)을 선택적으로 제거한다.
도 2g에 도시한 바와 같이 상기 제 9 절연막(117)을 습식식각 공정을 이용하여 제거하고, 상기 다결정 실리콘층(120)을 포함한 제 8 절연막(115)상에 CVD(Chemical Vapor Deposition) 공정을 이용하여 티타늄(121)을 증착한다. 이때, 상기 티타늄(121) 증착시 증착가스는 TiCl4가스와 NH3가스를 혼합하여 이용하고, 증착온도는 500∼800℃이며, 두께는 50∼100Å이다. 그리고 상기 CVD 공정을 이용하여 티타늄(121) 증착시 상기 TiCl4가스의 양은 10∼45sccm이다.
여기서, CVD 공정을 이용하여 상기 티타늄(121)을 증착할 경우, CVD 공정은 800℃의 온도까지 조절할 수 있으나 500℃이하 일 때는 열처리 공정을 실시한다.
한편, 상기 티타늄(121) 증착시 PVD(Physical Vapor Deposition) 공정을 이용할 경우, 상기 PVD 공정은 200℃까지 조절할 수 없으므로 열처리 공정을 실시한다.
따라서, 상기 다결정 실리콘층(120)은 C54 타이실리사이드(TiSi2)(120a)로 변경됨과 동시에 상기 타이실리사이드(120a)에 HSG(122)가 형성된다. 즉, 2.27Å의 다결정 실리콘층에 1Å의 티타늄을 증착한 후, 600℃ 이상의 고온에서 열처리하면, 2.51Å의 타이실리사이드가 형성된다.
도 2h에 도시한 바와 같이 상기 잔존하는 티타늄(121)을 습식식각 공정을 통해 제거한 후, 도면에는 도시하지 않았지만 상기 결과물 상부에 유전체막을 형성한 후, 상기 유전체막상에 상부전극을 형성하여 커패시터를 완성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법에의하면, 다결정 실리콘층에 고온으로 티타늄을 증착하여 응집된 타이실리사이드를 형성하므로 종래의 다결정 실리콘에 HSG를 형성하여 커패시터 완성시 발생되는 HSG의 큰 성장(over growing)에 의한 커패시터간의 브리지(bridge)를 제거할 수 있다.
따라서, 다결정 실리콘 증착 두께 이하로 HSG가 형성되므로 커패시터의 두께를 감소시킬 수 있고, 타이실리사이드의 비저항이 다결정 실리콘에 비해 1/10이므로 배선저항을 낮출 수 있다.
또한, 종래의 MIM 커패시터보다 커패시터 면적이 증가함에 따라 축전용량을 증가시킬 수 있다.
Claims (7)
- 반도체 기판에 실리콘층을 형성하는 단계와;상기 실리콘층상에 금속층을 형성하는 단계와;상기 실리콘층과 상기 금속층을 반응시켜 금속 실리사이드층과 상기 금속 실리사이드층상에 반구형 실리콘층을 형성하는 단계와;상기 금속 실리사이드층과 반구형 실리콘층상에 유전체막을 형성하는 단계와;상기 유전체막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 금속층은 티타늄인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항 내지 제 2 항에 있어서,상기 금속층 증착시 CVD 공정을 이용하여 TiCl4가스와 NH3가스를 이용하고, 증착온도는 500∼800℃이고, 두께는 50∼100Å인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 3 항에 있어서,상기 금속층 증착시 상기 TiCl4가스의 양은 10∼45sccm인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 금속층을 증착할 때 PVD 공정을 이용할 경우 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 실리콘층 형성시 스텝 커버리지가 70∼80%인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 금속 실리사이드층과 반구형 실리콘층을 형성한 후, 잔존하는 상기 금속층을 습식식각 공정을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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|---|---|---|---|---|
| CN111223860A (zh) * | 2018-11-27 | 2020-06-02 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990011454A (ko) * | 1997-07-23 | 1999-02-18 | 윤종용 | 선택적으로 증착된 금속 실리사이드막을 구비한 반도체장치 커패시터의 제조방법 |
| JP2000133617A (ja) * | 1998-10-23 | 2000-05-12 | Oki Electric Ind Co Ltd | ＴｉＳｉ２層の形成方法およびＴｉＳｉ２層を有する半導体装置の製造方法 |
| KR20000037824A (ko) * | 1998-12-02 | 2000-07-05 | 김영환 | 반도체 소자의 커패시터 제조방법 |
-
2001
- 2001-08-21 KR KR1020010050162A patent/KR20030016531A/ko not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990011454A (ko) * | 1997-07-23 | 1999-02-18 | 윤종용 | 선택적으로 증착된 금속 실리사이드막을 구비한 반도체장치 커패시터의 제조방법 |
| JP2000133617A (ja) * | 1998-10-23 | 2000-05-12 | Oki Electric Ind Co Ltd | ＴｉＳｉ２層の形成方法およびＴｉＳｉ２層を有する半導体装置の製造方法 |
| KR20000037824A (ko) * | 1998-12-02 | 2000-07-05 | 김영환 | 반도체 소자의 커패시터 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111223860A (zh) * | 2018-11-27 | 2020-06-02 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| CN111223860B (zh) * | 2018-11-27 | 2024-05-21 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
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