KR20000037824A - 반도체 소자의 커패시터 제조방법 - Google Patents

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Abstract

본 발명은 커패시터 하부전극으로 사용되는 폴리실리콘의 표면에 금속 실리사이드층을 형성하여 커패시턴스의 감소를 방지하고 공정을 보다 간소화하는데 적당한 반도체 소자의 커패시터 제조방법을 제공하기 위한 것으로서, 트랜지스터가 형성된 반도체 기판상에 절연층을 형성한 후, 패터닝하여 상기 트랜지스터의 소오스 또는 드레인 영역이 노출되도록 노드 콘택을 형성하는 공정과, 상기 노드 콘택내에 플러그를 형성하는 공정과, 상기 플러그 및 상기 플러그에 접하는 상기 절연층상에 폴리실리콘 패턴을 형성하는 공정과, 상기 폴리실리콘 패턴상에 내산화성 금속실리사이드층을 형성하여 상기 폴리실리콘 패턴과 상기 금속실리사이드층으로 이루어지는 커패시터 하부전극을 형성하는 공정과, 상기 커패시터 하부전극상에 커패시터 유전막을 형성하는 공정과, 상기 커패시터 유전막상에 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 커패시터 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 금속 실리사이드층을 커패시터 하부전극으로 이용한 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 소자의 집적도가 향상됨에 따라 커패시터 유전막의 유전율이 중요한 문제로 대두되었다.
현재, 고집적화에 따라 가장 널리 사용되고 있는 유전막으로써는 Ta2O3이다.
하지만, 고집적화를 만족시키기 위해 워드라인이나 비트라인을 메탈로 사용하는 경우, 특히 COB(Capacitor Over Bitline)구조에서는 커패시터 제조시 공정온도를 낮추어 주어야 하는 공정상의 어려움이 있다.
이하, 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 트랜지스터를 구비한 반도체 기판(11)상에 층간절연막(12)을 형성한다.
이후, 상기 트랜지스터의 소오스 또는 드레인 불순물 영역이 노출되도록 층간절연막(12)을 선택적으로 제거하여 노드 콘택(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 노드 콘택(13)내에 폴리 실리콘으로 이루어진 플러그(14)를 매립한 후, 상기 플러그(14)를 포함한 층간절연막(12)상에 폴리실리콘층(15)을 형성한다.
이후, 폴리실리콘층 선택적으로 제거하여 도 1c에 도시한 바와 같이, 상기 플러그(14)와 접촉되는 커패시터 하부전극(15a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 커패시터 하부전극(15a)상에 커패시터 유전막으로써, 예컨대 Ta2O5(16)를 증착한다.
그리고 상기 Ta2O5(16) 상부에 커패시터의 상부전극(17)을 형성하면 종래 기술에 따른 반도체 소자의 커패시터 제조공정이 완료된다.
여기서, 상기 커패시터 상부전극의 물질은 주로 티타늄 나이트라이드(TiN)를 사용한다.
그러나 상기와 같은 종래 반도체 소자의 커패시터 제조방법은 다음과 같은 문제점이 있었다.
커패시터의 하부전극을 폴리실리콘으로 사용할 경우, 커패시터 유전막인 Ta2O5가 산화분위기에서 형성되므로 폴리실리콘이 산화되는 것을 피할 수가 없었다.
이러한 폴리실리콘의 산화는 커패시터 유전막의 유전상수를 감소시키기 때문에 커패시턴스가 감소하게 되는 요인이 된다.
따라서, 폴리실리콘의 산화를 방지하기 위해 커패시터 하부전극상에 실리콘 질화막을 형성하는 공정을 추가하여야 한다.
하지만, 실리콘 질화막에 의해 커패시턴스가 감소하는 것은 방지할 수 있으나, 실리콘 질화막은 고온에서 형성되기 때문에 비트라인을 텅스텐(W)등과 같은 메탈을 사용할 경우, 상기 텅스텐은 저온에서 형성하여야 하는 특성으로 인해 실리콘 질화막을 형성할 수가 없는 많은 제약이 따른다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 커패시터 하부전극으로 사용되는 폴리실리콘의 표면에 금속 실리사이드층을 형성하여 커패시턴스의 감소를 방지하고 공정을 간소화하는데 적당한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도
도 3a 내지 3c는 본 발명의 커패시터 제조방법에 따른 커패시터 하부전극의 형상을 설명하기 위한 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : 소오스 또는 드레인 불순물 영역
25 : 절연층 26 : 노드 콘택
27 : 플러그 28 : 폴리실리콘 패턴
29 : 금속 실리사이드층 28a : 커패시터 하부전극
30 : 커패시터 유전막 31 : 커패시터 상부전극
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조방법은 트랜지스터가 형성된 반도체 기판상에 절연층을 형성한 후, 패터닝하여 상기 트랜지스터의 소오스 또는 드레인 영역이 노출되도록 노드 콘택을 형성하는 공정과, 상기 노드 콘택내에 플러그를 형성하는 공정과, 상기 플러그 및 상기 플러그에 접하는 상기 절연층상에 폴리실리콘 패턴을 형성하는 공정과, 상기 폴리실리콘 패턴상에 내산화성 금속실리사이드층을 형성하여 상기 폴리실리콘 패턴과 상기 금속실리사이드층으로 이루어지는 커패시터 하부전극을 형성하는 공정과, 상기 커패시터 하부전극상에 커패시터 유전막을 형성하는 공정과, 상기 커패시터 유전막상에 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(21)의 필드영역에 필드산화막(도시하지 않음)을 형성한다.
그리고 활성영역의 반도체 기판(21)상에 게이트 절연막(22)을 개재하여 게이트 전극(23)을 형성하고, 게이트 전극(23) 양측의 반도체 기판(21)내에 소오스 및 드레인 불순물 영역(24)을 형성하여 통상의 트랜지스터를 제조한다.
이후, 트랜지스터가 형성된 반도체 기판(21)상에 절연층(25)을 형성한다.
절연층(25)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상공정으로 패터닝하고, 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 절연층(25)을 제거하여 소오스 또는 드레인 불순물 영역(24)을 노출시켜 노드 콘택(26)을 형성한다.
이후, 도 2b에 도시한 바와 같이, 상기 노드 콘택(26)내에 폴리 실리콘으로 이루어지는 플러그(27)를 매립한다.
상기 플러그(27)는 상기 노드 콘택(26)을 포함한 절연층(25)상에 폴리실리콘을 증착한 후, 에치백 또는 CMP(Chemical Machenical Polishing)공정 등을 통해 노드 콘택(26)내에만 남기는 것에 의해 형성된다.
도 2c에 도시한 바와 같이, 상기 플러그(27) 및 상기 플러그에 인접한 절연층(25)상에 남도록 폴리실리콘 패턴(28)을 형성한다.
이어서, 도 2d에 도시한 바와 같이, 상기 폴리실리콘 패턴(28)상에 금속 실리사이드층(29)을 형성한다.
통상, 실리사이드 재료에서 첫 번째 요구되는 사항은 낮은 비저항을 가져야 한다는 것이다.
현재, 낮은 비저항을 갖는 재료로서는 CoSi2, TiSi2, NiSi2등이 가장 적합한 재료로 부각되고 있는데, 도 2d에 도시한 바와 같이, 상기 폴리실리콘 패턴(28)의 표면에 형성된 금속 실리사이드층(29)은 코발트 실리사이드(CoSi2)를 적용한다.
여기서, 상기 코발트 실리사이드는 상기 폴리실리콘 패턴(28)을 포함한 절연층(25)상에 코발트(Co)를 CVD(Chemical Vapor Deposition)증착법 또는 스퍼터 증착법을 통해 증착한 후, 열처리를 수행하여 실리사이드화하면 상기 코발트(Co)가 실리콘(Si)과 반응하여 코발트 실리사이드가 된다.
이후, 반응하지 않은 코발트를 에싱처리하면 상기 폴리실리콘 패턴(28)의 표면에만 코발트 실리사이드가 남는다.
한편, 상기 CoSi2대신에 TiSi2, NiSi2도 적용 가능하다.
이와 같이, 폴리실리콘 패턴(28)상에 금속 실리사이드층(29)을 형성하므로써, 폴리실리콘 패턴(28)과 금속 실리사이드층(29)으로 이루어진 커패시터 하부전극(28a)을 형성한다.
이후, 상기 커패시터 하부전극(28a)상에 커패시터 유전막(30) 예컨데, Ta2O5를 증착한다.
여기서, 상기 폴리실리콘 패턴(28)상에 형성된 금속 실리사이드층(29)은 산화에 매우 강하므로 산화분위기에서 Ta2O5를 증착하더라도 폴리실리콘 패턴의 표면에 산화막이 형성되지 않는다.
이와 같이, 폴리실리콘 패턴(28)과 금속 실리사이드층(29)으로 이루어진 커패시터 하부전극(28a)상에 커패시터 유전막(30)을 형성한 후, 커패시터 상부전극(31)을 형성하면 본 발명에 따른 반도체 소자의 커패시터 제조공정이 완료된다.
여기서, 본 발명의 실시예에서는 단순 박스(Box)형의 폴리실리콘 패턴(28)과 상기 폴리실리콘 패턴(28)상에 금속 실리사이드층(29)을 형성하여 커패시터 하부전극(28a)을 구현하였으나, 커패시턴스를 증가시키기 위해 상기 폴리실리콘 패턴(28)이 실린더(cylinder)형상(도 3a 참조), 스택(Stack)형상(도 3b 참조)을 갖는 구조에도 금속 실리사이드를 이용한 커패시터 하부전극을 형성하는 것이 가능하다.
또한, HSG(HemiSpherical Grain)구조(도 3c 참조)의 커패시터 하부전극에도 적용할 수 있다.
이상에서 상술한 바와 같이, 본 발명에 따른 반도체 소자의 커패시터 제조방법은 다음과 같은 효과가 있다.
커패시터 유전막인 TaO를 산화분위기에서 증착하더라도 폴리실리콘 패턴상에는 내산화성의 금속 실리사이드층이 형성되어 있으므로 산소와 폴리실리콘의 반응에 의한 산화막이 생기는 것을 방지할 수 있다.
따라서, 커패시터 유전막의 유전상수가 감소되지 않아 커패시턴스의 감소를 방지한다.
또한, 실리콘 질화막을 형성하는 공정을 생략하므로 공정온도에 따른 제약을 받지 않아 공정이 용이하다.

Claims (4)

  1. 트랜지스터가 형성된 반도체 기판상에 절연층을 형성한 후, 패터닝하여 상기 트랜지스터의 소오스 또는 드레인 영역이 노출되도록 노드 콘택을 형성하는 공정,
    상기 노드 콘택내에 플러그를 형성하는 공정,
    상기 플러그 및 상기 플러그에 접하는 상기 절연층상에 폴리실리콘 패턴을 형성하는 공정,
    상기 폴리실리콘 패턴상에 내산화성 금속실리사이드층을 형성하여 상기 폴리실리콘 패턴과 상기 금속실리사이드층으로 이루어지는 커패시터 하부전극을 형성하는 공정,
    상기 커패시터 하부전극상에 커패시터 유전막을 형성하는 공정,
    상기 커패시터 유전막상에 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드(CoSi2), 티타늄 실리사이드(TiSi2), 니켈 실리사이드(NiS2)중 어느하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  3. 제 1 항에 있어서, 상기 커패시터 유전막은 TaxOy계열의 고유전막을 적용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 폴리실리콘 패턴은 커패시턴스의 증가를 위해 실린더 형상으로 형성하거나 스택형상으로 형성하거나 또는 HSG(HemiSpherical Grain)형상으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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