JPH0555466A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH0555466A JPH0555466A JP4008367A JP836792A JPH0555466A JP H0555466 A JPH0555466 A JP H0555466A JP 4008367 A JP4008367 A JP 4008367A JP 836792 A JP836792 A JP 836792A JP H0555466 A JPH0555466 A JP H0555466A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- silicon layer
- storage electrode
- dielectric film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 蓄積電極と誘電体膜との界面の自然酸化膜の
形成を防止し、誘電体膜を薄膜化しても、比誘電率が低
下することのない半導体記憶装置およびその製造方法を
提供する。 【構成】 蓄積電極となる多結晶シリコン層８を形成し
た後、希釈したＨＦにＤｉｐ，水洗を施し、全面に誘電
体膜としてＴａ2 Ｏ5 膜１１を蒸着する。つぎに、プレ
ート電極となるタングステン（Ｗ）層１７を蒸着するこ
とにより、多結晶シリコン層８とＴａ2 Ｏ5 膜１１との
界面において、多結晶シリコン層８のＳｉのダングリン
グボンドが水素原子１８により終端される。
形成を防止し、誘電体膜を薄膜化しても、比誘電率が低
下することのない半導体記憶装置およびその製造方法を
提供する。 【構成】 蓄積電極となる多結晶シリコン層８を形成し
た後、希釈したＨＦにＤｉｐ，水洗を施し、全面に誘電
体膜としてＴａ2 Ｏ5 膜１１を蒸着する。つぎに、プレ
ート電極となるタングステン（Ｗ）層１７を蒸着するこ
とにより、多結晶シリコン層８とＴａ2 Ｏ5 膜１１との
界面において、多結晶シリコン層８のＳｉのダングリン
グボンドが水素原子１８により終端される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特にダイナミック・ランダム・
アクセス・メモリ（以下「ＤＲＡＭ」という）装置およ
びその製造方法に係るものである。
びその製造方法に関し、特にダイナミック・ランダム・
アクセス・メモリ（以下「ＤＲＡＭ」という）装置およ
びその製造方法に係るものである。
【０００２】
【従来の技術】従来のＤＲＡＭ装置としては、例えば特
開昭62-219659 号公報に示されている。図４は従来の半
導体記憶装置の構成を示す断面図である。図４におい
て、１０１はシリコン基板、１０２は素子分離膜、１０
３はゲート酸化膜、１０４はゲート電極、１０５はドレ
イン、１０６はソース、１０７は層間分離膜、１０８は
キャパシタ領域を構成する一方の電極すなわち蓄積電極
となる多結晶シリコン膜、１０９はキャパシタ領域の他
方の電極、１１０は自然酸化膜（ＳｉＯ2 膜）、１１１
はＴａ2 Ｏ5 膜、１１２はＳｉ3 Ｎ4 膜、１１３は層間
分離膜である。なお、キャパシタ領域は多結晶シリコン
膜１０８，Ｓｉ3 Ｎ4 膜１１２，Ｔａ2 Ｏ5 膜１１１，
電極１０９から構成される。
開昭62-219659 号公報に示されている。図４は従来の半
導体記憶装置の構成を示す断面図である。図４におい
て、１０１はシリコン基板、１０２は素子分離膜、１０
３はゲート酸化膜、１０４はゲート電極、１０５はドレ
イン、１０６はソース、１０７は層間分離膜、１０８は
キャパシタ領域を構成する一方の電極すなわち蓄積電極
となる多結晶シリコン膜、１０９はキャパシタ領域の他
方の電極、１１０は自然酸化膜（ＳｉＯ2 膜）、１１１
はＴａ2 Ｏ5 膜、１１２はＳｉ3 Ｎ4 膜、１１３は層間
分離膜である。なお、キャパシタ領域は多結晶シリコン
膜１０８，Ｓｉ3 Ｎ4 膜１１２，Ｔａ2 Ｏ5 膜１１１，
電極１０９から構成される。
【０００３】このように構成された従来の半導体記憶装
置は、ゲート電極１０４のＯＮおよびＯＦＦにより、キ
ャパシタ領域に蓄積された電荷がソース１０６，ゲート
電極１０４の直下およびドレイン１０５を介して読み出
されたり、また、逆に読み込まれたりする。
置は、ゲート電極１０４のＯＮおよびＯＦＦにより、キ
ャパシタ領域に蓄積された電荷がソース１０６，ゲート
電極１０４の直下およびドレイン１０５を介して読み出
されたり、また、逆に読み込まれたりする。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成によれば、蓄積電極となる多結晶シリコン膜１０
８と誘電体膜となるＴａ2 Ｏ5 膜１１１との界面に膜厚
1.2〔ｎｍ〕〜 1.5〔ｎｍ〕の自然酸化膜１１０が形成
される。この自然酸化膜１１０とＴａ2 Ｏ5 膜１１１と
は直列に構成されている。したがって、Ｔａ2 Ｏ5 膜１
１１の厚みが大きい場合には、自然酸化膜１１０による
キャパシタ領域への影響は無視できる程度であるが、Ｔ
ａ2 Ｏ5 膜１１１の厚みが小さい場合には、自然酸化膜
１１０によるキャパシタ領域への影響は無視できなくな
る。すなわち、見かけ上、Ｔａ2 Ｏ 5 膜１１１の比誘電
率は低下（Ｂｕｌｋ Ｔａ2 Ｏ5 膜の比誘電率は約２５
であるが、薄膜化すると約１２となる。）し、その結
果、半導体記憶装置のセル容量が低下するという問題が
あった。
の構成によれば、蓄積電極となる多結晶シリコン膜１０
８と誘電体膜となるＴａ2 Ｏ5 膜１１１との界面に膜厚
1.2〔ｎｍ〕〜 1.5〔ｎｍ〕の自然酸化膜１１０が形成
される。この自然酸化膜１１０とＴａ2 Ｏ5 膜１１１と
は直列に構成されている。したがって、Ｔａ2 Ｏ5 膜１
１１の厚みが大きい場合には、自然酸化膜１１０による
キャパシタ領域への影響は無視できる程度であるが、Ｔ
ａ2 Ｏ5 膜１１１の厚みが小さい場合には、自然酸化膜
１１０によるキャパシタ領域への影響は無視できなくな
る。すなわち、見かけ上、Ｔａ2 Ｏ 5 膜１１１の比誘電
率は低下（Ｂｕｌｋ Ｔａ2 Ｏ5 膜の比誘電率は約２５
であるが、薄膜化すると約１２となる。）し、その結
果、半導体記憶装置のセル容量が低下するという問題が
あった。
【０００５】この発明の目的は、蓄積電極と誘電体膜と
の界面の自然酸化膜の形成を防止し、誘電体膜を薄膜化
しても、比誘電率が低下することのない半導体記憶装置
およびその製造方法を提供することである。
の界面の自然酸化膜の形成を防止し、誘電体膜を薄膜化
しても、比誘電率が低下することのない半導体記憶装置
およびその製造方法を提供することである。
【０００６】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板上に、トランジスタ領域と、この
トランジスタ領域に電気的に接続した多結晶シリコン層
よりなる蓄積電極と、この蓄積電極上に形成した誘電体
膜と、この誘電体膜上に形成したプレート電極とを備え
ており、蓄積電極を形成する多結晶シリコン層と誘電体
膜との界面における多結晶シリコン層のシリコンのダン
グリングボンドを価数が１である原子により置換したこ
とを特徴とする。
憶装置は、半導体基板上に、トランジスタ領域と、この
トランジスタ領域に電気的に接続した多結晶シリコン層
よりなる蓄積電極と、この蓄積電極上に形成した誘電体
膜と、この誘電体膜上に形成したプレート電極とを備え
ており、蓄積電極を形成する多結晶シリコン層と誘電体
膜との界面における多結晶シリコン層のシリコンのダン
グリングボンドを価数が１である原子により置換したこ
とを特徴とする。
【０００７】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、価数が１である原子
を水素原子またはフッ素原子としている。請求項３記載
の半導体記憶装置の製造方法は、半導体基板上にトラン
ジスタ領域を形成し、このトランジスタ領域に電気的に
接続した多結晶シリコン層を形成し、この多結晶シリコ
ン層をリソグラフィおよびドライエッチングによりパタ
ーン化し蓄積電極を形成する。そして、蓄積電極を形成
した後、フッ化水素水に浸漬し、水洗を施し、蓄積電極
の表面にＣＶＤ法により酸化タンタル（Ｔａ2 Ｏ5 ）か
らなる誘電体膜を形成し、この誘電体膜上にプレート電
極を形成するものである。
１記載の半導体記憶装置において、価数が１である原子
を水素原子またはフッ素原子としている。請求項３記載
の半導体記憶装置の製造方法は、半導体基板上にトラン
ジスタ領域を形成し、このトランジスタ領域に電気的に
接続した多結晶シリコン層を形成し、この多結晶シリコ
ン層をリソグラフィおよびドライエッチングによりパタ
ーン化し蓄積電極を形成する。そして、蓄積電極を形成
した後、フッ化水素水に浸漬し、水洗を施し、蓄積電極
の表面にＣＶＤ法により酸化タンタル（Ｔａ2 Ｏ5 ）か
らなる誘電体膜を形成し、この誘電体膜上にプレート電
極を形成するものである。
【０００８】請求項４記載の半導体記憶装置の製造方法
は、半導体基板上にトランジスタ領域を形成し、このト
ランジスタ領域に電気的に接続した多結晶シリコン層を
形成し、この多結晶シリコン層をリソグラフィおよびド
ライエッチングによりパターン化し蓄積電極を形成す
る。そして、蓄積電極を形成した後、フッ化水素の蒸気
に晒し、水洗を施し、蓄積電極の表面にＣＶＤ法により
酸化タンタル（Ｔａ2 Ｏ 5 ）からなる誘電体膜を形成
し、この誘電体膜上にプレート電極を形成するものであ
る。
は、半導体基板上にトランジスタ領域を形成し、このト
ランジスタ領域に電気的に接続した多結晶シリコン層を
形成し、この多結晶シリコン層をリソグラフィおよびド
ライエッチングによりパターン化し蓄積電極を形成す
る。そして、蓄積電極を形成した後、フッ化水素の蒸気
に晒し、水洗を施し、蓄積電極の表面にＣＶＤ法により
酸化タンタル（Ｔａ2 Ｏ 5 ）からなる誘電体膜を形成
し、この誘電体膜上にプレート電極を形成するものであ
る。
【０００９】
【作用】この発明によれば、蓄積電極を形成した後、フ
ッ化水素水に浸漬またはフッ化水素の蒸気に晒し、水洗
を施し、蓄積電極の表面に誘電体膜を形成して、蓄積電
極を形成する多結晶シリコン層と誘電体膜との界面にお
ける多結晶シリコン層のシリコンのダングリングボンド
を価数が１である原子たとえば水素原子により置換した
ことにより、蓄積電極と誘電体膜との界面における自然
酸化膜の形成が防止でき、誘電体膜を薄膜化しても、比
誘電率が低下することがない。
ッ化水素水に浸漬またはフッ化水素の蒸気に晒し、水洗
を施し、蓄積電極の表面に誘電体膜を形成して、蓄積電
極を形成する多結晶シリコン層と誘電体膜との界面にお
ける多結晶シリコン層のシリコンのダングリングボンド
を価数が１である原子たとえば水素原子により置換した
ことにより、蓄積電極と誘電体膜との界面における自然
酸化膜の形成が防止でき、誘電体膜を薄膜化しても、比
誘電率が低下することがない。
【００１０】
【実施例】この発明の一実施例を図面を参照しながら説
明する。図１(a) はこの発明の一実施例の半導体記憶装
置の断面図である。図１(a) において、１は半導体基
板、２は素子分離膜、３はゲート酸化膜、４はゲート電
極（ワード線を兼ねる。）、５はドレイン、６はソース
であり、このゲート酸化膜３，ゲート電極４，ドレイン
５およびソース６はトランジスタ領域を構成する。７は
層間分離膜、８は蓄積電極となる多結晶シリコン層、１
１は誘電体膜であるＴａ2 Ｏ5 膜、１３は層間分離膜、
１４は蓄積電極の引出し用パッド、１５は層間膜、１７
はプレート電極となるタングステン（Ｗ）層、１９はナ
イトライド（Ｓｉ3 Ｎ4 ）膜を示す。
明する。図１(a) はこの発明の一実施例の半導体記憶装
置の断面図である。図１(a) において、１は半導体基
板、２は素子分離膜、３はゲート酸化膜、４はゲート電
極（ワード線を兼ねる。）、５はドレイン、６はソース
であり、このゲート酸化膜３，ゲート電極４，ドレイン
５およびソース６はトランジスタ領域を構成する。７は
層間分離膜、８は蓄積電極となる多結晶シリコン層、１
１は誘電体膜であるＴａ2 Ｏ5 膜、１３は層間分離膜、
１４は蓄積電極の引出し用パッド、１５は層間膜、１７
はプレート電極となるタングステン（Ｗ）層、１９はナ
イトライド（Ｓｉ3 Ｎ4 ）膜を示す。
【００１１】また、多結晶シリコン層８，Ｔａ2 Ｏ5 膜
１１の膜厚は、それぞれ２００〔ｎｍ〕，１１〔ｎｍ〕
である。図１(b) は図１(a) に示す部分Ａの拡大図であ
り、１６は多結晶シリコングレイン、１８は水素原子を
示す。なお、矢印は、多結晶シリコングレイン１６の結
晶方向を示す。Ｓｉのダングリングボンドが水素原子１
８により終端して、その上にＴａ2 Ｏ5 膜１１が形成さ
れている。
１１の膜厚は、それぞれ２００〔ｎｍ〕，１１〔ｎｍ〕
である。図１(b) は図１(a) に示す部分Ａの拡大図であ
り、１６は多結晶シリコングレイン、１８は水素原子を
示す。なお、矢印は、多結晶シリコングレイン１６の結
晶方向を示す。Ｓｉのダングリングボンドが水素原子１
８により終端して、その上にＴａ2 Ｏ5 膜１１が形成さ
れている。
【００１２】以上のように構成される半導体記憶装置の
製造方法について、図２を参照しながら説明する。図２
(a) に示すように、半導体基板１上に素子分離膜２を形
成し、ゲート酸化膜３，ゲート電極（ワード線を兼ね
る）４，ドレイン５およびソース６からなるトランジス
タ領域を形成し、層間分離膜７の形成後、蓄積電極引き
出し用多結晶シリコンパッド１４，および全面に層間膜
１５を形成する。この層間膜１５はＢＰＳＧ膜またはＰ
ＳＧ膜であり、蒸着後、温度９００〔℃〕で３０分間の
熱処理を施し表面を平坦化する。そして、層間膜１５の
上にナイトライド（Ｓｉ3 Ｎ4 ）膜１９を蒸着する。
製造方法について、図２を参照しながら説明する。図２
(a) に示すように、半導体基板１上に素子分離膜２を形
成し、ゲート酸化膜３，ゲート電極（ワード線を兼ね
る）４，ドレイン５およびソース６からなるトランジス
タ領域を形成し、層間分離膜７の形成後、蓄積電極引き
出し用多結晶シリコンパッド１４，および全面に層間膜
１５を形成する。この層間膜１５はＢＰＳＧ膜またはＰ
ＳＧ膜であり、蒸着後、温度９００〔℃〕で３０分間の
熱処理を施し表面を平坦化する。そして、層間膜１５の
上にナイトライド（Ｓｉ3 Ｎ4 ）膜１９を蒸着する。
【００１３】つぎに、図２(b) に示すように、蓄積電極
引き出し用多結晶シリコンパッド１４上に蓄積電極用の
コンタクト穴を形成し、コンタクト穴を含む全面に多結
晶シリコンを蒸着し、さらにフォトリソグラフィおよび
ドライエッチングにより蓄積電極となる多結晶シリコン
層８を形成する。その後、希釈したＨＦにＤｉｐ，水洗
を施し、全面に誘電体膜としてＴａ2 Ｏ5膜１１を蒸着
する。なお、ＨＦの濃度は１〜１０％がよく、この実施
例では５％の液を用いた。また、Ｄｉｐする時間は１０
秒〜１分がよく、この実施例では２０秒とした。純水洗
浄については、時間は１０秒〜１分が適当であり、この
実施例では３０秒とした。純水の比抵抗は１８〔ＭΩ−
ｃｍ〕のものを用いた。なお、従来の洗浄方法では、純
水洗浄後、Ｓｉ表面に酸素原子が結合しており、数〜十
数Åの自然酸化膜が形成されているが、この実施例では
純水洗浄後、十数時間は表面が水素原子により置換さ
れ、安定化しているため、自然酸化膜は形成されない。
Ｔａ2 Ｏ5 膜１１の蒸着は、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）法により、Ｔａ（ＯＣ 2
Ｈ5 ）5 を原料として、温度４５０〔℃〕にて行う。蒸
着後、オゾンアニール処理および連続してＤｒｙのＯ2
中において、８００〔℃〕のアニールを施す。
引き出し用多結晶シリコンパッド１４上に蓄積電極用の
コンタクト穴を形成し、コンタクト穴を含む全面に多結
晶シリコンを蒸着し、さらにフォトリソグラフィおよび
ドライエッチングにより蓄積電極となる多結晶シリコン
層８を形成する。その後、希釈したＨＦにＤｉｐ，水洗
を施し、全面に誘電体膜としてＴａ2 Ｏ5膜１１を蒸着
する。なお、ＨＦの濃度は１〜１０％がよく、この実施
例では５％の液を用いた。また、Ｄｉｐする時間は１０
秒〜１分がよく、この実施例では２０秒とした。純水洗
浄については、時間は１０秒〜１分が適当であり、この
実施例では３０秒とした。純水の比抵抗は１８〔ＭΩ−
ｃｍ〕のものを用いた。なお、従来の洗浄方法では、純
水洗浄後、Ｓｉ表面に酸素原子が結合しており、数〜十
数Åの自然酸化膜が形成されているが、この実施例では
純水洗浄後、十数時間は表面が水素原子により置換さ
れ、安定化しているため、自然酸化膜は形成されない。
Ｔａ2 Ｏ5 膜１１の蒸着は、ＬＰＣＶＤ（Low Pressure
Chemical Vapor Deposition）法により、Ｔａ（ＯＣ 2
Ｈ5 ）5 を原料として、温度４５０〔℃〕にて行う。蒸
着後、オゾンアニール処理および連続してＤｒｙのＯ2
中において、８００〔℃〕のアニールを施す。
【００１４】つぎに、プレート電極となるタングステン
（Ｗ）層１７を蒸着し、その上に層間分離膜１３を形成
すると、図１(a) に示す半導体記憶装置が形成できる。
なお、図３にＴａ2 Ｏ5 膜１１を蒸着する前の水素終端
の模式図を示す。図３に示す状態でＴａ2 Ｏ5 膜１１が
形成されるが、４５０〔℃〕のＣＶＤ条件では、表面の
一部の水素原子は解離して、Ｔａ2 Ｏ5 ／Ｓｉ界面には
一部の水素原子が残留する。この残留水素原子は、電気
特性に悪影響を及ぼさない。
（Ｗ）層１７を蒸着し、その上に層間分離膜１３を形成
すると、図１(a) に示す半導体記憶装置が形成できる。
なお、図３にＴａ2 Ｏ5 膜１１を蒸着する前の水素終端
の模式図を示す。図３に示す状態でＴａ2 Ｏ5 膜１１が
形成されるが、４５０〔℃〕のＣＶＤ条件では、表面の
一部の水素原子は解離して、Ｔａ2 Ｏ5 ／Ｓｉ界面には
一部の水素原子が残留する。この残留水素原子は、電気
特性に悪影響を及ぼさない。
【００１５】このように構成した半導体記憶装置を６４
ＭバイトのＤＲＡＭ対応のセル（1.８〔μｍ2 〕）に適
用した場合、そのセル容量Ｃｓは６４〔ｆＦ〕が計算に
より得られた。以上のようにこの実施例によれば、多結
晶シリコン層８とＴａ2 Ｏ5 膜１１との界面において、
多結晶シリコン層８のＳｉのダングリングボンドが水素
原子１８により終端されるため、多結晶シリコン層８と
Ｔａ2 Ｏ5 膜１１との界面に自然酸化膜が形成されるこ
とはなく、Ｔａ2 Ｏ5 膜１１を薄膜化しても比誘電率は
低下しない。
ＭバイトのＤＲＡＭ対応のセル（1.８〔μｍ2 〕）に適
用した場合、そのセル容量Ｃｓは６４〔ｆＦ〕が計算に
より得られた。以上のようにこの実施例によれば、多結
晶シリコン層８とＴａ2 Ｏ5 膜１１との界面において、
多結晶シリコン層８のＳｉのダングリングボンドが水素
原子１８により終端されるため、多結晶シリコン層８と
Ｔａ2 Ｏ5 膜１１との界面に自然酸化膜が形成されるこ
とはなく、Ｔａ2 Ｏ5 膜１１を薄膜化しても比誘電率は
低下しない。
【００１６】なお、この実施例では、多結晶シリコン層
８を形成後、希釈したＨＦにＤｉｐ，水洗を施し、Ｔａ
2 Ｏ5 膜１１を形成するようにしたが、多結晶シリコン
層８を形成後、ＨＦ蒸気に晒し，水洗を施し、Ｔａ2 Ｏ
5 膜１１を形成しても多結晶シリコン層８のＳｉのダン
グリングボンドが水素原子により終端され、同様の効果
が得られる。また、多結晶シリコン層８を形成後、フッ
素ガスまたは液化フッ素に晒すことにより、多結晶シリ
コン層８のＳｉのダングリングボンドをフッ素原子によ
り終端させるようにしてもよい。また、多結晶シリコン
層８のＳｉのダングリングボンドは、水素原子やフッ素
原子に限らず価数が１である原子により置換されればよ
い。
８を形成後、希釈したＨＦにＤｉｐ，水洗を施し、Ｔａ
2 Ｏ5 膜１１を形成するようにしたが、多結晶シリコン
層８を形成後、ＨＦ蒸気に晒し，水洗を施し、Ｔａ2 Ｏ
5 膜１１を形成しても多結晶シリコン層８のＳｉのダン
グリングボンドが水素原子により終端され、同様の効果
が得られる。また、多結晶シリコン層８を形成後、フッ
素ガスまたは液化フッ素に晒すことにより、多結晶シリ
コン層８のＳｉのダングリングボンドをフッ素原子によ
り終端させるようにしてもよい。また、多結晶シリコン
層８のＳｉのダングリングボンドは、水素原子やフッ素
原子に限らず価数が１である原子により置換されればよ
い。
【００１７】また、この実施例では、プレート電極とし
てタングステン（Ｗ）層１７を用いたが、モリブデン
（Ｍｏ），タングステンシリサイド（ＷＳｉ2）または
モリブデンシリサイド（ＭｏＳｉ2 ）の層を用いても良
い。
てタングステン（Ｗ）層１７を用いたが、モリブデン
（Ｍｏ），タングステンシリサイド（ＷＳｉ2）または
モリブデンシリサイド（ＭｏＳｉ2 ）の層を用いても良
い。
【００１８】また、誘電体膜となるＴａ2 Ｏ5 膜１１の
原料は、Ｔａ（ＯＣ2 Ｈ5 ）5 に限らず、例えばＴａＣ
ｌ5 でも良い。
原料は、Ｔａ（ＯＣ2 Ｈ5 ）5 に限らず、例えばＴａＣ
ｌ5 でも良い。
【００１９】
【発明の効果】この発明の半導体記憶装置およびその製
造方法は、蓄積電極を形成した後、フッ化水素水に浸漬
またはフッ化水素の蒸気に晒し、水洗を施し、蓄積電極
の表面に誘電体膜を形成して、蓄積電極を形成する多結
晶シリコン層と誘電体膜との界面における多結晶シリコ
ン層のシリコンのダングリングボンドを価数が１である
原子たとえば水素原子により置換したことにより、蓄積
電極と誘電体膜との界面における自然酸化膜の形成が防
止でき、誘電体膜を薄膜化しても、比誘電率が低下する
ことがない。これにより６４ＭバイトＤＲＡＭ以降にお
いても、キャパシタをプレーナ型にすることが可能にな
り、その実用的効果は大きい。
造方法は、蓄積電極を形成した後、フッ化水素水に浸漬
またはフッ化水素の蒸気に晒し、水洗を施し、蓄積電極
の表面に誘電体膜を形成して、蓄積電極を形成する多結
晶シリコン層と誘電体膜との界面における多結晶シリコ
ン層のシリコンのダングリングボンドを価数が１である
原子たとえば水素原子により置換したことにより、蓄積
電極と誘電体膜との界面における自然酸化膜の形成が防
止でき、誘電体膜を薄膜化しても、比誘電率が低下する
ことがない。これにより６４ＭバイトＤＲＡＭ以降にお
いても、キャパシタをプレーナ型にすることが可能にな
り、その実用的効果は大きい。
【図１】(a) はこの発明の一実施例の半導体記憶装置の
断面図、(b) は(a) に示す部分Ａの拡大図である。
断面図、(b) は(a) に示す部分Ａの拡大図である。
【図２】同実施例の半導体記憶装置の製造過程における
断面図である。
断面図である。
【図３】同実施例における水素終端の模式図である。
【図４】従来の半導体記憶装置の断面図である。
１ 半導体基板 ４ ゲート電極 ５ ドレイン ６ ソース ８ 多結晶シリコン層 １１ Ｔａ2 Ｏ5 膜 １６ 多結晶シリコングレイン １７ タングステン（Ｗ）層 １８ 水素原子
Claims (4)
- 【請求項１】 半導体基板上に、トランジスタ領域と、
このトランジスタ領域に電気的に接続した多結晶シリコ
ン層よりなる蓄積電極と、この蓄積電極上に形成した誘
電体膜と、この誘電体膜上に形成したプレート電極とを
備え、 前記蓄積電極を形成する多結晶シリコン層と前記誘電体
膜との界面における前記多結晶シリコン層のシリコンの
ダングリングボンドを価数が１である原子により置換し
たことを特徴とする半導体記憶装置。 - 【請求項２】 価数が１である原子を水素原子またはフ
ッ素原子とした請求項１記載の半導体記憶装置。 - 【請求項３】 半導体基板上にトランジスタ領域を形成
する工程と、 このトランジスタ領域に電気的に接続した多結晶シリコ
ン層を形成し、この多結晶シリコン層をリソグラフィお
よびドライエッチングによりパターン化し蓄積電極を形
成する工程と、 この蓄積電極を形成した後、フッ化水素水に浸漬し、水
洗を施し、前記蓄積電極の表面にＣＶＤ法により酸化タ
ンタル（Ｔａ2 Ｏ5 ）からなる誘電体膜を形成する工程
と、 この誘電体膜上にプレート電極を形成する工程とを含む
半導体記憶装置の製造方法。 - 【請求項４】 半導体基板上にトランジスタ領域を形成
する工程と、 このトランジスタ領域に電気的に接続した多結晶シリコ
ン層を形成し、この多結晶シリコン層をリソグラフィお
よびドライエッチングによりパターン化し蓄積電極を形
成する工程と、 この蓄積電極を形成した後、フッ化水素の蒸気に晒し、
水洗を施し、前記蓄積電極の表面にＣＶＤ法により酸化
タンタル（Ｔａ2 Ｏ5 ）からなる誘電体膜を形成する工
程と、 この誘電体膜上にプレート電極を形成する工程とを含む
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008367A JPH0555466A (ja) | 1991-01-23 | 1992-01-21 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP636291 | 1991-01-23 | ||
| JP3-6362 | 1991-01-23 | ||
| JP4008367A JPH0555466A (ja) | 1991-01-23 | 1992-01-21 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555466A true JPH0555466A (ja) | 1993-03-05 |
Family
ID=26340478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008367A Pending JPH0555466A (ja) | 1991-01-23 | 1992-01-21 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536682A (en) * | 1994-08-04 | 1996-07-16 | Nec Corporation | Method for manufacturing a semiconductor device |
| US6165841A (en) * | 1998-06-09 | 2000-12-26 | Samsung Electronics Co., Ltd. | Method for fabricating capacitors with hemispherical grains |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
-
1992
- 1992-01-21 JP JP4008367A patent/JPH0555466A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536682A (en) * | 1994-08-04 | 1996-07-16 | Nec Corporation | Method for manufacturing a semiconductor device |
| US5581124A (en) * | 1994-08-04 | 1996-12-03 | Nec Corporation | Semiconductor device having wiring and contact structure |
| US6165841A (en) * | 1998-06-09 | 2000-12-26 | Samsung Electronics Co., Ltd. | Method for fabricating capacitors with hemispherical grains |
| KR100283192B1 (ko) * | 1998-06-09 | 2001-04-02 | 윤종용 | 반구형결정가입자들을갖는캐패시터의제조방법 |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3369827B2 (ja) | 半導体装置及びその製造方法 | |
| US6248640B1 (en) | Method for forming capacitor of semiconductor device using high temperature oxidation | |
| JP3020502B2 (ja) | ダイナミックランダムアクセスメモリセルを有する半導体装置およびその製造方法 | |
| US5953608A (en) | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide | |
| KR100505680B1 (ko) | 루테늄층을 갖는 반도체 메모리 소자의 제조방법 및루테늄층제조장치 | |
| JPH06140569A (ja) | 半導体装置のキャパシタ及びその製造方法並びに該キャパシタを備えた半導体装置及びその製造方法 | |
| JPH08250665A (ja) | 凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法 | |
| JPH0231865B2 (ja) | ||
| US5742472A (en) | Stacked capacitors for integrated circuit devices and related methods | |
| JPH04177760A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH04598B2 (ja) | ||
| JPH08204145A (ja) | 半導体装置の製造方法 | |
| JPH1050956A (ja) | 半導体集積回路装置の製造方法 | |
| JP3189813B2 (ja) | 半導体装置の製造方法 | |
| JPH09162369A (ja) | 半導体メモリ素子の製造方法 | |
| JPH02219264A (ja) | Ｄｒａｍセルおよびその製造方法 | |
| JPH0555466A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH08306881A (ja) | Ｄｒａｍメモリセルの製造方法 | |
| JP3316848B2 (ja) | 酸化タンタル膜を用いたキャパシタ構造の製造方法 | |
| JP2826717B2 (ja) | 半導体素子のキャパシターの製造方法 | |
| JPH1050701A (ja) | 半導体及び半導体基板表面の酸化膜の形成方法 | |
| JPH10340994A (ja) | 半導体装置の製造方法 | |
| JP2001036027A (ja) | 半導体装置及びその製造方法 | |
| JPH09289291A (ja) | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 | |
| JPH03259566A (ja) | メモリ装置の製造方法 |