KR100536030B1 - 반도체 장치의 커패시터 형성 방법 - Google Patents
반도체 장치의 커패시터 형성 방법 Download PDFInfo
- Publication number
- KR100536030B1 KR100536030B1 KR10-2003-0011794A KR20030011794A KR100536030B1 KR 100536030 B1 KR100536030 B1 KR 100536030B1 KR 20030011794 A KR20030011794 A KR 20030011794A KR 100536030 B1 KR100536030 B1 KR 100536030B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- conductive
- capacitor
- dielectric
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000003990 capacitor Substances 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 19
- 150000004706 metal oxides Chemical class 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 239000002131 composite material Substances 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims 2
- 238000005137 deposition process Methods 0.000 claims 2
- 229910002370 SrTiO3 Inorganic materials 0.000 claims 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 1
- 229910002113 barium titanate Inorganic materials 0.000 claims 1
- 229910052593 corundum Inorganic materials 0.000 claims 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims 1
- 229910001845 yogo sapphire Inorganic materials 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 57
- 230000002265 prevention Effects 0.000 abstract description 44
- 230000003685 thermal hair damage Effects 0.000 abstract description 11
- 230000007547 defect Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 230
- 239000010410 layer Substances 0.000 description 33
- 150000004767 nitrides Chemical class 0.000 description 31
- 239000000376 reactant Substances 0.000 description 27
- 239000007789 gas Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 22
- 238000005086 pumping Methods 0.000 description 20
- 238000010926 purge Methods 0.000 description 20
- 239000011261 inert gas Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 12
- 238000005121 nitriding Methods 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 239000011343 solid material Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
반응 방지막을 갖는 반도체 장치의 커패시터의 형성 방법이 개시되어 있다.상기 커패시터의 하부 전극으로서 제1도전막을 기판 상에 형성한다. 그리고, 상기 제1도전막의 상변이가 발생하지 않는 온도 조건에서 상기 제1도전막 상에 산화를 방지하기 위한 반응 방지막을 형성한다. 계속해서, 상기 반응 방지막 상에 유전막을 형성하고, 상기 유전막 상에 제2도전막을 형성한다. 이때, 상기 커패시터를 형성하기 위한 공정들은 저온 분위기에서 실시된다. 이와 같이, 상기 커패시터를 저온 분위기에서 형성함으로서 열적 손상에 의한 불량을 현저하게 줄일 수 있다.
Description
본 발명은 커패시터의 형성 방법에 관한 것으로서, 보다 상세하게는 하부 전극의 산화를 방지하기 위한 반응 방지막을 갖는 반도체 장치의 커패시터의 형성 방법에 관한 것이다.
일반적으로, 반도체 장치들 중에서 디램(DRAM) 장치는 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)로 이루어진다.
상기 커패시터는 집적도의 증가가 요구되는 메모리 장치에 부응하기 위하여 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 커패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 기판 상에서 커패시터가 차지하는 수평 면적은 증가시키기 않은 상태에서 커패시터의 축적 용량을 향상시키는 것이 과제로 대두되고 있다.
널리 알려진 바와 같이, 커패시터의 축적 용량 C는 하기 수학식과 같이 나타낼 수 있다.
상기 수학식에서 및 는 각기 진공 중에서의 유전율 및 커패시터용 유전막의 유전율을 의미하며, A는 캐패시터의 유효 면적을 나타내고, d는 유전체의 두께를 의미한다.
상기 수학식을 참조하면, 상기 커패시터의 축적 용량을 향상시키기 위한 방법으로서 큰 유전 상수를 갖는 유전막을 형성하는 방법, 커패시터의 유효 면적을 증가시키는 방법, 유전막의 두께를 감소시키는 방법 또는 고유전율을 갖는 유전막을 형성하는 방법 등을 고려할 수 있다.
따라서, 최근에는 유전막로서 Ta2O5, TiO2, Al2O3, Y2O3, ZrO2, HfO2, BaTiO3, SrTiO3 등과 같은 큰 유전 상수를 갖는 금속 산화물이 채택되고 있다.
상기 큰 유전 상수를 갖는 금속 산화물을 유전막으로 형성하는 커패시터에 대한 일 예는 미합중국 특허 5,316,982호(issued to Taniguchi)에 개시되어 있다.
여기서, 상기 큰 유전 상수를 갖는 금속 산화물로서 유전막은 산소 분위기에서 공정이 이루어진다. 때문에, 상기 유전막을 형성할 때, 상기 산소 분위기로 인하여 상기 유전막과 하부 전극 사이의 계면에 산화막이 형성되기도 한다. 이와 같이, 상기 유전막과 하부 전극 사이의 계면에 산화막이 형성될 경우, 상기 커페시터의 축적 용량이 저하된다.
따라서, 상기 유전막을 형성하기 전에 상기 하부 전극 상에 질화막을 형성함으로서 상기 유전막과 하부 전극 사이에 산화막이 형성되는 것을 저지하고, 상기 유전막과 하부 전극 사이에서의 발생 가능성이 있는 반응 또한 저지한다.
여기서, 상기 질화막은 급속 열 질화법(rapid thermal nitridation : RTN)에 의해 주로 형성된다. 예를 들면, 상기 하부 전극으로서 폴리 실리콘막을 형성한 후, 상기 급속 열 질화법을 통하여 상기 폴리 실리콘막의 표면을 질화시킴으로서 상기 질화막을 얻는다. 이때, 상기 급속 열 질화법은 약 700℃ 이상의 온도에서 실시되는 것이 일반적이다.
그러나, 상기 급속 열 질화법은 약 700℃ 이상의 온도에서 실시되기 때문에 상기 하부 전극 또는 금속 배선의 콘택 부위에 열적 손상을 끼친다. 이와 같이, 상기 하부 전극 또는 콘택 부위에 끼치는 열적 손상은 커패시터의 기능 저하 및 반도체 장치 자체의 기능을 저하시키는 원인으로 작용한다.
따라서, 최근에는 상기 급속 열 질화법 대신에 저온에서 상기 하부 전극 상에 질화막을 형성하는 방법을 적용하고 있다.
상기 하부 전극 상에 저온에서 질화막을 형성하는 방법에 대한 예들은 대한민국 공개 특허 2002-32285호 및 대한민국 공개 특허 1999-55201호에 개시되어 있다.
상기 대한민국 공개 특허 2002-32285호 및 대한민국 공개 특허 1999-55201호에 의하면, 플라즈마 질화법을 통하여 상기 하부 전극 상에 상기 질화막을 형성한 후, 유전막으로서 Ta2O5막을 형성하는 방법이 개시된다. 여기서, 상기 Ta2O
5막을 유전막으로서 형성할 경우, 상기 Ta2O5막을 형성한 후, 열처리를 수행한다. 즉, 상기 Ta2O5막을 결정화시키고, 불순물을 제거하기 위하여 상기 열처리를 수행하는 것이다. 그러나, 상기 열처리는 약 700℃ 이상의 온도에서 실시된다. 때문에, 상기 열처리에 의해 상기 하부 전극은 열적 손상을 받고, 이로 인해 커패시터의 기능의 저하를 초래한다.
이와 같이, 종래의 방법을 통하여 커패시터를 형성함에 있어 상기 산화막의 형성 또는 열적 손상 등으로 인한 많은 문제점을 갖는다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 큰 유전 상수를 갖는 금속 산화막을 유전막으로 적용함에도 불구하고 낮은 온도에서 공정의 수행이 가능한 커패시터의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1방법은,
기판 상에 제1도전막을 형성하는 단계;
상기 제1도전막의 상변이가 발생하지 않는 온도 조건에서 상기 제1도전막 상에 산화를 방지하기 위한 반응 방지막을 형성하는 단계;
상기 반응 방지막 상에 유전막을 형성하는 단계; 및
상기 유전막 상에 제2도전막을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 제2방법은,
하부 구조물을 갖는 기판 상에 콘택홀을 갖는 절연막 패턴을 형성하는 단계;
상기 콘택홀의 측벽과 저면 및 상기 절연막 패턴의 표면 상에 제1도전막을 연속적으로 형성하는 단계;
상기 절연막 패턴의 표면 상에 형성된 제1도전막을 제거하는 단계;
상기 절연막 패턴을 제거하여 상기 콘택홀의 측벽 및 저면에 형성된 제1도전막을 남김으로서 상기 제1도전막을 실린더 타입의 하부 전극으로 형성하는 단계;
상기 하부 전극의 상변이가 발생하지 않는 온도 조건에서 상기 하부 전극 상에 산화를 방지하기 위한 반응 방지막을 형성하는 단계;
상기 반응 방지막 상에 유전막을 형성하는 단계; 및
상기 유전막 상에 상부 전극으로서 제2도전막을 형성하는 단계를 포함한다.
이와 같이, 본 발명에 의하면, 상기 하부 전극의 상변이가 발생하지 않는 온도 조건 즉, 저온에서 반응 방지막을 형성한다. 때문에, 상기 반응 방지막을 형성함으로서 하부 전극에 가해지는 열적 손상을 현저하게 줄일 수 있다.
또한, 후술하겠지만, 상기 유전막으로서는 큰 유전 상수를 갖는 금속 산화물을 적용함으로서 최근의 높은 축적 용량을 요구하는 커패시터의 제조에 적극적으로 적용할 수 있다.
이하, 본 발명의 커패시터의 형성 방법에 대하여 상세하게 설명한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타낸다.
도 1a를 참조하면, 기판(10) 상에 제1도전막(12)을 형성한다. 이때, 상기 제1도전막(12)은 반도체 장치의 커패시터 하부 전극으로 사용한다. 따라서, 상기 제1도전막(12)의 예로서는 비결정 실리콘막, 다결정 실리콘막 등을 들 수 있다. 이들은 단독으로 적층하는 것이 바람직하지만, 둘 이상이 순차적으로 적층되는 다층 구조 즉, 복합막으로 적층하여도 무방하다.
도 1b를 참조하면, 상기 제1도전막(12) 상에 반응 방지막(14)을 형성한다. 상기 반응 방지막(14)은 후속되는 유전막을 형성할 때 상기 제1도전막(12)과 상기 유전막 사이의 계면에 산화막이 형성되는 것을 방지하고, 제1도전막(12)과 유전막의 반응을 위하여 형성한다. 그리고, 상기 반응 방지막(14)의 예로서는 질화막을 들 수 있다. 이때, 상기 반응 방지막(14)을 고온에서 형성할 경우, 상기 제1도전막(12)의 상변이가 발생하고, 저항에 문제가 발생하기 때문에 바람직하지 않다. 따라서, 상기 반응 방지막(14)은 상기 제1도전막(12)의 상변이가 발생하지 않는 온도 조건 및 콘택 저항 등에 영향을 끼치지 않는 온도 조건에서 형성하는 것이 바람직하다.
여기서, 상기 제1도전막(12) 상에 상기 반응 방지막(14)으로서 질화막을 형성하는 경우는 다음과 같다.
만약, 상기 제1도전막(12)이 비정질 실리콘막인 경우, 상기 질화막을 형성하기 위한 온도가 약 700℃에 이르면 비정질의 실리콘이 결정질의 실리콘으로 변형된다. 이와 같이, 상기 온도 조건이 600℃를 초과할 경우에는 상기 제1도전막(12)의 상변이가 발생하기 때문에 상기 질화막은 600℃ 이하의 온도 조건에서 형성하는 것이 바람직하다.
따라서, 상기 질화막은 600℃ 이하의 온도 조건을 갖는 플라즈마 질화법, 600℃ 이하의 온도 조건을 갖는 화학 기상 증착 또는 600℃ 이하의 온도 조건을 갖는 원자층 적층에 의해 형성한다.
상기 600℃ 이하의 온도 조건을 갖는 플라즈마 질화법에 의한 상기 질화막의 형성은 다음과 같다.
먼저, 공정 챔버 내부를 약 600℃의 온도 조건으로 설정한다. 그리고, 상기 공정 챔버 내부로 NH3 가스 또는 N2 가스를 제공한다. 이어서, 상기 NH3 가스 또는 N2 가스에 플라즈마를 여기시킨다. 이에 따라, 상기 제1도전막(12)의 표면에 질화가 이루어짐으로서 상기 제1도전막(12) 상에 질화막이 형성된다. 이때, 상기 600℃ 이하의 온도 조건에서도 상기 질화막의 형성이 가능한 것은 열 에너지 뿐만 아니라 운동 에너지가 부가되기 때문이다. 구체적으로, 종래의 급속 열 질화법에서는 열 에너지를 단독으로 이용하기 때문에 700℃ 이상이 온도 조건을 요구한다. 반면에, 본 발명의 플라즈마 질화법에서는 약 600℃의 온도 조건을 요구한다. 때문에, 본 발명의 플라즈마 질화법을 실시할 경우에는 상기 온도의 차이에 따른 열 에너지의 보상이 있어야 한다. 따라서, 상기 열 에너지 이외에도 플라즈마에 의한 운동 에너지가 부가된다. 즉, 상기 온도의 차이에 따른 열 에너지의 보상을 상기 플라즈마에 의한 운동 에너지가 감당하는 것이다.
상기 600℃ 이하의 온도 조건을 갖는 화학 기상 증착에 의한 상기 질화막의 형성은 다음과 같다.
먼저, 공정 챔버 내부를 약 550℃의 온도 조건을 갖도록 설정한다. 그리고, 상기 공정 챔버 내부에 가스 소스로서 실리콘을 포함하는 가스와 질소를 포함하는 가스를 제공한다. 이어서, 상기 실리콘을 포함하는 가스와 질소를 포함하는 가스를 플라즈마로 여기시킨다. 이에 따라, 상기 실리콘을 포함하는 가스와 질소를 포함하는 가스가 반응한 상태에서 상기 제1도전막(12) 상에서 적층된다. 이와 같이, 상기 적층이 계속됨에 따라 설정된 두께를 갖는 질화막이 형성된다. 즉, 상기 화학 기상 증착에 의한 상기 반응 방지막(14)인 질화막의 형성은 상기 제1도전막(12)의 표면에서의 질화가 아니라 상기 제1도전막(12) 상에 적층되는 방법에 의해 달성되는 것이다.
이와 같이, 상기 화학 기상 증착과 같은 적층 방법을 통하여 상기 질화막을 형성하기 때문에 600℃ 이하의 온도 조건이 가능한 것이다.
상기 600℃ 이하의 온도 조건을 갖는 원자층 적층에 의한 상기 질화막의 형성은 다음과 같다.
먼저, 공정 챔버 내부를 약 550℃의 온도 조건을 갖도록 설정한다. 그리고, 상기 공정 챔버 내부로 제1반응 물질을 도입시킨다. 상기 제1반응 물질의 예로서는 실리콘을 갖는 소스 가스를 들 수 있다. 이와 같이, 상기 제1반응 물질을 도입시킴으로서 상기 제1도전막(12) 상에 상기 제1반응 물질의 일부가 화학 흡착한다.
이어서, 상기 공정 챔버 내부에 불활성 가스를 도입한다. 상기 불활성 가스를 도입함으로서 상기 제1도전막(12) 상에 물질 흡착된 제1반응 물질을 제거한다. 상기 불활성 가스의 예로서는 아르곤 등을 들 수 있다. 이때, 상기 제1반응 물질의 제거는 상기 불활성 가스를 사용한 퍼지에 의해 달성되거나, 진공 펌핑에 의해 달성된다. 상기 퍼지 또는 진공 펌핑은 단독으로 실시될 수 있으나, 상기 퍼지 및 진공 펌핑이 순차적으로 실시되는 것이 바람직하다. 이와 같이, 상기 퍼지 및/또는 진공 펌핑에 의해 상기 물리 흡착된 제1반응 물질이 상기 제1도전막(12)으로부터 제거된다.
다음에, 상기 공정 챔버 내부로 제2반응 물질을 도입시킨다. 상기 제2반응 물질의 예로서는 질소를 갖는 소스 가스를 들 수 있다. 여기서, 상기 제1반응 물질이 상기 실리콘을 갖는 소스 가스일 경우 상기 제2반응 물질이 질소를 갖는 소스 가스이지만, 상기 제1반응 물질이 상기 질소를 갖는 소스 가스일 경우 상기 제2반응 물질은 실리콘을 갖는 소스 가스이다. 이와 같이, 상기 제2반응 물질을 도입시킴으로서 상기 제1도전막(12) 상에 상기 제2반응 물질의 일부가 화학 흡착한다.
그리고, 상기 공정 챔버 내부에 불활성 가스를 도입한다. 상기 불활성 가스를 도입함으로서 상기 제1도전막(12) 상에 물질 흡착된 제2반응 물질을 제거한다. 상기 불활성 가스의 예로서는 아르곤 등을 들 수 있다. 이때, 상기 제2반응 물질의 제거는, 상기 제1반응 물질의 제거와 마찬가지로, 상기 불활성 가스를 사용한 퍼지에 의해 달성되거나, 진공 펌핑에 의해 달성된다. 상기 퍼지 또는 진공 펌핑은 단독으로 실시될 수 있으나, 상기 퍼지 및 진공 펌핑이 순차적으로 실시되는 것이 바람직하다. 이와 같이, 상기 퍼지 및/또는 진공 펌핑에 의해 상기 물리 흡착된 제2반응 물질이 상기 제1도전막(12)으로부터 제거된다.
따라서, 상기 제1도전막(12) 상에는 상기 제1반응 물질 및 제2반응 물질이 화학 흡착된다. 즉, 상기 제1도전막(12) 상에 제1반응 물질 및 제2반응 물질을 포함하는 고체 물질이 형성되는 것이다. 그리고, 상기 고체 물질의 형성을 위한 제1반응 물질의 도입, 퍼지(진공 펌핑을 더 포함하기도 한다), 제2반응 물질의 도입 및 퍼지(진공 펌핑을 더 포함하기도 한다)를 반복적으로 실시함으로서 상기 제1도전막(12) 상에 상기 반응 방지막(14)인 질화막을 형성할 수 있다. 또한, 상기 반복 회수를 조절함으로서 원하는 두께를 갖는 질화막의 형성이 가능하다.
특히, 상기 원자층 적층에 의해 상기 반응 방지막(14)으로서 질화막을 형성할 경우 수 내지 수십 Å의 두께의 획득이 가능하다. 때문에, 상기 원자층 적층을 통하여 상기 반응 방지막(14)을 형성하는 것이 보다 바람직하다.
또한, 상기 플라즈마 질화법, 원자층 적층에 의한 질화막의 형성 이외에도 마이크로 웨이브 타입의 적층 방법 등에 의해 상기 질화막을 형성할 수도 있다. 이와 같이, 상기 마이크로 웨이브 타입의 적층 방법도 상기 마이크로 웨이브에 의한 운동 에너지가 부가되기 때문에 600℃ 이하의 온도 조건에서 상기 질화막의 형성이 가능하다.
도 1c를 참조하면, 상기 반응 방지막(14) 상에 유전막(16)을 형성한다. 상기 유전막(16)은 금속 산화막을 적용하여도 무방하다. 즉, 상기 유전막(16)을 형성할 때 산소 분위기를 형성하여도 상기 제1도전막(12) 즉, 하부 전극이 상기 산소 분위기에 반응하지 않기 때문이다. 이는, 상기 반응 방지막(14)이 상기 하부 전극이 산소 분위기에 반응하는 것을 차단하기 때문이다. 상기 유전막(16)으로 형성하기 위한 금속 산화막의 예로서는 TiO2막, Al2O3막, Y2O3막, ZrO2막, HfO2막, BaTiO3막, SrTiO3막 등을 들 수 있다. 이들은 단독으로 적층하는 것이 바람직하지만, 둘 이상이 순차적으로 적층되는 다층 구조 즉, 복합막으로 적층하여도 무방하다. 이때, 상기 유전막으로서 형성되는 금속 산화막 중에서 Ta2O5막을 제외된다. 이는, 상기 Ta2O5막을 형성한 후, 약 600℃이상의 온도에서 결정화 및 열처리를 수행하기 때문이다.
따라서, 본 발명에서는 상기 유전막(16)으로서 형성되는 금속 산화막을 형성한 후, 상기 유전막(16)을 후처리하기 위한 공정을 진행하지 않는다.
그리고, 상기 유전막(16) 즉, 금속 산화막은 600℃ 이하의 온도 조건을 갖는 화학 기상 증착 또는 600℃ 이하의 온도 조건을 갖는 원자층 적층에 의해 형성되는 것이 바람직하다.
상기 600℃ 이하의 온도 조건을 갖는 화학 기상 증착에 의한 상기 유전막(16)의 형성은 다음과 같다.
먼저, 공정 챔버 내부를 약 600℃의 온도 조건을 갖도록 설정한다. 그리고, 상기 공정 챔버 내부에 가스 소스를 제공한다. 상기 가스 소스는 형성하기 원하는 박막에 따라 그 종류를 달리한다. 예를 들면, Al2O3막인 경우, Al을 포함하는 가스와 O를 포함하는 가스를 상기 공정 챔버 내부에 제공한다.
이어서, 상기 가스 소스를 플라즈마로 여기시킨다. 이에 따라, 상기 가스 소스가 반응한 상태에서 상기 반응 방지막(14) 상에 적층된다. 이와 같이, 상기 적층이 계속됨에 따라 상기 반응 방지막(14) 상에 설정된 두께를 갖는 유전막(16)을 얻을 수 있다.
상기 600℃ 이하의 온도 조건을 갖는 원자층 적층에 의한 상기 유전막(16)의 형성은 다음과 같다.
먼저, 공정 챔버 내부를 약 600℃의 온도 조건, 바람직하게는 약 450℃의 온도 조건을 갖도록 설정한다. 그리고, 상기 공정 챔버 내부로 제3반응 물질을 도입시킨다. 상기 제3반응 물질은 적층하기를 원하는 박막에 따라 그 종류를 달리한다. 즉, 상기 금속 산화막을 적층할 경우, 상기 제3반응 물질은 금속 전구체를 갖는 것이 바람직하다. 이와 같이, 상기 제3반응 물질을 도입시킴으로서 상기 반응 방지막(14) 상에 제3반응 물질의 일부가 화학 흡착한다.
이어서, 상기 공정 챔버 내부에 불활성 가스를 도입한다. 상기 불활성 가스를 도입함으로서 상기 반응 방지막(14) 상에 물질 흡착된 제3반응 물질을 제거한다. 상기 불활성 가스의 예로서는 아르곤 등을 들 수 있다. 이때, 상기 제3반응 물질의 제거는 상기 불활성 가스를 사용한 퍼지에 의해 달성되거나, 진공 펌핑에 의해 달성된다. 상기 퍼지 또는 진공 펌핑은 단독으로 실시될 수 있으나, 상기 퍼지 및 진공 펌핑이 순차적으로 실시되는 것이 바람직하다. 이와 같이, 상기 퍼지 및/또는 진공 펌핑에 의해 상기 물리 흡착된 제3반응 물질이 상기 반응 방지막(14)으로부터 제거된다.
다음에, 상기 공정 챔버 내부로 제4반응 물질을 도입시킨다. 상기 제4반응 물질은 산화제이다. 이와 같이, 상기 제4반응 물질을 도입시킴으로서 상기 반응 방지막(14) 상에 제2반응 물질의 일부가 화학 흡착한다.
그리고, 상기 공정 챔버 내부에 불활성 가스를 도입한다. 상기 불활성 가스를 도입함으로서 상기 반응 방지막(14) 상에 물질 흡착된 제4반응 물질을 제거한다. 상기 불활성 가스의 예로서는 아르곤 등을 들 수 있다. 이때, 상기 제4반응 물질의 제거는, 상기 제3반응 물질의 제거와 마찬가지로, 상기 불활성 가스를 사용한 퍼지에 의해 달성되거나, 진공 펌핑에 의해 달성된다. 상기 퍼지 또는 진공 펌핑은 단독으로 실시될 수 있으나, 상기 퍼지 및 진공 펌핑이 순차적으로 실시되는 것이 바람직하다. 이와 같이, 상기 퍼지 및/또는 진공 펌핑에 의해 상기 물리 흡착된 제4반응 물질이 상기 반응 방지막(14)으로부터 제거된다.
따라서, 상기 반응 방지막(14) 상에는 상기 제3반응 물질 및 제4반응 물질이 화학 흡착된다. 즉, 상기 반응 방지막(14) 상에 제1반응 물질 및 제2반응 물질을 포함하는 고체 물질이 형성되는 것이다. 그리고, 상기 고체 물질의 형성을 위한 제3반응 물질의 도입, 퍼지(진공 펌핑을 더 포함하기도 한다), 제4반응 물질의 도입 및 퍼지(진공 펌핑을 더 포함하기도 한다)를 반복적으로 실시함으로서 상기 반응 방지막(14) 상에 상기 유전막(16)을 형성할 수 있다. 또한, 상기 반복 회수를 조절함으로서 원하는 두께를 갖는 유전막(16)의 형성이 가능하다.
도 1d를 참조하면, 상기 유전막(16) 상에 커패시터의 상부 전극으로 사용하기 위한 제2도전막(18)을 형성한다. 상기 제2도전막(18)의 예로서는 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 등을 들 수 있다. 이들은 단독으로 적층하는 것이 바람직하지만, 둘 이상이 순차적으로 적층되는 다층 구조 즉, 복합막으로 적층하여도 무방하다.
이와 같이, 상기 공정들을 수행함으로서 상기 기판 상에는 하부 전극, 유전막 및 상부 전극을 갖는 커패시터가 형성된다.
여기서, 상기 하부 전극과 유전막 사이에는 반응 방지막이 형성되고, 상기 유전막으로서는 큰 유전 상수를 갖는 금속 산화막이 형성이 가능하다. 특히, 상기 커패시터를 형성하기 위한 공정들은 600℃ 이하의 온도에서 수행된다. 때문에, 상기 커패시터를 형성하는 도중에 공정 온도로 인한 열적 손상을 현저하게 줄일 수 있다. 따라서, 상기 열적 손상으로 인하여 발생하는 커패시터의 기능 저하를 줄일 수 있다. 즉, 상기 커패시터의 신뢰도를 향상시킬 수 있는 것이다.
그리고, 상기 커패시터는 단순한 플레이트 타입으로 한정하였으나, 본 발명은 실린더 타입, 핀 타입 등과 같은 커패시터의 타입에 상관없이 적용할 수 있다.
이하, 본 발명의 일 실시예에 따른 실린더 타입의 커패시터의 형성 방법에 대하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 실린더 타입의 커패시터 형성 방법을 나타낸다.
도 2a를 참조하면, 통상의 소자 분리 공정을 수행하여 기판(200)에 트렌치 구조물(202)을 형성한다. 따라서, 기판(200)은 활성 영역과 비활성 영역으로 분리된다. 그리고, 기판(200)에 불순물을 부분적으로 주입하여 p-웰 및 n-웰을 형성한다. 이어서, 기판(200)의 활성 영역 상에 폴리 실리콘(204a), 텅스텐 실리사이드(204b) 및 실리콘 질화물(204c)로 이루어지고, 상기 디램 장치의 워드 라인으로 제공되는 게이트 패턴(204)들을 형성한다. 상기 게이트 패턴(204)은 고농도의 불순물이 도핑된 폴리 실리콘(204a)과 텅스텐 실리사이드(204b)가 적층되는 폴리 사이드 구조로 형성된다. 그리고, 게이트 패턴(204)의 측벽들에 실리콘 질화물로 이루어지는 스페이서(206)를 더 형성할 수도 있다.
계속해서, 게이트 패턴(204)들을 마스크로 이용하여 불순물의 주입을 수행하여 게이트 패턴(204)들과 연결되는 기판(200) 표면 부위에 소스(205a)/드레인(205b)을 형성한다. 이에 따라, 게이트 패턴(204), 소스(205a)/드레인(205b)으로 이루어지는 트렌지스터 구조물이 형성된다. 여기서, 트렌지스터 구조물의 소스(205a)/드레인(205b) 중의 하나는 커패시터의 하부 전극과 연결하기 위한 커패시터 콘택 영역이고, 다른 하나는 비트 라인 구조물과 연결되는 비트 라인 콘택 영역이다. 본 실시예에서는 상기 트렌지스터 구조물의 소스(205a)가 커패시터 콘택 영역에 해당하고, 상기 트렌지스터 구조물의 드레인(205b)이 비트 라인 콘택 영역에 해당한다.
그리고, 상기 트렌지스터 구조물의 게이터 패턴(204)들 사이에 폴리 실리콘을 필링시켜 상기 커패시터의 하부 전극과 전기적으로 접촉시키기 위한 커패시터 콘택 패드(210a) 및 상기 비트 라인 구조물과 전기적으로 접촉시키기 위한 비트 라인 콘택 패드(210b)를 형성한다. 여기서, 상기 커패시터 콘택 영역에 필링되는 폴리 실리콘(210)은 커패시터 콘택 패드(210a)에 해당하고, 상기 비트 라인 콘택 영역에 필링되는 폴리 실리콘(210)은 비트 라인 콘택 패드(210b)에 해당한다.
도 2b를 참조하면, 비트 라인 콘택 패드(210b)와 전기적으로 접촉하는 비트 라인 구조물(220)을 형성한다. 구체적으로, 상기 트렌지스터 구조물의 게이트 패턴(204) 및 상기 게이트 패턴(204) 사이에 필링된 폴리 실리콘(210) 상에 제1층간 절연막(222)을 연속적으로 적층한다. 그리고, 통상의 사진 식각 공정을 통하여 제1층간 절연막(222)을 부분적으로 식각하여 비트 라인 콘택 패드(210b)의 표면을 노출시키는 비트 라인 콘택홀(223)을 형성한다. 이어서, 상기 비트 라인 콘택홀(223) 및 제1층간 절연막(222) 상에 텅스텐(220a)을 연속적으로 적층한다. 그 결과, 텅스텐(220a)은 상기 비트 라인 콘택홀(223) 내에 완전하게 필링된다. 계속해서, 텅스텐(220a) 상에 실리콘 질화물(220b)을 적층한다. 그리고, 통상의 사진 식각 공정을 통하여 실리콘 질화물(220b)과 텅스텐(220a)을 부분적으로 식각함으로서 텅스텐(220a)과 실리콘 질화물(220b)로 이루어지는 비트 라인 구조물(220)을 형성한다.
이어서, 비트 라인 구조물(220) 및 제1층간 절연막(222) 상에 실리콘 질화물을 적층한다. 그리고, 상기 실리콘 질화물을 스페이서 식각시킴으로서 비트 라인 구조물(220)의 측벽들에 상기 실리콘 질화물로 이루어지는 스페이서 구조물(224)을 형성한다. 이에 따라, 상기 비트 라인 구조물(220)의 텅스텐(220a)은 마스크층의 실리콘 질화물(220b)에 의해 덮여지고, 스페이서 구조물(224)의 실리콘 질화물에 의해 둘러싸여 진다.
계속해서, 비트 라인 구조물(220), 스페이서 구조물(224) 및 제1층간 절연막(222) 상에 제2층간 절연막(230)을 연속적으로 적층한다. 제2층간 절연막(230)은 실리콘 산화물로 이루어지고, 고밀도 플라즈마 증착에 의해 적층된다.
도 2c를 참조하면, 제2층간 절연막(230) 및 제1층간 절연막(222)을 연속적으로 식각하여 커패시터의 콘택 패드(210a)의 표면이 노출되는 셀프-얼라인 콘택홀(232)을 형성한다. 상기 식각은 비트라인 구조물(220)과 스페이스 구조물(224)의 실리콘 질화물 및 제2층간 절연막(230)과 제1층간 절연막(222)의 실리콘 산화물의 식각 속도 차이에 의해 달성된다.
도 2d를 참조하면, 커패시터의 하부 전극용 플러그(234)를 셀프-얼라인 콘택홀(232) 내에 필링시킨다. 상기 하부 전극용 플러그(234)의 예로서는 비정질 실리콘막, 다결정 실리콘막 등을 들 수 있다. 이들은 단독으로 형성하는 것이 바람직하지만, 둘 이상을 순차적으로 적층하는 복합막으로 형성하여도 무방하다.
도 2e를 참조하면, 하부 전극용 플러그(234)와 연결되는 실린더 타입의 하부 전극용 노드(234a)를 형성한다. 이에 따라, 상기 플러그(234)와 노드(234a)로 이루어지는 하부 전극이 형성된다. 이때, 상기 노드(234a)는 상기 플러그와 동일한 재질로 형성되는 것이 바람직하다.
구체적으로, 상기 플러그(234) 및 노드(234a)를 갖는 하부 전극을 형성하는 방법은 다음과 같다.
먼저, 셀프-얼라인 콘택홀(232) 내에 플러그(234)를 필링시킨다. 그리고, 제2층간 절연막(230) 및 플러그(234) 상에 연속적으로 산화막(도시되지 않음)을 형성한다. 그리고, 상기 산화막을 실린더 타입으로 패터닝한다. 이어서, 실린더 타입으로 패터닝된 산화막 상에 노드(234a)를 형성하기 위한 전극 물질을 적층한다. 그리고, 상기 산화막을 식각함으로서 실린더 타입을 갖는 하부 전극이 형성된다.
도 2f를 참조하면, 실린더 타입 하부 전극의 표면 상에 상에 반응 방지막(236)을 형성한다. 상기 반응 방지막(236)은 후속되는 유전막(237)을 형성할 때 상기 하부 전극과 상기 유전막(237) 사이의 계면에 산화막이 형성되는 것을 방지하고, 금속 배선의 콘택 저항에 문제가 발생하는 것을 방지하기 위하여 형성한다. 여기서, 상기 반응 방지막(236)의 예로서는 질화막을 들 수 있다. 이때, 상기 반응 방지막(236)을 고온에서 형성할 경우, 상기 하부 전극의 상변이가 발생하고, 콘택 저항에 영향을 끼치지 때문에 바람직하지 않다. 따라서, 상기 반응 방지막(236)은 상기 하부 전극의 상변이가 발생하지 않고, 콘택 저항에 영향을 끼치지 않는 온도 조건 즉, 600℃ 이하의 온도에서 형성하는 것이 바람직하다.
이와 같이, 상기 반응 방지막(236)을 형성한 후, 상기 반응 방지막(236) 상에 유전막(237)을 형성한다. 유전막(237)은 전술한 본 발명의 금속 산화물을 적층한다. 유전막(237)의 예로서는 TiO2막, Al2O3막, Y2O3
막, ZrO2막, HfO2막, BaTiO3막, SrTiO3막을 들 수 있다. 이들은 단독으로 적층하거나 둘 이상을 순차적으로 적층할 수 있다.
여기서, 상기 유전막(237)으로서 형성되는 금속 산화막을 형성한 후, 상기 유전막(237)을 후처리하기 위한 공정을 진행하지 않는다. 특히, 상기 유전막(237) 즉, 금속 산화막은 600℃ 이하의 온도 조건을 갖는 화학 기상 증착 또는 600℃ 이하의 온도 조건을 갖는 원자층 적층에 의해 형성되는 것이 바람직하다.
도 2g를 참조하면, 유전막(237) 상에 커패시터의 상부 전극(238)으로서의 도전물을 적층한다. 이에 따라, 유전막(237) 상에 상부 전극(238)이 형성된다. 상기 상부 전극(238)의 예로서는 상기 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 등을 들 수 있다.
이에 따라, 하부 전극, 유전막 및 상부 전극을 포함하는 반도체 커패시터가 형성된다.
여기서, 상기 실린더 타입의 커패시터를 형성하기 위한 공정은 600℃ 이하의 온도 조건하에서 실시된다. 때문에, 상기 커패시터를 형성하는 공정 도중에 끼칠 수 있는 열적 손상 등을 현저하게 줄일 수 있다. 또한, 상기 유전막으로서는 큰 유전 상수를 갖는 금속 산화막을 적용함으로서 커패시터의 축적 용량을 충분하게 증가시킬 수 있다. 이는, 상기 반응 방지막을 적용함으로서 상기 유전막을 용이하게 형성할 수 있기 때문이다.
이하, 본 발명의 방법에 따라 형성된 커패시터의 특성에 대하여 살펴보기로 한다.
시료 1의 준비
기판 상에 하부 전극으로서 다결정 실리콘막을 형성하였다. 그리고, 상기 다결정 실리콘막 상에 반응 방지막으로서 질화막을 형성하였다. 상기 질화막은 약 550℃의 온도 조건을 갖는 원자층 적층에 의해 형성하였다. 이어서, 상기 질화막 상에 유전막으로서 Al2O3막을 형성하였다. 상기 Al2O3막은 약 450℃의 온도 조건을 갖는 원자층 적층에 의해 형성하였다. 다음에, 상기 Al2O3막 상에 상부 전극으로서 TiN막 및 다결정 실리콘막의 복합막을 형성하였다. 이와 같이, 상기 공정들을 수행함으로서 시료 1을 마련하였다.
시료 2의 준비
시료 2는 반응 방지막으로서 질화막을 약 750℃의 온도 조건을 갖는 급속 열 질화를 통하여 형성하는 것과 유전막을 형성한 후, 열처리를 수행하는 것을 제외하고는 상기 시료 1과 동일한 공정을 통하여 마련하였다.
콘택 저항의 특성 파악
상기 시료 1과 시료 2의 콘택 저항을 확인하였다. 그 결과, 도 3에 도시된 바와 같이, 시료 1의 콘택 저항이 시료 2의 콘택 저항보다 현저하게 낮은 것을 알 수 있었다.
따라서, 상기 커패시터를 저온 분위기에서 형성할 경우 열적 손상이 줄어든다는 것을 알 수 있다.
트윈 비트 불량
상기 트윈 비트 불량은 커패시터들이 기울어짐으로서 서로 접촉하는 것을 나타낸다.
상기 시료 1과 시료 2의 트윈 비트 불량을 확인한 결과, 상기 시료 1의 트윈 비트 불량은 칩당 4개 정도가 확인되었고, 상기 시료 2의 트윈 비트 불량은 칩당 20개 정도가 확인되었다.
따라서, 상기 반응 방지막을 저온 분위기에서 형성할 경우, 열적 손상이 줄어든다는 것을 확인할 수 있었다.
이와 같이, 본 발명에 의하면, 커패시터를 600℃ 이하의 저온 분위기에서 형성한다. 때문에, 상기 커패시터 및 콘택 저항에 끼치는 열적 손상을 현저하게 줄일 수 있다.
또한, 유전막으로서 큰 유전 상수를 갖는 금속 산화막을 용이하게 적용할 수 있다.
이에 따라, 본 발명은 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타내는 단면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 실린더 타입의 커패시터 형성 방법을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시예에 따라 형성한 커패시터의 콘택 저항을 설명하기 위한 그래프이다.
Claims (17)
- 기판 상에 제1도전막을 형성하는 단계;상기 제1도전막의 상변이가 발생하지 않는 600℃ 이하의 온도 조건에서 화학기상증착, 원자층 적층 또는 마이크로 웨이브 타입의 적층 공정을 수행하여 상기 제1 도전막 상에 산화를 방지하기 위한 실리콘 질화막을 형성하는 단계;600℃ 이하의 온도 조건에서 화학기상증착 또는 원자층 적층 공정을 수행하여 상기 실리콘 질화막 상에 금속 산화물의 유전막을 형성하는 단계; 및상기 유전막 상에 제2도전막을 형성하는 단계를 포함하는 반도체 장치 커패시터의 형성 방법.
- 제1항에 있어서, 상기 제1도전막은 비정질 실리콘막, 다결정 실리콘막 또는 이들의 복합막인 것을 특징으로 하는 커패시터의 형성 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 유전막은 TiO2막, Al2O3막, Y2O3막, ZrO2막, HfO2막, BaTiO3막, SrTiO3막 및 이들의 복합막으로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 커패시터 형성 방법.
- 삭제
- 제1항에 있어서, 상기 제2도전막은 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 또는 이들의 복합막인 것을 특징으로 하는 커패시터의 형성 방법.
- 하부 구조물을 갖는 기판 상에 콘택홀을 갖는 절연막 패턴을 형성하는 단계;상기 콘택홀의 측벽과 저면 및 상기 절연막 패턴의 표면 상에 제1도전막을 연속적으로 형성하는 단계;상기 절연막 패턴의 표면 상에 형성된 제1도전막을 제거하는 단계;상기 절연막 패턴을 제거하여 상기 콘택홀의 측벽 및 저면에 형성된 제1도전막을 남김으로서 상기 제1도전막을 실린더 타입의 하부 전극으로 형성하는 단계;상기 하부 전극의 상변이가 발생하지 않는 600℃ 이하의 온도 조건에서 화학기상증착, 원자층 적층 또는 마이크로 웨이브 타입의 적층 공정을 수행하여 상기 하부 전극 상에 산화를 방지하기 위한 실리콘 질화막을 형성하는 단계;600℃ 이하의 온도 조건에서 화학기상증착 또는 원자층 적층 공정을 수행하여 상기 실리콘 질화막 상에 금속 산화물의 유전막을 형성하는 단계; 및상기 유전막 상에 상부 전극으로서 제2도전막을 형성하는 단계를 포함하는 커패시터의 형성 방법.
- 제11항에 있어서, 상기 제1도전막은 비정질 실리콘막, 다결정 실리콘막 또는 이들의 복합막인 것을 특징으로 하는 커패시터의 형성 방법.
- 삭제
- 제11항에 있어서, 상기 유전막은 TiO2막, Al2O3막, Y2O3 막, ZrO2막, HfO2막, BaTiO3막, SrTiO3막 및 이들의 복합막으로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 커패시터 형성 방법.
- 삭제
- 제11항에 있어서, 상기 제2도전막은 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 또는 이들의 복합막인 것을 특징으로 하는 커패시터의 형성 방법.
- 제11항에 있어서, 상기 하부 구조물은 상기 하부 전극과 연결되는 콘택 플러그를 포함하는 것을 특징으로 하는 커패시터의 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0011794A KR100536030B1 (ko) | 2003-02-25 | 2003-02-25 | 반도체 장치의 커패시터 형성 방법 |
| US10/629,407 US20040166627A1 (en) | 2003-02-25 | 2003-07-29 | Methods for forming a capacitor on an integrated circuit device at reduced temperatures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0011794A KR100536030B1 (ko) | 2003-02-25 | 2003-02-25 | 반도체 장치의 커패시터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040076447A KR20040076447A (ko) | 2004-09-01 |
| KR100536030B1 true KR100536030B1 (ko) | 2005-12-12 |
Family
ID=32866956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0011794A KR100536030B1 (ko) | 2003-02-25 | 2003-02-25 | 반도체 장치의 커패시터 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040166627A1 (ko) |
| KR (1) | KR100536030B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6551893B1 (en) * | 2001-11-27 | 2003-04-22 | Micron Technology, Inc. | Atomic layer deposition of capacitor dielectric |
| US6855594B1 (en) * | 2003-08-06 | 2005-02-15 | Micron Technology, Inc. | Methods of forming capacitors |
| US20050084984A1 (en) * | 2003-10-02 | 2005-04-21 | Haoren Zhuang | Method for forming ferrocapacitors and FeRAM devices |
| KR100599051B1 (ko) * | 2004-01-12 | 2006-07-12 | 삼성전자주식회사 | 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법 |
| KR20060033468A (ko) * | 2004-10-15 | 2006-04-19 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100713906B1 (ko) * | 2004-11-08 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100753411B1 (ko) * | 2005-08-18 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| JP4977400B2 (ja) * | 2006-05-09 | 2012-07-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR20080071787A (ko) * | 2007-01-31 | 2008-08-05 | 삼성전자주식회사 | 금속막 형성방법 |
| JP2013102008A (ja) * | 2011-11-08 | 2013-05-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110024A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | 半導体装置及びその製造方法 |
| JPH05109982A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | 半導体装置及びその製造方法 |
| JPH05243487A (ja) * | 1992-03-02 | 1993-09-21 | Nec Corp | 集積回路 |
| JPH0685173A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JP3141553B2 (ja) * | 1992-08-06 | 2001-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5340765A (en) * | 1993-08-13 | 1994-08-23 | Micron Semiconductor, Inc. | Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon |
| US5330931A (en) * | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
| US6165833A (en) * | 1997-12-19 | 2000-12-26 | Micron Technology, Inc. | Semiconductor processing method of forming a capacitor |
| JP2002124650A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US7129128B2 (en) * | 2001-08-29 | 2006-10-31 | Micron Technology, Inc. | Method of improved high K dielectric-polysilicon interface for CMOS devices |
| US20030134486A1 (en) * | 2002-01-16 | 2003-07-17 | Zhongze Wang | Semiconductor-on-insulator comprising integrated circuitry |
| KR100540474B1 (ko) * | 2002-12-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 산소확산방지막을 구비한 캐패시터 및 그의 제조 방법 |
-
2003
- 2003-02-25 KR KR10-2003-0011794A patent/KR100536030B1/ko not_active IP Right Cessation
- 2003-07-29 US US10/629,407 patent/US20040166627A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040166627A1 (en) | 2004-08-26 |
| KR20040076447A (ko) | 2004-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6503791B2 (en) | Method of manufacturing semiconductor devices utilizing underlayer-dependency of deposition of capacitor electrode film, and semiconductor device | |
| US7524724B2 (en) | Method of forming titanium nitride layer and method of fabricating capacitor using the same | |
| US6673668B2 (en) | Method of forming capacitor of a semiconductor memory device | |
| KR100604845B1 (ko) | 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법 | |
| KR100811271B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| US7514315B2 (en) | Methods of forming capacitor structures having aluminum oxide diffusion barriers | |
| KR100536030B1 (ko) | 반도체 장치의 커패시터 형성 방법 | |
| KR100589040B1 (ko) | 막 형성방법 및 이를 이용한 반도체 장치의 커패시터제조방법 | |
| KR20070021497A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100497142B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20090110908A (ko) | 반도체 장치 및 그 제조방법 | |
| KR100505397B1 (ko) | 반도체메모리소자의캐패시터제조방법 | |
| KR100500940B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100321180B1 (ko) | 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법 | |
| KR100533981B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| US11973106B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100937988B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR19990080412A (ko) | 이중 유전막을 가지는 고유전율 커패시터 및 그제조방법 | |
| KR100414868B1 (ko) | 캐패시터의 제조 방법 | |
| KR100772685B1 (ko) | 캐패시터 형성 방법 | |
| US20040129968A1 (en) | Semiconductor device | |
| KR100671634B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100580747B1 (ko) | 고유전체 캐패시터의 제조 방법 | |
| KR20040060416A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR20020050520A (ko) | 반도체 소자의 캐패시터 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |