KR20080037925A - 캐패시터 내장형 인쇄회로기판 및 제조방법 - Google Patents
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Abstract
본 발명은 내장형 박막 캐패시터의 제조기술에 관한 것으로서, 본 발명의 일 측면은, 양면에 제1 및 제2 동박을 갖는 적층판을 포함하며, 적어도 일면에 적어도 하나의 하부전극이 제공되는 적층체를 마련하는 단계와, 상기 적어도 하나의 하부전극 상에 유전체막을 형성하는 단계와, 상기 유전체막 상면 중 캐패시터가 형성될 영역에 박막증착공정을 이용하여 금속막을 형성하는 단계와, 상기 금속막 상면의 적어도 일 영역에 상기 금속막과 상부전극으로 제공되는 도전성 페이스트층을 형성하는 단계와, 상기 적층판의 양면에 각각 절연수지층을 형성하는 단계와, 상기 상부전극의 도전성 페이스트층에 연결되도록 상기 절연수지층에 도전성 비아홀을 형성하는 단계를 포함하는 캐패시터 내장형 인쇄회로기판 제조방법을 제공한다.
내장형 박막 캐패시터(thin film embedded capacitor), 도전성 페이스트(conductive paste)
Description
도1a는 종래의 캐패시터 내장형 인쇄회로기판의 박리현상을 나타내는 사진이다.
도1b는 종래의 캐패시터 내장형 인쇄회로기판에서 레이저 드릴가공에 의한 불량을 나타내는 사진이다.
도2a 내지 도2e는 각각 본 발명에 따른 내장형 박막 캐패시터 제조방법을 설명하기 위한 공정별 단면도이다.
도3은 본 발명에 따른 일 실시예에 의해 제조된 박막 캐패시터의 상부전극부분을 촬영한 SEM 사진이다.
도4는 본 발명에 따른 일 실시예에 의해 제조된 박막 캐패시터의 캐패시터 용량 및 손실계수를 나타내는 그래프이다.
<도면의 주요부분에 대한 부호설명>
11: 코어 12a,12b: 제1 및 제2 동박
13: 유전체막 14a: 금속막
14b: 도전성 페이스트층 14: 상부전극
15: 절연수지층 16a,16b: 도전성 비아홀
본 발명은 캐패시터 내장형 적층구조에 관한 것으로, 특히 전극과 절연수지층 간의 접착강도가 향상되고 레이저 드릴가공시에 작업공차에 의한 불량을 방지할 수 있는 캐패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근에, 전자 제품의 소형화 및 고기능화, 고주파화에 따라 최근 PCB에 실장되는 수동 소자를 PCB 내로 삽입하는 기술(Embedded Passive Device Technology)이 도입되고 있다. 이는 표면 면적의 50% 이상을 차지하는 수동소자(이 중의 절반이상이 캐패시터소자임)를 내장시키는 기술로서 제품의 소형화 및 설계자유도를 증대시키고, 솔더연결부의 감소 등을 통한 작업 신뢰성을 향상시킬 뿐만 아니라, 노이즈의 감소 및 연결 경로의 단축을 통해 기생 인덕턴스의 감소 효과 등을 얻을 수 있다.
특히, 디커플링 캐패시터(decoupling capacitor)의 경우에는, IC부근에 배치하여 전원공급 및 스위칭에 의한 노이즈를 제거를 위해 사용되는데, 점차 IC 칩의 고속화로 인해 더욱 높은 용량과 낮은 ESL(Equivalent Series Inductance)를 요구하고 있다.
하지만, 일반적으로 사용되는 내장형 디커플링 캐패시터는 양면에 동박이 부착된 프리프레그형태의 절연수지층이 유전체층으로 사용되므로, 캐패시턴스 밀도가 낮아 그 사용에 제약이 있다. 한편, 절연수지층 내에 강유전성 필러를 분산시키고, 두께를 감소시킴으로써 캐패시턴스 밀도를 향상시킨 방안이 개발 중이지만, 이 또한 디커플링용으로서는 면적 대비 캐패시턴스 밀도가 충분히 확보되지 않고 있다.
이와 같은 문제를 해결하기 위해서, 고유전성 박막을 채용하는 내장형 박막 캐패시터에 대한 연구가 활발히 이루지고 있다. 내장형 박막 캐패시터는 얇은 막 두께로 인한 높은 캐패시턴스와 낮은 ESL특성의 구현이 가능하다.
기존의 박막 내장형 캐패시터는 양면 적층판의 수십마이크로미터 두께의 동박 또는 추가적이 절연수지층 상에 증착된 하부전극 상에 유전체막을 형성하고, 유전체막 상에 상부전극을 형성한다. 종래의 상부전극 형성공정은 캐패시터 특성을 고려하여 스퍼터링과 같은 박막증착공정을 사용하고 있다.
하지만, 박막증착공정은 1㎛정도의 두께를 성막하는데도 긴 시간과 경제적 비용이 요구된다. 상부 및 하부전극이 얇은 경우에는, 전극에 의한 손실증가로 인해 높은 Q 값을 구현하기 어렵고 후막 공정이 사용되는 PCB 공정에 적용하기 어렵다.
특히, PCB 공정에서는, 동박 및 전극과 같은 전도체와 절연수지체 사이에는 물리적 결합령 증가를 위해서 전도체 표면에 대한 조도처리가 요구되지만, 얇은 전극인 경우에는, 이러한 조도처리 자체가 불가능하므로, 도1a에 도시된 바와 같이 박리현상(delamination)이 야기되어 심각한 신뢰성 문제를 야기할 수 있다.
한편, 유전체막 및 전극막은 박막으로 제공되므로, 그 특성상 물리적, 화학적으로 매우 취약하다. 따라서, PCB 공정에 적용할 경우에 도금공정 등에서 산(acid)이나 염기성액에 의한 노출에 의해 쉽게 손상 받을 수 있다. 이러한 문제로 인해, 직접적으로 유전체 박막 위에 도금법 등으로 상부전극을 형성하기 어려운 문제점을 안고 있다.
또한, 기형성된 박막 캐패시터에 연결되는 층간회로구성을 위한 레이저 드릴공정은 절연수지층의 두께 편차와 레이저 공정 오차 등을 고려할 경우에, 유전체막의 손상(도1b의 화살표 표시)을 방지하기 위해서는 적어도 수 ㎛ 이상의 전극을 요구되지만, 앞서 설명한 바와 같이, 박막증착공정을 이용한 전극의 경우에는 수 ㎛ 수준의 두께를 형성하는데 어려움이 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로서, 일 목적은 박막 캐패시터의 전기적 특성을 보장하면서, PCB와 같은 후막공정에 따른 유전체막의 손상 및/또는 박리현상을 해결하기 위해서, 전극형성공정이 개선된 캐패시터 내장형 인쇄회로기판 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 본 발명은 박막 캐패시터의 우수한 전기적 특성을 보장하면서 후막공정에서 유익하게 채용될 수 있는 개선된 전극구조를 갖는 캐패시터가 내장된 인쇄회로기판을 제공하는데 있다.
상기한 기술적 과제를 해결하기 위해서, 본 발명의 일 측면은
양면에 제1 및 제2 동박을 갖는 적층판을 포함하며, 적어도 일면에 적어도 하나의 하부전극이 제공되는 적층체를 마련하는 단계와, 상기 적어도 하나의 하부전극 상에 유전체막을 형성하는 단계와, 상기 유전체막 상면 중 캐패시터가 형성될 영역에 박막증착공정을 이용하여 금속막을 형성하는 단계와, 상기 금속막 상면의 적어도 일 영역에 상기 금속막과 상부전극으로 제공되는 도전성 페이스트층을 형성하는 단계와, 상기 적층판의 양면에 각각 절연수지층을 형성하는 단계와, 상기 상부전극의 도전성 페이스트층에 연결되도록 상기 절연수지층에 도전성 비아홀을 형성하는 단계를 포함하는 캐패시터 내장형 인쇄회로기판 제조방법을 제공한다.
바람직하게, 상기 도전성 페이스트층을 형성하는 단계는, 상기 금속막 상면의 거의 전체영역에 상기 도전성 페이스트층을 형성하는 단계일 수 있다. 이 경우에, 상기 도전성 페이스트층에 의해 수지간의 결합력이 보장됨으로 별도의 조도처리 없이 종래에 비해 수십 배 이상으로 상기 절연수지층과의 결합력을 보다 개선할 수 있다.
캐패시터 특성 및 공정시간을 고려하여, 바람직하게 상기 상부전극의 금속막은 약 50 ∼ 약 300㎚의 두께를 가질 수 있다. 상기 상부전극의 금속막은, Au, Ag, Pt 및 Cu로 구성된 그룹으로부터 선택된 금속을 포함할 수 있다. 상기 상부전극의 금속막 형성공정은, 물리적 증착공정 또는 화학적 증착공정에 의해 실행될 수 있다.
바람직하게, 상기 상부전극의 도전성 페이스트층은 적어도 약 2 ㎛의 두께를 갖는다. 상기 상부전극의 도전성 페이스트층은 Ag 또는 Cu를 함유한 도전성 페이스트일 수 있다.
본 발명의 바람직한 실시형태에서는, 상기 유전체막을 형성하는 단계 전에, 상기 유전체막이 형성된 상기 하부전극 상면에 제1 금속 배리어층을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 상부전극의 금속막을 형성하는 단계 전에, 상기 유전체막 상에 제2 금속 배리어층을 형성하는 단계를 더 포함할 수 있다.
이러한 제1 및 제2 금속 배리어층은, Ta, Ti, Cr 및 Ni로 구성된 그룹으로부터 선택된 금속을 포함할 수 있으며, 바람직하게 약 5 ∼ 약 100㎚의 두께를 가질 수 있다.
또한, 상기 절연수지층에 도전성 비아홀을 형성하는 단계는, 레이저 드릴공 정을 이용하여 상기 절연수지층에 상기 도전성 페이스트층과 연결되는 홀구조를 형성하는 단계와, 층간회로가 구성되도록 상기 홀구조에 도전성 물질을 적용하는 단계를 포함할 수 있으며, 이 경우에, 도전성 페이스트층을 포함한 상부전극에 의해 레이저와 직접 접촉에 의한 유전체막의 손상 및 이후에 필수적으로 수반되는 디스미어(desmear) 및 도금 공정에서의 화학적 침식에 의한 손상도 방지할 수 있다.
박막 캐패시터의 내장영역은 인쇄회로기판의 적절한 층간으로 설정될 수 있다. 일 형태에서는, 상기 하부전극은 양면 동박 적층판의 제1 및 제2 동박 중 적어도 하나의 일영역이 될 수 있으며, 다른 형태에서, 상기 적층체는 상기 양면 동박 적층판의 일면에 제공된 추가적인 절연수지층을 포함하며, 상기 하부전극은 상기 추가적인 절연수지층 상에 형성되어 박막 캐패시터의 내장영역으로 제공될 수 있다. 이러한 두 형태는 필요에 따라 병합하여 채용될 수도 있다.
본 발명의 다른 측면은 상기한 방법에 따라 제조된 캐패시터 내장형 인쇄회로기판을 제공한다.
본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판은, 양면에 제1 및 제2 동박이 형성된 적층판을 포함하며, 적어도 일면에 적어도 하나의 하부전극이 형성된 적층체와, 상기 적어도 하나의 하부전극 상면에 형성된 유전체막과, 상기 유전체막 상면 중 캐패시터가 형성될 영역에 박막증착공정으로 형성된 금속막 및 상기 금속막 상면의 적어도 일부영역에 형성된 도전성 페이스트층을 갖는 상부 전극과, 상기 적층체에 형성되며, 상기 상부전극의 도전성 페이스트층에 연결된 도전성 비아홀을 갖는 절연수지층을 포함한다.
본 발명은 인쇄회로기판에 한정되지 않으며, 다양한 적층 기판형태에 내장되는 박막 캐패시터의 제조기술로도 유익하게 활용될 수 있다.
본 발명의 또 다른 측면은, 적어도 일면에 제1 전극층을 갖는 적층체를 마련하는 단계와, 상기 제1 전극층 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 박막 증착공정을 이용하여 금속막을 형성하는 단계와, 상기 금속막 상에 상기 금속막과 함께 제2 전극층으로 제공되는 도전성 페이스트층을 형성하는 단계를 포함하는 내장형 캐패시터 제조방법을 제공한다.
이 경우에, 상기 기판의 상기 적어도 일면에 절연층을 형성하는 단계와, 상기 제2 전극층에 연결되도록 상기 절연층에 도전성 비아홀을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도2a 내지 도2f는 각각 본 발명에 따른 내장형 박막 캐패시터 제조방법을 설명하기 위한 공정별 단면도이다.
도2a와 같이, 코어에 해당하는 절연수지층(11)과 그 양면에 제1 및 제2 동박(12a,12b)을 갖는 적층판을 마련한다. 여기서, 도시되지 않았으나, 상기 유전체막(도2b의 13)이 형성될 제1 동박 상면영역에 금속 배리어층(미도시)을 형성할 수 있다. 이러한 배리어층은 유전체막(13)과 제1 동박(12a) 사이의 결합강도를 향상시킬 뿐만 아니라, 동박(12a)의 Cu성분이 유전체막(13)에 확산되어 캐패시터특성을 저하시키는 것을 방지할 수 있다. 이러한 금속 배리어층(미도시)은, Ta, Ti, Cr 및 Ni로 구성된 그룹으로부터 선택된 금속을 포함할 수 있으며, 바람직하게 약 5 ∼ 약 100㎚의 두께를 가질 수 있다.
다음으로, 도2b와 같이, 하부전극으로 제공될 제1 동박(12a) 상에 유전체막(13)을 형성한다. 이어, 필요에 따라 상기 제1 동박(12a)은 원하는 회로패턴을 갖도록 유전체막(13)과 함께 선택적으로 제거될 수 있다. 본 실시형태에서 회로패턴 형성공정은 유전체막(13)과 동시에 구현한 형태를 예시하였으나, 이에 한정되지 않으며, 원하는 회로패턴 형성 후에 원하는 영역에 선택적으로 유전체막(13)을 증착하는 방식으로 실시될 수도 있다.
상기 유전체막(13)의 두께(td)는 원하는 용량에 따라 달리 설계될 수 있으나, 통상적으로 수십 내지 수백㎚일 수 있으며, 원자증착공정(ALD), 물리적 증착공정 및 화학적 증착공정과 같은 공지된 박막 증착공정에 의해 형성될 수 있다.
이어, 도2c와 같이, 상기 유전체막(13) 상면 중 캐패시터가 형성될 영역에 박막증착공정을 이용하여 금속막(14a)을 형성한다. 본 발명에 채용된 금속막(14a)은 상부전극의 하부층으로서 제공되며 치밀한 구조를 갖도록 박막증착공정에 의해 형성되어 신뢰성 있는 캐패시터 특성을 보장한다. 이러한 금속막(14a)에 의해 캐패시터의 정전용량은 신뢰성있게 보장될 수 있다. 이를 위해서, 바람직하게 상기 금속막(14a)의 두께(ts)은 적어도 약 50㎚인 것이 바람직하다. 또한, 이에 한정되지 않으나, 박막증착공정에 따른 공정시간 및 비용을 고려하여 약 300㎚이하의 두께로 형성하는 것이 바람직하다.
본 실시형태에 채용된 금속막(14a)으로는, Au, Ag, Pt 및 Cu로 구성된 그룹으로부터 선택된 금속을 포함할 수 있으며, 바람직하게는 Cu가 사용될 수 있다. 또한 상기 금속막(14a) 형성공정은, 스퍼터링과 같은 물리적 증착공정 또는 화학적 증착공정과 같은 공지된 박막증착공정에 의해 실행될 수 있다.
본 공정에서도, 도2a에서 설명한 바와 같이, 유전체막(13)과 금속막(14a) 사이에 결합강도와 불이익한 확산을 방지하기 위해서 상기 유전체막(14a) 상에 금속 배리어층(미도시)을 형성할 수 있다. 이러한 금속 배리어층(미도시)은, Ta, Ti, Cr 및 Ni로 구성된 그룹으로부터 선택된 금속을 포함할 수 있으며, 바람직하게 약 5 ∼ 약 100㎚의 두께를 가질 수 있다.
이어, 도2d와 같이, 상기 금속막(14a) 상면에 도전성 페이스트층(14b)을 형성함으로써 박막 캐패시터의 상부전극구조(14)를 완성한다. 본 명세서에 사용되는 "도전성 페이스트층(14b)"이라 함은 도전성 페이스트 물질을 경화하여 얻어진 층으 로 이해될 수 있다. 상기 도전성 페이스트층(14b)의 두께는 통상의 후막공정을 ㅗ통해 원하는 수준(수 내지 수십㎛)으로 충분히 제공될 수 있다. 따라서, 도금공정 및 레이저 드릴공정과 같은 유전체막(13)을 손상시킬 수 있는 후막공정에서 유전체막(13) 및 금속막(14a)부분을 보호하는 기능을 제공하는 보호층 역할을 할 수 있다.
이러한 측면을 고려하여, 상기 도전성 페이스트층(14b)의 두께(te)는 적어도 약 2 ㎛인 것이 바람직하며, 층간 공간이 보장되는 한, 충분한 수준(경우에 따라 100㎛이상)이 될 수도 있다. 상기 도전성 페이스트층(14b)의 두께(te)는 보다 바람직하게는 5∼30㎛의 범위일 수 있다.. 상기 도전성 페이스트층(14b)은 Ag 또는 Cu를 함유한 도전성 페이스트일 수 있다. 본 발명에 채용되는 도전성 페이스트층(14b)은 스크린 인쇄공정과 같은 통상적인 후막형성공정에 의해 실행될 수 있다.
도전성 페이스트층(14b)의 표면은 추가적인 조도처리 없이도 특성상 수지 결합으로 인해 그 상부에 제공될 절연 수지층과 강한 결합력을 가질 수 있다는 장점을 제공한다. 예를 들어, 풀오프테스트(pull-off test)에서, 종래의 증착에 의한 상부전극과 절연 수지층은 측정이 불가능할 정도로 약한 접착강도를 갖는 반면에, 본 발명에서 채용되는 도전성 페이스트층(14b)은 절연 수지층과 높은 수준(예, 약 20㎏f/㎠ 이상)의 접합강도를 나타낼 수 있다.
다음으로, 도2f와 같이 적층판 양면에 절연수지층(15)을 적용한 후에 도전성 비아홀(16a,16b)을 포함한 층간회로를 형성한다. 상기 도전성 비아홀(16a,16b)은, 레이저 드릴공정을 이용하여 상기 절연수지층(15)에 상기 도전성 페이스트층(14b)과 연결되는 홀구조를 형성하고, 상기 홀구조에 도금공정과 같은 공지 공정을 통해 도전성 물질을 충전시킴으로써 형성될 수 있다. 이러한 도전성 비아홀 중 일부(16b)는 캐패시터의 상부전극(14)과 연결되도록 형성된다. 이 경우에, 레이저 드릴공정 등에 의한 공정편차로 인해 상부전극(14)의 일부가 손상되더라도 후막으로 제공되는 도전성 페이스트층(14b)에 의해 유전체막(13)의 손상을 방지할 수 있다.
상기한 실시형태에서는 양면 동박 적층판을 도시하여 제1 동박(12a)의 두 영역이 상부전극으로 제공되는 공정을 예시하지만, 이에 한정되는 것은 아니며, 다양한 위치에 내장된 박막 캐패시터를 위한 상부전극 제조기술로도 적용될 수 있다.
예를 들어, 하부전극으로서 다른 동박(12b) 또는 상기 적층판의 일면에 다른 추가적인 절연수지층이 제공되는 다른 적층체 형태에서도 유사한 박막 캐패시터 제조공정이 적용될 수 있으며, 물론 복수의 형태가 조합된 인쇄회로기판으로도 구현될 수 있다.
또한, 도2d에 도시된 도전성 페이스트층(14b) 형성단계에서는, 상기 금속막(14a) 상면의 거의 전체영역에 상기 도전성 페이스트층(14b)을 형성하는 공정으로 예시되어 있으나, 박막 캐패시터의 상부전극(14)으로서의 기능은 금속막(14a)에 의해 보장될 수 있으므로, 도전성 페이스트층(14b)은 도전성 비아홀(16b)이 형성될 영역에 한정되어 제공될 수도 있다.
다만, 금속막(14a) 자체는 조도처리가 적용되기 어려우므로, 상기 절연수지층(15)과의 결합력을 향상시키기 위해서는 도시된 바와 같이 도전성 페이스트층(14b)을 금속막(14a)의 거의 전체 영역에 제공하는 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 통해 본 발명의 캐패시터특성 개선효과를 보다 상세히 설명한다.
(
실시예
1)
본 발명에 따른 박막 캐패시터 제조방법에 따른 캐패시터특성 개선효과를 확인하기 위해서, 실리콘 웨이퍼 상에 스퍼터링공정을 이용하여 하부전극으로서 Pt를 약 150㎚ 두께로 증착하고, 그 하부전극 위에 금속배리어층으로서 Ni을 약 100㎚로 증착하였다.
상기 금속배리어층 상에 원자층증착법(ALD)으로 Al2O3 유전체박막을 70∼100㎚ 두께로 형상하였다. 포토레지스트공정을 이용한 스퍼터링으로 원하는 캐패시터 형성영역(약 25㎟)에 Pt 금속막을 약 300㎚ 두께로 증착한 후에, 상기 금속막 상에 비아홀 형성영역에 해당하는 면적을 가정하여 약 2㎟ 면적으로 도전성 페이스트(Ag 함유 80wt%)를 도포하고 180℃에서 1시간 경화시켜 15㎛ 두께의 도전성 페이스트층을 제조함으로써 박막 캐패시터("A")를 마련하였다.
도3은 본 실시예에 따라 제조된 박막 캐패시터의 상부전극부분을 촬영한 SEM 사진이다. 얇은 금속막과 그 상면에 매우 두꺼운 도전성 페이스트층으로 이루어진 상부전극을 갖는 박막 캐패시터를 확인할 수 있다.
(
실시예
2)
본 실시예에서는 앞선 제1 실시예와 동일한 공정과 조건에 따라 박막 캐패시터를 제조하되, Pt 금속막 전체 영역에 도전성 페이스트를 도포하고 경화시켜 도전성 페이스트층을 제조함으로써 박막 캐패시터("B")를 마련하였다.
(
비교예
1)
본 비교예에서는 앞선 실시예들과 동일한 공정과 조건으로 박막 캐패시터를 제조하되, 종래의 방식과 유사하게 상부전극으로서 Pt 금속막만을 제공하고 도전성 페이스트층은 구비하지 않는 박막 캐패시터("C")를 마련하였다.
(
비교예
2)
본 비교예에서는 앞서 실시예들과 동일한 공정과 조건으로 박막 캐패시터를 제조하되, 박막 증착된 Pt 금속막 없이 유전체막 상에 도전성 페이스트층만을 이용하여 상부전극이 형성된 박막 캐패시터("D")를 마련하였다.
상기한 실시예1 및 2와 비교예1 및 2에 따라 제조된 박막 캐패시터에 대한 특성을 비교하기 위해서, 정전용량과 손실계수를 각각 측정(@10㎒)하여 도4에 나타내었다.
도4를 참조하면, 비교예2와 같이 도전성 페이스트만으로 상부전극을 구성한 경우에는 낮은 손실계수가 나타났으나, 정전용량은 지나치게 낮아 신뢰성 있는 캐패시터로 활용될 수 없다는 것을 확인할 수 있다. 이는 도전성 페이스트층이 금속 사이에 수지가 존재하는 치밀하지 않은 형태를 가지므로, 박막 유전체에 직접 접하는 전극으로 사용될 경우에는 설정된 정전용량을 기대할 수 없기 때문이다. 이에 반해, 실시예1 및 2의 경우에는 종래의 비교예1과 유사한 수준으로 정전용량과 손실계수를 나타냈다. 특히, 도전성 페이스트를 금속막의 전면에 적용한 실시예2에서 다소 손실계수가 낮게 나타났으며, 이는 비교예2에서와 유사하게 도전성 페이스트로 인한 저항손실이 감소된 결과로 이해할 수 있다.
본 발명에서는 인쇄회로기판 및 그 제조방법에 적용된 형태로 설명하였으나, 다른 기판구조의 내장형 박막 캐패시터에도 유용하게 적용할 수 있다는 것을 당업자라면 이해할 수 있을 것이다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
본 발명에 따르면, 내장형 박막 캐패시터의 상부전극을 치밀하게 증착되는 금속막과 후막인 도전성 페이스트층으로 제공함으로써 캐패시터의 전기적 특성을 신뢰성 있게 유지할 수 있으며, PCB와 같은 후막공정에서 야기될 수 있는 유전체막의 손상 및/또는 박리현상을 효과적으로 해결할 수 있다.
Claims (28)
- 양면에 제1 및 제2 동박을 갖는 적층판을 포함하며, 적어도 일면에 적어도 하나의 하부전극이 제공되는 적층체를 마련하는 단계상기 적어도 하나의 하부전극 상에 유전체막을 형성하는 단계;상기 유전체막 상면 중 캐패시터가 형성될 영역에 박막증착공정을 이용하여 금속막을 형성하는 단계;상기 금속막 상면의 적어도 일 영역에 상기 금속막과 상부전극으로 제공되는 도전성 페이스트층을 형성하는 단계;상기 적층판의 양면에 각각 절연수지층을 형성하는 단계; 및상기 상부전극의 도전성 페이스트층에 연결되도록 상기 절연수지층에 도전성 비아홀을 형성하는 단계를 포함하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 도전성 페이스트층을 형성하는 단계는,상기 금속막 상면의 거의 전체영역에 상기 도전성 페이스트층을 형성하는 단계인 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 상부전극의 금속막은 50∼300㎚의 두께를 갖는 것을 특징으로 하는 캐 패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 상부전극의 금속막은, Au, Ag, Pt 및 Cu로 구성된 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 상부전극의 금속막을 형성하는 단계는, 물리적 증착공정 또는 화학적 증착공정에 의해 실행되는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 상부전극의 도전성 페이스트층은 적어도 2 ㎛의 두께를 갖는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 상부전극의 도전성 페이스트층은 Ag 또는 Cu를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 유전체막을 형성하는 단계 전에, 상기 유전체막이 형성된 상기 하부전극 상면에 제1 금속 배리어층을 형성하는 단계를 더 포함하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 상부전극의 금속막을 형성하는 단계 전에, 상기 유전체막 상에 제2 금속 배리어층을 형성하는 단계를 더 포함하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제8항 또는 제9항에 있어서,상기 제1 및 제2 금속 배리어층 중 적어도 하나는, Ta, Ti, Cr 및 Ni로 구성된 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제8항 또는 제9항에 있어서,상기 제1 및 제2 금속 배리어층 중 적어도 하나는, 5∼100㎚의 두께를 갖는 것을 특징으로 하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 절연수지층에 도전성 비아홀을 형성하는 단계는,레이저 드릴공정을 이용하여 상기 절연수지층에 상기 도전성 페이스트층과 연결되는 홀구조를 형성하는 단계와, 층간회로가 구성되도록 상기 홀구조에 도전성 물질을 적용하는 단계를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 하부전극은 양면 동박 적층판의 제1 및 제2 동박 중 적어도 하나인 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 제1항에 있어서,상기 적층체는 상기 양면 동박 적층판의 일면에 제공된 추가적인 절연수지층을 포함하며,상기 하부전극은 상기 추가적인 절연수지층 상에 형성된 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
- 양면에 제1 및 제2 동박이 형성된 적층판을 포함하며, 적어도 일면에 적어도 하나의 하부전극이 형성된 적층체;상기 적어도 하나의 하부전극 상면에 형성된 유전체막;상기 유전체막 상면 중 캐패시터가 형성될 영역에 박막증착공정으로 형성된 금속막과, 상기 금속막 상면의 적어도 일부영역에 형성된 도전성 페이스트층을 포 함하는 상부 전극; 및상기 적층체에 형성되며, 상기 상부전극의 도전성 페이스트층에 연결된 도전성 비아홀을 갖는 절연수지층을 포함하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 도전성 페이스트층은 상기 금속막 상면의 거의 전체영역에 형성된 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 상부전극의 금속막은 50∼300㎚의 두께를 갖는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 상부전극의 금속막은, Au, Ag, Pt 및 Cu로 구성된 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 상부전극의 도전성 페이스트층은 적어도 2 ㎛의 두께를 갖는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 상부전극의 도전성 페이스트층은 Ag 또는 Cu를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 하부전극과 상기 유전체막 사이에 형성된 제1 금속 배리어층을 더 포함하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 유전체막과 상기 상부전극의 금속막 사이에 형성된 제2 금속 배리어층을 더 포함하는 캐패시터 내장형 인쇄회로기판.
- 제21항 또는 제22항에 있어서,상기 제1 및 제2 금속 배리어층 중 적어도 하나는, Ta, Ti, Cr 및 Ni로 구성된 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제21항 또는 제22항에 있어서,상기 제1 및 제2 금속 배리어층 중 적어도 하나는, 5∼100㎚의 두께를 갖는 것을 특징으로 하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 하부전극은 양면 동박 적층판의 제1 및 제2 동박 중 적어도 하나인 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 제15항에 있어서,상기 적층체는 상기 양면 동박 적층판의 일면에 제공된 추가적인 절연수지층을 포함하며,상기 하부전극은 상기 추가적인 절연수지층 상에 형성된 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
- 적어도 일면에 제1 전극층을 갖는 적층체를 마련하는 단계;상기 제1 전극층 상에 유전체막을 형성하는 단계;상기 유전체막 상에 박막 증착공정을 이용하여 금속막을 형성하는 단계; 및상기 금속막 상에 상기 금속막과 함께 제2 전극층으로 제공되는 도전성 페이스트층을 형성하는 단계를 포함하는 내장형 캐패시터 제조방법.
- 제27항에 있어서,상기 기판의 상기 적어도 일면에 절연층을 형성하는 단계와,상기 제2 전극층에 연결되도록 상기 절연층에 도전성 비아홀을 형성하는 단 계를 더 포함하는 내장형 캐패시터 제조방법.
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