KR100713731B1 - 낮은 인덕턴스의 내장 커패시터를 구비한 인쇄 배선 기판및 그 제조 방법 - Google Patents

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Abstract

인쇄 배선 기판(PWB)은 수동 회로 소자들(105)을 구성하는 적층된 내부층 패널들(1001, 1002, 1003, ...)을 갖는다. 수동 회로 소자들(105)은 커패시터 전극들(170, 180)의 밑면 영역 내에 위치한 전극 종단을 갖는 커패시터들을 포함할 수 있다. 그러므로, 커패시터 종단들은 가까운 간격을 두고 배치되어 내부층의 루프 인덕턴스에 대한 커패시터의 영향을 줄인다. 전극 밑면 영역 내에 커패시터 종단을 둠으로써 또한, 커패시터를 형성하는데 사용되는 PWB 기판 표면 영역이 줄어든다. 커패시터 종단들은 회로 도체들(1021, 1022)에 의해 연결된다.
PWB, 인쇄 배선 기판, 커패시터, 내부층, 도체, 호일, 전극, 종단, 유전체,

Description

낮은 인덕턴스의 내장 커패시터를 구비한 인쇄 배선 기판 및 그 제조 방법{PRINTED WIRING BOARDS HAVING LOW INDUCTANCE EMBEDDED CAPACITORS AND METHODS OF MAKING SAME}
본 출원은 2002. 10. 11, 미국 특허청에 출원되어 대리인 사건 번호 EL-0495, 미국 출원 번호, 60/418,045로 할당되고, 발명의 명칭이 "동시 연소 세라믹 커패시터 및 인쇄 배선 기판에서 사용하기 위한 세라믹 커패시터의 형성 방법"인 출원과 관련되어 있다.
기술분야는 세라믹 커패시터이다. 좀 더 구체적으로는, 인쇄 배선 기판에 내장될 수 있는, 낮은 인덕턴스를 가지면서 공간 효율적인 세라믹 커패시터들을 포함한다.
다층의 인쇄 배선 기판(printed wiring boards, PWB)에 실무적으로 수동 회로 소자를 내장시킴으로써, 회로 크기를 줄이고, 회로 성능을 향상시킨다. 수동 회로 소자는, 통상적으로 도전성 비아(conductive vias)에 의해 연결되고 적층된 패널 내에 내장되는데, 이 때 이러한 패널의 적층이 다층 인쇄 배선 기판을 형성하게 된다. 패널들은 일반적으로 "내부층 패널(innerlayer panels)"로 지칭될 수 있다.
커패시터와 같은 수동 회로 소자가 내부층 패널에 내장되면, 회로 루프 인덕턴스("도선 인덕턴스(lead inductance)"로도 알려져 있음)에 영향을 주게 된다. 대부분의 애플리케이션에서, 회로 루프 인덕턴스가 높은 것은 바람직하지 않으며 고주파 및 고속 애플리케이션에서 사용되는 회로에서는 특히 낮은 회로 루프 인덕턴스가 요구된다. 커패시터가 회로 루프 인덕턴스에 주는 영향은 커패시터의 자기 인덕턴스 및 커패시터의 종단 분리(termination separation)로 인한 것이다. 커패시터 "종단"은 일반적으로 도전성 곡선(conductive trace) 또는 도전성 도선(conductive lead)과 같은 회로 도체가 커패시터 전극 또는 전극들에 연결되는 지점으로서 정의될 수 있다. 종래의 커패시터 소자들은 커패시터 자체의 제1 에지에 위치한 제1 종단과 그의 맞은 편 에지에 위치한 제2 종단을 가진다. 종래의 커패시터 소자들은 일반적으로 커패시터 전극들의 평면도 상의 표면 영역(plan view surface area) 또는 "밑면 영역(footprint)" 내에 종단을 두지 않는다. 커패시터의 마주하는 에지들에 종단들을 둠으로써, 커패시터에 대한 종단 분리 효과가 커지고, 따라서 높은 루프 인덕턴스를 갖는 결과로 나타난다.
Singhdeo 외에 허여된 미국 특허 제 4,687,540호는 종단 분리가 큰 유리 커패시터(60)를 개시한다. Singhdeo의 도 6에 도시된 바와 같이 외부 전극들(66)은 유리 커패시터(60)의 마주하는 에지들에서 내부 전극들(62,65)에 연결된다. 그리하여 종단 분리는 커패시터(60) 내에서 최대가 된다.
낮은 회로 루프 인덕턴스에 더하여, PWB 내부층 패널에서는 공간 또한 중요한 요소이다. 그러므로, 커패시터들은 내부층 패널에서 상대적으로 작은 표면 영 역을 차지해야 한다. 커패시터의 마주하는 에지들에 커패시터 종단을 두는 경우, 커패시터의 전체 밑면 영역을 더 크게 하므로, 인쇄 배선 기판에서 더 넓은 영역을 차지하는 추가적인 단점이 있다.
제1 실시예에 따르면, 인쇄 배선 기판은 적어도 상기 인쇄 배선 기판의 일부를 통해 뻗어 있는 제1 회로 도체, 적어도 상기 인쇄 배선 기판의 일부를 통해 뻗어 있는 제2 회로 도체 및 복수의 적층된 내부층 패널들을 포함한다. 하나 이상의 내부층 패널들은 호일(foil)로부터 형성되고, 종단을 갖는 제1 전극 및 상기 제1 전극으로부터 간격을 두고 배치되고, 종단을 갖는 제2 전극을 포함하는데, 상기 제1 회로 도체는 상기 제1 전극의 종단에서 상기 제1 전극에 연결되고, 상기 제1 전극 종단은 상기 제1 전극의 밑면 영역 내에 있으며, 상기 제1 전극 위에는 적어도 하나의 유전체가 있다. 상기 제2 전극, 상기 제1 전극 및 상기 유전체가 커패시터를 형성한다. 상기 제2 전극 커패시터 종단은 바람직하게는 제2 전극의 밑면 영역 내에 위치한다.
제1 실시예에 따르면, 제1 전극 커패시터 종단을 제1 전극의 밑면 영역 내에 둠으로써, 제1 전극 커패시터 종단과 제2 전극 커패시터 종단 간의 간격을 줄이게 된다. 제2 전극 종단을 제2 전극의 밑면 영역 내에 두게 되면, 종단 분리를 훨씬 더 줄일 수 있게 된다. 종단 분리가 줄어들면, 회로 루프 인덕턴스에 대한 커패시터의 영향도 줄어든다. 낮은 인덕턴스의 커패시터들은 특히, 고주파 및 고속 PWB 애플리케이션들에서 유용하다. 덧붙여, 종단 연결이 반드시 커패시터의 주변 에지에서 일어날 필요가 없는데, 이것은 커패시터가 차지하는 인쇄 배선 기판 영역을 줄이게 된다.
다른 실시예에 따르면, 인쇄 배선 기판은 세 개의 전극을 갖는 2층 유전 커패시터를 포함하는 적어도 하나의 내부층 패널을 포함하는데, 각 전극들의 종단은 각각 전극 밑면 영역 내에 위치해 있다. 2층 유전 커패시터 내부층 패널 실시예는 회로 루프 인덕턴스가 낮고, PWB 보드의 사용 면적을 줄인다는 이점이 있다. 덧붙여, 2층 유전 커패시터 실시예는 추가 유전층 및 추가 전극으로 인하여 커패시터의 밀도가 증가된다.
인쇄 배선 기판을 형성하는 방법에 관한 일 실시예는 복수의 적층된 내부층 패널들을 형성하는 단계를 포함한다. 적어도 하나의 내부층 패널은 금속 호일 위에 유전체를 형성하여, 상기 호일로부터 종단을 갖는 제1 전극을 형성하고, 상기 유전체 위에 종단을 갖는 제2 전극을 형성함으로써 형성될 수 있는데, 상기 제1 전극, 상기 제2 전극 및 상기 유전체가 커패시터를 형성한다. 제1 회로 도체는 적어도 인쇄 배선 기판의 일부를 통해 뻗어 있으며, 제1 전극의 밑면 영역 내에 위치해 있는 제1 전극 종단에 접촉하도록 형성된다. 제2 회로 도체도 형성된다. 제2 회로 도체는 제2 전극 종단에 접촉하며, 적어도 인쇄 배선 기판의 일부를 통해 뻗어 있다. 제2 전극 종단도 제2 전극의 밑면 영역 내에 둘 수 있다.
인쇄 배선 기판을 형성하는 방법은 회로 루프 인덕턴스에 대한 영향이 작은 커패시터들을 포함하는 내부층 패널들을 가진 인쇄 배선 기판을 제공한다. 덧붙여, 상기 방법으로 형성된 내부층 패널들은 인쇄 배선 기판에서 상대적으로 작은 기판 영역을 차지한다.
상세한 설명은 첨부된 도면을 참조할 것이며, 도면에서 동일한 번호는 동일한 소자를 지칭한다.
도 1a는 인쇄 배선 기판에서 내부층 패널의 제1 실시예 대한 제조 단계의 상부 평면도.
도 1b는 도 1a에서 1B-1B 선을 따라 측면을 올려본 단면도.
도 1c는 제1 내부층 패널 실시예에 대한 제조 단계의 상부 평면도.
도 1d는 도 1c에서 1D-1D 선을 따라 측면을 올려본 단면도.
도 1e는 제1 내부층 패널 실시예에 대한 제조 단계의 측면을 올려본 단면도.
도 1f는 도체가 내부층 패널 종단에 연결되기 전에 완성된 내부층 패널을 도시하는 제1 내부층 패널 실시예에 대한 제조 단계의 상부 평면도.
도 1g는 도 1f에서 1G-1G 선을 따라 측면을 올려본 단면도.
도 1h는 내부층 패널들을 포함하는 인쇄 배선 기판의 제1 실시예에서 측면을 올려본 단면도.
도 1i는 도 1h에 도시된 인쇄 배선 기판으로 통합된 후 제1 내부층 패널 실시예의 분리도 및 측면을 올려본 단면도.
도 1j는 도 1i에서 1J-1J 선을 따른 측면도.
도 2a 내지 2c는 내부층 패널의 제2 실시예에 대한 제조 단계의 측면을 올려본 단면도.
도 2d는 제2 내부층 패널 실시예의 측면을 올려본 단면도.
도 3a는 내부층 패널에 대한 제3 실시예의 측면을 올려본 단면도.
도 3b는 도 3a에서 3B-3B 선을 따른 단면도.
도 4는 내부층 패널에 대한 제4 실시예의 측면을 올려본 단면도.
도 5는 내부층 패널에 대한 제5 실시예의 측면을 올려본 단면도.
도 6은 내부층 패널에 대한 제6 실시예의 측면을 올려본 단면도.
도 7a 및 7b는 내부층 패널에 대한 제7 실시예에 대한 제조 단계의 측면을 올려본 단면도.
도 7c는 제7 내부층 패널 실시예에 대한 제조 단계의 상부 평면도.
도 7d는 도 7c에서 7D-7D 선을 따라 측면을 올려본 단면도.
도 7e는 완성된 제7 내부층 패널 실시예의 측면을 올려본 단면도.
도 1a 내지 1g는 인쇄 배선 기판(1000)(도 1h)을 제조하는 일반적인 방법을 도시한 것이다. 도 1h는 내장된 회로 소자를 구비한 적층된 층들(1001, 1002, 1003, ...)을 포함하는 완성된 인쇄 배선 기판(1000)을 도시한다. 적층된 층들(1001, 1002, 1003, ...)은 일반적으로 "내부층 패널들"로 지칭될 수 있다. 도 1a 내지 1g는 내부층 패널(100)이 인쇄 배선 기판(1000)으로 통합되기 전에 내부층 패널(100)에 대한 제1 실시예를 제조하는 방법을 도시한 것이다. 도 1i는 내부층 패널(1001)의 분리도로서, 내부층 패널(100)이 인쇄 배선 기판(1000)으로 통합된 후 내부층 패널(100)에 해당한다.
도 1a 내지 1g는 커패시터(105)를 구비한 내부층 패널(100)의 제조 방법에서 단계들을 도시한 것이다(완성된 내부층 패널(100)은 도 1g에 도시되어 있음). 내부층 패널(100)의 특정 예시가 또한 이하에서 상세히 설명된다. 단일 커패시터(105)가 이하에서 설명되는 방법으로 형성된다. 그러나, 내부층 패널들(1001, 1002, 1003, ...) 각각은 내부층 패널(100) 내에 각기 다른 방식으로 배치되어 있는 다수의 상이한 유형의 개별적인 커패시터들을 포함한다. 도 1h에 도시된 인쇄 배선 기판(1000)은 또한, 임의의 개수의 적층된 내부층 패널들 및 상기 패널들 간의 도전 상호연결을 포함할 수 있다.
도 1a 및 1b는 내부층 패널(100) 제작의 제1 단계를 도시한다. 도 1a는 상부 평면도이고, 도 1b는 도 1a에서 1B-1B 선을 따라 측면을 올려본 단면도이다. 도 1a 및 1b에서, 금속 호일(110)이 제공된다. 호일(110)은 넓은 표면 영역을 가질 수 있으며, 많은 수의 커패시터들과 같은 수동 소자를 제조하는데 사용될 수 있다. 호일(110)은 인쇄 배선 기판 산업에서 통상적으로 이용가능한 한 유형일 수 있다. 예를 들면, 호일(110)은 구리, 구리 인바 구리(copper-invar-copper), 인바, 니켈, 니켈 코팅된 구리, 또는 후막 페이스트(thick film paste)에 대해 연소 온도를 초과하여 녹는 점을 갖는 다른 금속들이 될 수 있다. 바람직한 호일은 역처리된(reverse-treated) 구리 호일, 이중 처리된 구리 호일 및 다층 인쇄 배선 기판 산업에서 통상적으로 사용되는 다른 호일들과 같은 주된 성분이 구리로 된 호일을 포함한다. 호일(110)의 두께는 예컨대, 약 1-100 마이크론, 바람직하게는 3-75 마이크론, 가장 바람직하게는 12-36 마이크론으로서 약 1/3 oz에서 1 oz 사이의 구 리 호일에 대응하는 범위 안에 속할 수 있다.
호일(110)은 하위인쇄(underprint)(112)를 부착시킴으로써 전처리될 수 있다. 하위인쇄(112)는 호일(110)의 소자측 표면에 부착되는 상대적으로 얇은 층이다. 도 1b에서, 하위인쇄(112)는 호일(110)의 표면 코팅으로서 표시되어 있다. 하위인쇄(112)는 금속 호일(110) 및 하위인쇄(112) 위에 놓여지는 층들에 잘 붙는다. 하위인쇄(112)는 예컨대, 호일(110)의 연화점(softening point) 온도 이하에서 연소되는 호일(110)에 부착된 페이스트로부터 형성될 수 있다. 이 페이스트는 호일(110)의 전체 표면에 걸쳐서 개방 코팅(open coating)으로서 인쇄되거나, 또는 호일(110)의 선택된 영역들 상에 인쇄될 수 있다. 일반적으로 호일의 선택된 영역들 상에서 하위인쇄 페이스트를 인쇄하는 것이 좀 더 경제적이다. 그러나, 구리 호일(110)이 구리 하위인쇄(112)와의 결합에서 사용되는 경우, 구리 하위인쇄 페이스트에 있는 유리는 구리 호일(110)의 산화 부식을 지연시키므로, 산소 도핑 연소(oxygen-doped firing)가 이용되는 경우, 호일(110)의 전체 표면을 코팅하는 것이 바람직할 수 있다.
도 1b와 관련하여, 유전 물질이 전처리된 호일(110) 바로 위에 스크린 인쇄되어, 호일(110) 상에 제1 유전층(120)을 형성한다. 유전 물질은 예컨대, 후막 유전 잉크가 될 수 있다. 유전 잉크는 예컨대 페이스트에서 형성될 수 있다.
제1 유전층(120)은 건조되고, 제2 유전층(122)이 부착, 건조된다. 형성과정에서, 제1 개구(aperture)(124) 및 제2 개구(126)가 각각 유전층(120, 122) 내에 포함된다. 개구(124, 126)는 또한, "스루 홀(through-holes)"이나, "간격 홀(clearance holes)"로 불릴 수 있다. 도 1a 및 1b에 도시된 실시예에서, 개구들(124, 126)은 도 1a의 상부도에 도시된 바와 같이 원형이다. 예컨대 다각형과 같은 다른 모양들 또한 가능하다. 도 1a 및 1b의 실시예에 도시된 원형 개구들(124, 126)은 간격(d1 ) 만큼 떨어져 있으며, 각 개구는 d2 의 직경을 갖는다. 개구 직경(d2 )은 예컨대, 제작 물품에서 후속으로 비아(via)를 만드는데 사용될 수 있는 레이저 점 크기나 드릴보다 더 크게 될 수 있다. 비아 형성은 이하에서 도 1h와 관련하여 논의된다. 그런데, 개구 직경들(124, 126)은 동일할 필요는 없다. 예컨대, 간격(d1 )은 간격(d2 )에 추가 증분을 더한 값으로 선택될 수 있다. 증가 간격은 바람직하게는, 제1 및 제2 개구들(124, 126)에게 요구되는 최소의 분리가 유지되도록 선택된다.
대안적 실시예에서는, 단일 스크린 인쇄 단계에서 동일한 두께의 유전층을 제공하기 위하여 단일 유전 물질층이 그 대신 화소 스크린(coarse mesh screen)을 통해 증착될 수 있다.
도전층(130)이 제2 유전층(122) 위에 형성되고 건조된다. 도전층(130)은 예컨대, 스크린 인쇄 후막 금속 잉크에 의해 형성될 수 있다. 도전층(130)은 제1 개구 위에 정렬된 개구(132)나, 스루 홀(124)을 가지고 형성된다. 개구(132)는 바람직하게는 개구(124)와 동심원이지만, 원형 및 다른 다각형 모양의 개구들에 있어서 다른 배치들이 만족스러울 수도 있다. 개구(132)는 표면에서, 제1 개구(124)보다 더 크다. 도전층(130)의 일부는 제2 개구(126)를 통해 확장되어 호일(110)과 접촉한다.
다음으로 제1 유전층(120), 제2 유전층(122) 및 도전층(130)이 연소된다. 연소 후(post-fired) 물품이 도 1c 및 1d에 도시되어 있다. 유전층(120, 122)을 먼저 연소시키지 않고, 유전층(120, 122)과 도전층(130)을 동시에 연소시키는 것을 유전 및 도전 층의 "동시 연소(co-firing)"라고 지칭할 수 있다. 유전체(128)가 동시 연소의 결과로 나타난다. 후막 유전층(120, 122)은 예컨대, 바륨티탄산염(barium titanate)과 같은 고유전율 기능기(functional phase) 및 유리 세라믹 프릿기(glass-ceramic frit phase)가 혼합된 지르코늄 이산화물과 같이 유전 특성 변형 첨가제로 형성될 수 있다. 동시 연소하는 동안, 유리 세라믹 프릿기는 기능기 및 첨가제를 연화, 습화시키며 유리 세라믹 매트릭스 내에서 기능기와 변형 첨가제를 확산시키기 위하여 이에 합쳐진다. 동시에, 도전층(130)의 금속 전극 분말이 연화된 유리 세라믹 프릿기 및 분리된 기 침전물(separate phases sinter)에 의해 습화된다. 일반적으로 도 1c에 도시된 바와 같이, 유전체(128)의 표면 영역은 도전층(130)의 표면 영역보다 더 커야 한다.
도 1e에서, 결과 물품은 역상된 후, 적층 물질(laminate material)(140)이 적층된다. 유전체(128)와 접촉하는 호일(110)의 소자 측면이 적층 물질(140)로 적층된다. 적층은 예컨대, 표준 인쇄 전선 기판 공정에서, FR4 수지 침투 가공재(prepreg)를 사용하여 수행될 수 있다. 일 실시예에서, 106 에폭시 유형의 수지 침투 가공재가 사용될 수 있다. 예컨대, 신호층과 같이 회로를 생성하기 위한 표면을 제공하기 위해서 호일(142)이 적층 물질(140)에 부착될 수 있다.
유전 수지 침투 가공재 및 적층 물질은 예컨대, 표준 에폭시, 고Tg 에폭시, 폴리이미드, 폴리테트라플루오르화에틸렌(polytetrafluoroethylene), 시안산 에스테르 수지(cyanate ester resins), 피복용 수지 시스템(filled resin systems), BT 에폭시 및 기타 회로층 사이에 절연을 제공하는 수지 및 적층들과 같은 임의의 유형의 유전 물질이 될 수 있다.
적층 후, 도 1e에 도시된 바와 같이, 호일(110) 및 호일(142)에 감광성 수지(photoresist)가 부착되어, 호일들(110, 142)이 이미징, 에칭된 다음, 예컨대, 표준 인쇄 배선 기판 공정 및 조건들을 사용하여 감광성 수지가 제거된다. 에칭 단계 결과 내부층 패널(100)로 나타난다. 도 1f는 내부층 패널(100)의 평면도이다. 도 1f는 도 1g에서 화살표(A) 방향으로 본 것이다. 도 1g는 도 1f에서 1G-1G 선을 따라 취한 단면도이다. 내부층 패널(100)은 다층 인쇄 배선 기판을 형성하기 위하여, 수지 침투 가공재 및 표준 적층 조건을 사용하여 다른 인쇄 배선 기판 코어로 적층될 수 있다.
에칭 단계 결과 에칭된 호일의 제1 부분(114)을 제2 부분(118)과 단절시키는 트렌치(116)로 나타난다. 부분들(114, 118)은 에칭 후 호일(110)에서 남겨진 것이다. 트렌치(116)는 또한, 제1 도전층(130)과 제1 부분(114) 사이에 전기적 접촉을 차단한다. 도 1f에 도시된 바와 같이, 유전체(128)가 제1 부분의 표면 영역보다 좀 더 크도록 주변 에지(peripheral edge, 119)가 또한 다시 에칭된다. 도전층(130)은 제2 부분(118)과 접촉을 유지한다. 호일(142)을 에칭시키면 그 결과, 후속으로 커패시터 종단들을 연결하는데 사용될 수 있는 회로(143)가 나타난다.
도 1h와 관련하여, 도 1f 및 1g에 도시된 바와 같이 이미징된 내부층 패널(100)은 다른 이미징된 내부층 패널들과 함께 적층된다. 도 1h는 완성된 인쇄 배선 기판(1000)의 측면을 올려본 단면도를 도시한다. 인쇄 배선 기판(1000)은 내부층 패널들(1001, 1002, 1003, ...)을 포함한다. 내부층 패널(1001)은 상술된 방법으로 형성된 내부층 패널(100)의 개략도로서, 내부층 패널(100)이 인쇄 배선 기판(1000)으로 통합된 이후를 나타낸다. 내부층 패널(1001)에는 커패시터(105)가 또한 블록 형태로 도시되어 있다.
인쇄 배선 기판(1000)을 형성하는데 사용되는 내부층 패널들은 적층 공정에서 함께 적층될 수 있다. 내부층 패널들은 예컨대 유전 수지 침투 가공재를 사용하여, 함께 본딩될 수 있다. 내부층 패널들 각각은 회로 소자의 배치를 각기 다르게 하는 것을 포함하여, 상이한 설계를 가질 수 있다. 단어 "내부층 패널"은 패널들이 인쇄 배선 기판(1000) 내부에 샌드위치되어야함을 의미하는 것이 아니며, 내부층 패널들은 인쇄 배선 기판(1000)의 말단에도 위치할 수 있다. 인쇄 배선 기판(1000)은 복수의 단계로 적층될 수 있다. 예를 들면, 내부층 패널들의 부분 조립 부품들(subassemblies)들은 공정을 거쳐 적층될 수 있으며, 하나 이상의 부분 조립 부품들이 후속으로 함께 적층되어 최종 인쇄 배선 기판(1000)을 형성할 수 있다.
인쇄 배선 기판(1000)을 구성하는 내부층 패널들(1001, 1002, 1003...)은 일반적으로 "회로 도체들"로 불리는 상호연결 회로에 의해 연결될 수 있다. 회로 도체들은 예컨대, 내부층 패널들 전부를 함께 적층한 이후에 형성될 수 있다. 이와 달리, 회로 도체들은 내부층 패널들의 부분 조립 부품들 내에서, 또는 내부층 패널 들(1001, 1002, 1003...) 전부를 최종 인쇄 배선 기판(1000)으로 통합시키기 이전의 개개의 패널들 내에서 형성될 수 있다.
내부층들 간의 상호연결 회로는 예컨대, 인쇄 배선 기판(1000)의 전부 또는 부분들을 통해 뻗어 있는 하나 이상의 도전성 비아들을 포함할 수 있다. 도 1h에서, 제1 및 제2 회로 도체들(1021, 1022)은 인쇄 배선 기판(1000) 전체를 통해 뻗어 있으며, 스루 홀 도전성 비아의 형태를 갖는다. 제1 및 제2 도전성 비아들(1021, 1022)은 예컨대, 적층된 내부층 패널들을 통해 레이저 또는 기계적 드릴에 의해 형성될 수 있다. 다음으로 드릴에 의해 형성된 구멍들은 도전 물질로 도금된다. 결과로 나타난 도전성 비아들(1021, 1022)은 인쇄 배선 기판(1000) 전체를 통해 뻗어 있으며, 통상 "도금 스루 홀"로 지칭되고, 일반적으로 모든 내부층 패널들이 함께 적층된 이후 형성된다.
회로 도체들은 또한, 내부층 패널들의 부분 조립 부품들을 통해서 또는 개개의 패널들을 통해서 뻗어 있을 수 있다. 인쇄 배선 기판(1000)의 오직 일부만을 통해 뻗어 있는 비아 회로 도체들은 통상 "매몰 비아들(buried vias)"로 불린다. 매몰 비아들은 통상 내부층 패널들의 부분 조립 부품들이 적층에 의해 인쇄 배선 기판으로 통합되기 이전에 내부층 패널들의 부분 조립 부품을 통해 드릴되고, 도금된다. 개개의 내부층 패널에 형성된 도전성 비아는 통상 "마이크로비아(microvia)"로 불리며, 예컨대, 내부층 패널 내에 커패시터를 종단시키는데 사용될 수 있다.
모든 상호연결이 형성되고, 내부층 패널들의 모든 조립 부품들, 또는 개개의 내부층 패널들이 함께 적층되면, 인쇄 배선 기판(1000)은 완성된다. 도 1h에서, 인쇄 배선 기판(1000)은 적층되어 회로 도체들(1021, 1022)에 의해 연결된, 적층 형태의 내부층 패널들(1001, 1002, 1003...)을 포함하는 것으로 도시되어 있다. 그러나, 본 발명의 실시예에 따른 인쇄 배선 기판 내에는 임의의 개수의 내부층 패널들이 포함될 수 있다.
도 1i는 도 1h에 도시된 내부층 패널(1001)을 추출한 분리도이다. 도 1i는 또한, 도 1h에 도시된 인쇄 배선 기판(1000)을 통해 뻗어 있을 수 있는 제1 회로 도체(1021)의 일부 및 제2 회로 도체(1022)의 일부를 도시한다. 내부층 패널(1001)은 전극 종단들이 제1 및 제2 회로 도체들(1021, 1022)에 연결된 최종 커패시터(105)를 포함한다.
회로 도체들(1021, 1022)을 형성한 이후, 부분(114)(도 1g)이었던 곳이 제1 전극(170)을 형성한다. 제1 전극(170)은 전기적으로 제1 회로 도체(1021)에 연결되어 있다. 도전층(130) 및 부분(118)(도 1g)이었던 곳은 전기적으로 제2 회로 도체(1022)에 연결된 제2 전극(180)을 형성한다.
하나의 완성된 커패시터(105)가 완성된 내부층 패널(1001)의 부분으로서 도시되어 있다. 그러나, 많은 수의 커패시터들 및 다양한 설계와 다양한 패턴으로 배치된 기타 회로 소자들이 내부층 패널(1001)의 실시예에 포함될 수 있다.
도 1i에 도시된 제1 및 제2 회로 도체들(1021, 1022)은 도 1h에 도시된 제1 및 제2 도금 스루 홀 비아들(1021, 1022)의 단면들로서 나타나 있다. 그러나, 내부층 패널(1001)의 회로 도체들은 예컨대, 인쇄 배선 기판(1000)의 내부층 패널들 의 부분 조립 부품을 통해 뻗어 있는 매몰 비아들이 될 수도 있다. 제1 및 제2 회로 도체들(1021, 1022)은 예컨대, 커패시터(105)를 종단시키는데 사용되는 마이크로비아와 같이 오직 내부층 패널(1001)만을 통해 뻗어 있는 비아들이 될 수도 있다.
도 1j는 도 1i에서 1J-1J 선을 따라 취한 단면도이다. 도 1j는 커패시터(105)의 평면도로 도시한다. 도 1i 및 1j에 도시된 바와 같이, 제1 전극(170)의 종단은 유전체(128)의 스루 홀 개구에 위치하며, 여기서 제1 회로 도체(1021)가 제1 전극(170)에 전기적으로 연결된다. 제2 전극(180)의 종단은 제2 회로 도체(1022)가 제2 전극(180)에 연결되는 곳에 위치한다. 특히, 도 1j와 관련하여, 전극들(170, 180)의 종단은 평면 표면 영역, 또는 각각 전극들(170, 180)의 "밑면 영역" 내에 위치한다.
전극들(170, 180)의 종단 간격은 d로 도시되어 있으며, 제1 전극(170)의 폭은 I1 및 제2 전극(180)의 폭은 I2 이다. 종단의 간격 d는 도 1a에 도시된 간격 d1 에 해당한다. 본 명세서에서 설명된 실시예들에서, 종단 간격 d는 제1 전극(170) 및 제2 전극(180)의 폭들(I1 , I2 )보다 훨씬 더 작다. 예를 들면, 간격 d는 폭들(I1 , I2 )의 반보다 더 작을 수 있다. 간격 d는 비아 도체들(1021, 1022) 개구들의 반경의 합에, 예컨대, 스크린 인쇄 레지스트레이션 능력(screen printing registration capabilities)에 의해 결정된 추가적인 증분을 더한 값으로 선택될 수 있다. 추가적인 증분은 일반적으로 스크린 인쇄 고유의 레지스트레이션(registration) 문제에 대한 오류의 한계를 두기 위해서, 개구들 사이에 바람직한 또는 최소의 유전량을 유지하기 위하여 선택될 수 있다.
이상의 실시예에 따라, 전극의 밑면 영역 내에 위치한 종단들은 상대적으로 가깝게 간격을 둘 수 있어서 커패시터(105)에 의한 회로 인덕턴스의 영향을 줄일 수 있다.
이하 예시들은 도 1a 내지 1j에 도시된 인쇄 배선 기판(1000)을 제조하는 일반적인 방법을 실시하는데 있어서, 사용되는 특정 물질 및 공정들을 설명한다.
예시 1
도 1a 내지 1e와 관련하여, 이하에서는 내부층 패널(1001)의 특정 실시예가 설명될 것이다. 이 예시에서, 호일(110)은 구리 호일이다. 구리 호일(110)의 유형은 상용 등급 1온스(ounce) 구리 호일이다. 구리 호일(110)은 호일(110)의 선택된 영역 위에 구리 하위인쇄 페이스트를 발라서 전처리된다. 다음으로, 그 결과 물품은 질소 기체 속에서 최고 온도 900℃로 10분간 연소되며, 전체 사이클 시간은 약 1시간으로써, 하위인쇄(112)를 형성한다.
도 1a 및 1b에서, 후막 유전 잉크는 전처리된 구리 호일(110) 바로 위로 400 화소 스크린을 통해 스크린 인쇄되어서 198 mm × 230 mm 제1 유전층(120)을 생성한다. 제1 유전층(120)의 습한 상태에서 인쇄 두께는 약 12-15 마이크론이다. 제1 유전층(120)은 125℃로 약 10분간 건조되며, 제2 유전층(122) 또한, 400 화소 스크린을 통한 스크린 인쇄기법에 의해 부착되며 125℃의 건조 단계가 다시 이어진다. 후막 유전 잉크는 바륨 티탄산염 성분, 지르코늄 산화물 성분 및 유리 세라믹 기를 포함한다. 제1 및 제2 개구들(124, 126)의 간격(d1 )은 약 41 mils이다. 개구들(124, 126)의 직경(d2 )은 약 26 mils이다.
도 1c 및 1d와 관련하여, 후막 구리 전극 잉크층(130)은 400 화소 스크린을 통해 유전층(122) 바로 위에 인쇄되고, 125℃로 약 10분간 건조된다. 도 1c와 관련하여, 층(130)은 약 178 mm × 210 mm의 평면 차원을 갖는다. 층(130)의 크기는 유전층(128)에 대해 그 주변 에지를 따라서 약 10 mils 정도 더 작다. 인쇄된 도전층(130)의 두께는 5 마이크론의 범위 내이다. 다음으로 결과 물품은 후막 질소 프로파일을 사용하여 최고 온도 900℃까지 10분간 동시 연소된다. 질소 프로파일은 전체 1시간의 사이클 시간에서, 연소종료(burn out) 영역에서 50 ppm보다 더 작은 양으로, 연소 영역에서는 2-10 ppm보다 더 작은 양으로 산소를 포함한다.
도 1e와 관련하여, FR4 인쇄 배선 기판 적층 물질(140)은 호일(110)의 소자측으로 적층된다. 구리 호일(142)이 적층 물질(140) 위에 형성된다. 적층 조건은 28 인치의 수은주까지 공기가 제거된 진공 챔버 내에서 약 1시간 동안 208 psig 185℃의 온도 상태이다. 실리콘 고무 압력 패드 및 평활 PTFE 피복 유리 차단 용지(smooth PTFE-filled glass release sheet)가 호일(110)에 접촉하여 에폭시가 적층 금속판들과 들러붙는 것을 방지한다.
도 1f 및 1g와 관련하여, 호일들(110 및 142) 각각은 감광성 수지가 도포되어 있으며, 이미징 및 에칭된 후, 감광성 수지가 제거되어 내부층 패널(100)을 형성한다. 트렌치(116)는 약 36 mils 내직경 및 약 46 mils의 외직경을 갖는다.
도 1h와 관련하여, 다음으로 내부층 패널(100)을 사용하여 인쇄 배선 기판(1000)이 형성된다. 인쇄 배선 기판(1000)을 형성하기 위하여, 내부층 패널(100)이 다른 내부층 패널들과 함께 적층된 형태로 적층된다. 인쇄 배선 기판(1000)에 통합된 내부층 패널들 각각은 상호연결 회로를 포함하며, 내부층 패널들 내의 회로 소자는 매몰 비아들, 스루 홀 비아들, 또는 양자 모두에 연결된다. 회로 도체들(1021, 1022)은 16 mil(16/1000 인치) 직경의 스루 홀들을 드릴하고, 구리를 가지고 비아 벽들을 약 25 마이크론(1 mil 또는 1/1000 인치)의 두께로 도금함으로써 형성된다.
도 1i와 관련하여, 제1 및 제2 비아들(1021, 1022)은 각각 제1 및 제2 전극들(170, 180)에 연결된다.
이 예시에서, 후막 유전 물질은 이하의 구성을 갖는다:
바륨 티탄산염 분말 64.18%
지르코늄 산화물 분말 3.78%
유리 A 11.63%
에틸 셀룰로스(ethyl cellulose) 0.86%
텍사놀(texanol) 18.21%
바륨 질산염 분말 0.84%
인산염습제(phosphate wetting agent) 0.5%
유리 A 구성:
게르마늄 산화물 21.5%
납 4산화물(lead tetraoxide) 78.5%
유리 A 구성은 동시 연소하는 동안 석출되는 Pb5Ge3O11에 해당하며, 약 70-150 범위의 유전율을 갖는다. 후막 구리 전극 잉크의 구성은 다음과 같다:
구리 분말 55.1%
유리 A 1.6%
제1구리 산화물 분말(cuprous oxide powder) 5.6%
에틸 셀룰로스 T-200 1.7%
텍사놀 36.0%
이상의 제1 실시예로서 예증되는 커패시터 설계들 및 그의 대안들은 종단 간격을 줄어들게 하며, 그에 따라 회로 루프 인덕턴스에 대한 영향을 줄인다. 낮은 인덕턴스의 회로는 다양한 애플리케이션들에서 바람직하다. 예를 들면, 낮은 인덕턴스의 회로들은 특히 고주파, 고속의 애플리케이션들에서 바람직하다. 덧붙여, 이상의 제1 실시예 및 그 대안들에 따르면, 커패시터의 주변 에지에서 종단 연결을 요하지 않는다. 이러한 관점에서 커패시터를 수용하는데 요구되는 인쇄 배선 기판 면적이 줄어든다. 이 특징에 따라 상당한 개수의 커패시터들이 인쇄 배선 기판으로 통합되는 것이 가능하다. 이와 달리, 특정 커패시턴스를 요구하는 경우, 인쇄 배선 기판은 전극 주변 에지에서 커패시터 종단을 갖는 인쇄 배선 기판보다 크기가 더 작아질 수 있다.
도 2a 내지 2d는 내부층 패널(2001)의 제2 실시예를 제조하는 방법을 도시한다. 최종 커패시터 내부층 패널(2001)은 커패시터(205)를 포함하며, 도 2d에 분리, 추출된 단면도로서 도시되어 있다. 내부층 패널(2001)은 도 1h에 도시된 인쇄 배선 기판(1000)과 같이 다층 인쇄 배선 기판으로 통합될 수 있다. 내부층 패널(2001)은 두 개의 유전층과 세 개의 전극을 갖는다. 2층 유전 설계는 커패시터(205)에 있어서, 높은 커패시턴스 밀도를 제공한다. 2층 유전체는 예컨대, 단층 커패시터 설계와 비교할 때 적어도 두배의 커패시턴스를 제공할 수 있다.
도 2a는 도 2d에 도시된 내부층 패널(2001)의 제조 단계의 단면도이다. 도 2a에 도시된 물품은 호일(210), 제1 유전층(228) 및 제1 도전층(230)을 포함한다. 제1 유전층(228)은 제1 개구(229) 및 제2 개구(231)을 포함한다. 도 2a의 물품은 일반적으로 도 1d에 도시된 물품에 해당할 수 있으며, 유사한 방식으로 제조될 수 있다. 그러나, 덧붙여, 제2 유전층(240)은 도전 전극층(230) 위에 형성되어 건조된다. 제2 유전층(240)은 제1 및 제2 개구들(229, 231) 위에 각각 제1 및 제2 개구들(242, 244)을 배치시킨 상태로 형성된다. 제1 및 제2 개구들(229, 231과 242, 244)은 상부에서 투시하여 본 경우 예컨대, 원형 모양을 가질 수 있다. 다각형과 같은 다른 모양들 또한 사용될 수 있다.
도 2b와 관련하여, 제2 도전층(250)이 유전층(240) 위에 형성된다. 제2 도전층(250)은 개구(244)에 부합하는 개구(252)를 포함한다. 다음으로 그 결과 물품은 연소된다. 도전층(250) 및 유전층(240)의 동시 연소는 선호되는 연소 방식이다. 도 2b는 연소 후 물품을 도시한다. 동시 연소가 진행되는 동안 유전체들(228 및 240) 사이의 경계가 효과적으로 제거되었기 때문에, 연소 결과 유전층(228)으로부터 단일 유전체(248)가 형성된다. 단일 유전체(248)는 최종 내부층 패널(2001) 내에서 세 개의 전극들을 분리하도록 동작하기 때문에 "2층" 유전체로 설명될 수 있다.
이 실시예에서, 연소는 1회 이상의 회수에서 수행될 수 있다. 예컨대, 도전층(230)이 형성된 이후, 물품은 동시 연소(즉, 도전층(230) 아래의 유전층(228)이 미리 연소되지 않음)될 수 있으며, 제2 도전층(250)이 형성된 후 다시 연소될 수 있다. 이와 달리, 물품은 제2 도전층(250)이 형성된 후 한 번에 동시 연소될 수 있다.
호일(210)의 소자 측면은 도 2c에 도시된 바와 같이 적층 물질(260)로 적층된다. 적층 물질(260)은 예컨대, 도 1a 내지 1j와 관련하여 상술된 적층 물질들과 유사한 구성을 가질 수 있다. 회로 생성을 위한 표면 및 커패시터 전극에 연결을 제공하는데 사용될 수 있는 호일(262)이 적층 물질(260)에 도포될 수 있다.
도 2c 및 도 2d와 관련하여, 적층 후, 감광성 수지가 호일(210) 및 호일(262)에 도포된다. 다음으로 호일들(210 및 262)은 이미징, 에칭되고, 감광성 수지는 제거된다. 호일(210)은 바람직하게는 도 1f에 도시된 호일(110)에 대한 에칭 공정과 마찬가지로 유전체(248)보다 크기가 더 작게 에칭된다. 트렌치(216) 또한, 호일(210) 내에 에칭된다. 트렌치(216)는 예컨대, 도 1f에 도시된 트렌치(116)와 마찬가지로 고리모양이 될 수 있다. 결과로 나타난 내부층 패널(2001)이 도 2d에 도시되어 있다.
도 2d는 커패시터(205)를 포함하는 최종 내부층 패널(2001)의 측면을 올려본 단면도이다. 내부층 패널(2001)은 인쇄 배선 기판으로 통합되기에 적합하며, 도 2d의 내부층 패널(2001)은 내부층 패널(2001)의 세부를 보여주기 위하여 다층 인쇄 배선 기판으로부터 분리하여 도시한 것이다. 내부층 패널(2001)은 또한 내부층 패널들의 부분 조립 부품으로 통합될 수도 있다.
호일(262)(도 2c)은 커패시터(205)의 종단들과 연결하는데 사용될 수 있는 회로(263)(도 2d)를 생성하기 위하여 에칭될 수 있다. 에칭 후, 결과로 나타난 물품은 수동 회로 소자들과 같은 회로를 포함하는 다른 내부층 패널들과 함께 적층될 수 있으며, 그리하여 다층 인쇄 배선 기판 또는 다층 배선 인쇄 기판에서 사용되는 내부층 패널들의 조립 부품을 형성할 수 있다. 도 2d에서, 제1 회로 도체(2021) 및 제2 회로 도체(2022)는 내부층 패널(2001)을 통해 뻗어 있도록 형성된다. 제1 및 제2 회로 도체들(2021, 2022)은 또한 예컨대, 내부층 패널(2001)이 인쇄 배선 기판으로 통합된 이후 형성되는 스루 홀 도금 비아들이 될 수 있다. 제1 및 제2 회로 도체들(2021, 202)은 또한 내부층 패널(2002)을 포함하는 내부층 패널들의 부분 조립 부품을 통해 뻗어 있는 매몰 비아들이 될 수도 있다. 이와 달리, 회로 도체들(2021, 2022)은 오직 내부층 패널(2001)을 통해 뻗어 있는 마이크로비아들이 될 수 있다. 마이크로 비아들은 내부층 패널(2001)이 내부층 패널들의 조립 부품으로 통합되기 이전에 형성될 수 있다.
호일(210)을 에칭하고, 제1 및 제2 회로 도체들(2021, 2022)을 형성한 후, 커패시터(205)(도 2d)는 제1 전극(281), 2층 유전체(248), 제2 전극(282) 및 제3 전극(283)을 포함한다. 제1 전극(281) 및 제3 전극(283)은 전기적으로 상호연결되어 있으며, 또한 제1 회로 도체(2021)에 전기적으로 연결되어 있다. 제2 전극(282)은 트렌치(216)에 의해 제1 전극(281)과 전기적으로 절연된다.
도 2d에 도시된 바와 같이, 제1 전극(281) 및 제3 전극(283)의 종단은 2층 유전체(248) 내에 포함된 두 개의 유전층의 스루 홀 개구들에 위치하며, 제1 회로 도체(2021)는 제1 및 제3 전극들(281, 283)에 전기적으로 연결되어 있다. 마찬가지로, 유전체(248) 내에 포함된 두 개의 유전층의 스루 홀 개구에서 제2 회로 도체(2022)가 제2 전극(282)에 전기적으로 연결된 곳에서 제2 전극(282)의 종단이 위치한다. 제1 전극(281), 제2 전극(282) 및 제3 전극(283)의 종단들 모두 해당하는 전극의 밑면 영역 내에 위치할 수 있는 장점을 갖는다.
3 전극/2층의 유전체 커패시터(205)는 회로 루프 인덕턴스에 영향이 작은 것에 더하여, 높은 커패시턴스 밀도를 갖는다. 회로 루프 인덕턴스에 영향이 작아진 것은 커패시터 종단들이 각각의 커패시터 전극들의 밑면 영역 내에 위치함으로써 종단 분리의 감소가 이루어졌기 때문이다. 덧붙여, 커패시터 종단 연결들이 커패시터(205)의 주변 에지 상에서 이루어질 것이 요구되지 않기 때문에, 커패시터(205)가 차지하는 PWB 기판의 면적이 줄어든다.
도 3a는 커패시터(305)를 갖는 커패시터 내부층 패널(3001)의 제3 실시예의 측면을 올려본 단면도이다. 커패시터(305)는 호일로부터 형성된 제1 전극(310), 유전체(320) 및 제2 전극(330)을 갖는다. 커패시터(305)는 유전체(320) 내에 오직 하나의 간격 홀 또는 개구(322)를 요한다는 점을 제외하면, 일반적으로 도 1h에 도시된 커패시터(105)의 구성에 해당할 수 있다. 제1 회로 도체(3021)가 제1 전극(310)에 연결되기 위하여 제2 전극(330) 내에는 간격 홀을 요하지 않는다. 대신, 제1 회로 도체(3021) 및 제2 회로 도체(3022)는 제1 전극(310)의 소자측과 반대편인 제1 전극(310) 측으로부터 확장된다.
내부층 패널(3001)은 도 1a 내지 1j에 도시된 내부층 패널(1001)과 유사한 방식으로 형성될 수 있다. 유전체(320)에 해당하는 유전층은 호일 위에 증착되고, 제2 전극(330)에 해당하는 도전층이 상기 유전층 위에 증착된다. 유전층은 예컨대, 1개 또는 2개의 스크랜 인쇄 단계에서 형성될 수 있다. 다음으로 유전층 및 도전층은 동시 연소되고, 그 결과 물품은 소자측 아래로 적층 물질(341)이 적층되어 적층 구조를 형성하게 된다. 다음으로 감광성 수지가 호일(310)에 도포되고, 호일(310)은 에칭되어 트렌치(312)를 형성하며, 그리하여 제1 전극(310)을 제2 전극(330)으로부터 분리시킴으로써 제1 전극(310)을 형성하게 된다.
다음으로 물품은 제1 전극(310)의 "호일측"(즉, 소자측과 반대측)이 적층 물질(340)을 직면하는 상태로 적층 물질(340)로 적층될 수 있다. 호일이 적층 물질(340)에 도포되는데, 호일은 에칭되어 회로(343)를 형성할 수 있다. 다음으로, 제1 회로 도체(3021) 및 제2 회로 도체(3022)가 결과 물품 내에 형성된다. 다음으로, 내부층 패널(3001)은 완성되며, 다층 인쇄 배선 기판으로 통합되거나 다층 부분 조립 부품을 형성하기 위하여 다른 내부층 패널들과 결합될 수 있다. 일반적으로, 적층들(340 및 341)을 구비하는 내부층 패널(3001)과 같은 2층을 포함하는 내부층 패널은 또한 "부분 조립 부품"으로 불릴 수 있다. 본 명세서에서 단어 "내부 층 패널"은 호일 전극의 일측 또는 양측 상에 적층되는 패널들을 가리키기 위한 일반적인 단어로서 사용된다.
제1 및 제2 회로 도체들(3021, 3022)은 전극들(310, 330)들을 손상시키지 않고, 제1 및 제2 전극들(310, 330)에 제1 및 제2 회로 도체들(3021, 3022)을 종단시키기 위하여 예컨대, CO2 레이저를 사용하여 형성될 수 있다. 다음으로, 드릴 동작으로 형성된 구멍들은 도전 물질로 도금되어 제1 및 제2 회로 도체들(3021, 3022)을 형성한다. 제1 및 제2 회로 도체들(3021, 3022)은 도금된 비아들로서 도시된다.
도 3a에 도시된 바와 같이, 제2 전극(330)이 호일(310)의 일부(314)와 접촉하기 위해 유전체(320)는 단지 하나의 간격 스루 홀(322)을 필요로 할 뿐이다.
도 3b는 도 3a에서 3B-3B 선을 따라 취한 단면도이다. 제1 및 제2 회로 도체들(3021, 3022)이 각각 전극들(310, 330)에 접촉하는 제1 및 제2 전극들(310, 330)의 종단(제2 전극(330)은 대시 선으로 표시되어 있음)은 제1 및 제2 전극들(310, 330)의 밑면 영역 내에 위치한다. 전극들(310, 330)의 종단 간격은 d로서 도시되어 있으며, 제1 전극(310)의 폭은 I 1 이고 제2 전극(330)의 폭은 I 2 이다. 본 명세서에서 설명되는 이 실시예와 다른 실시예들에서, 종단 간격 d는 제1 및 제2 전극들(310, 330)의 폭 I 1 , I 2 보다 훨씬 더 작은 장점을 가지며, 이러한 이유에서 커패시터(305)가 회로 루프 인덕턴스에 미치는 영향이 줄어든다. 전극들(310, 330)이 에지에서 요구되지 않기 때문에 인쇄 배선 기판 면적의 사용량 또한 줄어든 다.
도 4는 커패시터(405)를 갖는 내부층 패널(4001)의 제4 실시예의 측면을 올려본 단면도이다. 커패시터(405)는 2층의 유전층과 3개의 전극들을 갖는다. 내부층 패널(4001)은 도 1h에 도시된 인쇄 배선 기판(1000)과 같은 인쇄 배선 기판으로 통합되거나, 내부층 패널들의 부분 조립 부품으로 통합될 수 있다.
커패시터(405)는 호일로부터 형성된 제1 전극(410), 2층 유전체(420), 제2 전극(430) 및 제3 전극(440)을 갖는다. 제1 전극(410)은 트렌치(416)에 의해 제2 전극(430)으로부터 절연된다. 제3 전극(440)은 2층 유전체(420)의 두 층 다를 통해 확장되는 간격 홀 개구(423)를 통해 제1 전극(410)에 연결된다. 제1 전극(410)은 제1 회로 도체(4021)에 전기적으로 연결되어 있다. 제2 전극(430)은 제2 회로 도체(4022)에 전기적으로 연결되어 있다. 커패시터(405)는 적층 물질(451)이 있는 일측 상에 적층된다. 물품은 또한, 내부층 패널(4001)이 상술된 "부분 조립 부품"이 되도록 적층 물질(450)을 가지고 적층될 수 있다. 이와 달리, 물품은 적층 물질(450)로 적층하지 않고, 직접 인쇄 배선 기판으로 통합될 수 있다. 적층 물질(450)이 내부층 패널(4001) 내에 사용되면, 회로(453)는 적층 물질(450) 위의 호일로부터 형성될 수 있다. 회로(453)는 제1 및 제2 회로 도체들(4021 및 4022)을 수단으로 커패시터(405)에 상호연결될 수 있도록 포함된다.
커패시터(405)는 제3 전극(440) 내에 간격 스루 홀을 요하지 않는다는 점을 제외하면, 일반적으로 도 2d에 도시된 커패시터(205)의 구성에 해당할 수 있다. 제1 및 제2 도전성 비아들(4021, 4022)은 대신 제1 전극(410)의 호일측으로부터 확 장된다.
내부층 패널(4001)의 커패시터(405)는 도 2d에 도시된 내부층 패널(2001)의 커패시터(205)와 유사한 방식으로 형성될 수 있다. 참조번호(421)로 표시되는 제1 유전층은 1개 또는 2개의 스크랜 인쇄 단계에서 호일 위에 형성된다. 다음으로 유전층(421)은 건조된다. 제2 전극(430)에 해당하는 제1 도전층은 제1 유전층(421) 위에 형성된다. 다음으로 그 결과 물품은 동시 연소된다. 참조번호(422)로 표시되는 제2 유전층은 제1 도전층 위에 형성되고 건조된다. 다음으로, 제3 전극(440)에 해당하는 제2 도전층이 제2 유전층(422) 위에 형성된다. 다음으로 그 결과 물품은 동시 연소된다. 일반적으로 동시 연소의 결과 단일 2층 유전 구조(420)가 나타난다. 도 4에서, 분리된 유전층들(421, 422)은 커패시터(405)를 제조하는 방법 에 포함된 단계들을 도시하기 위하여 나타낸 것이며, 동시 연소를 하게 되면 일반적으로 유전층들 사이의 경계들은 제거될 것이다.
동시 연소 이후, 호일은 소자측 아래로 적층 물질(451)로 적층된다. 다음으로 호일은 이미징, 에칭된 후 제거되어 제1 전극(410)을 형성하고, 제1 전극(410)을 제2 전극(430)으로부터 절연시킨다. 도 4에 도시된 바와 같이, 2층 유전체(420)는 두 개의 간격 홀들을 갖는다. 간격 홀(423)은 제3 전극(440)이 호일 제1 전극(410)과 전기적으로 연결될 수 있도록 하며, 간격 홀(425)은 제2 전극(430)을 호일의 부분(416)과 전기적으로 연결될 수 있게 한다.
다음으로 결과 물품은 적층 물질(450) 및 적층 물질(450) 위에 형성된 호일로 적층될 수 있다. 감광성 수지가 호일(310)에 도포되고, 호일(310)은 에칭되어 트렌치(312)를 형성하며, 그리하여 제1 전극(310)을 제2 전극(330)으로부터 분리시킴으로써 제1 전극(310)을 형성하게 된다. 회로 도체들(4021, 4022)은 예컨대, 내부층 패널(4001) 내에서만 또는 내부층 패널(4001)을 포함하는 인쇄 배선 기판을 통해서 형성될 수 있다. 회로(453)는 제1 및 제2 회로 도체들(4021, 4022)을 수단으로 커패시터(405) 종단들에 전기적 연결을 허용할 수 있다. 내부층 패널(4001)은 바람직하게는 상호연결 회로를 포함하는 다른 내부층 패널들과 함께 다층 인쇄 배선 기판으로 적층된다. 제1 및 제2 회로 도체들(4021, 4022)은 예컨대, 레이저 드릴 및 도금에 의해 형성되어 도전성 비아들을 형성할 수 있다.
전극들(410, 430)의 종단은 전극들의 에지가 아닌 전극들(410, 430)의 밑면 영역 내에 위치한다. 또한, 전극들(410, 430)의 종단들에 연결되는 회로 도체들(4021, 4022)은 전극 에지들로부터가 아닌 제1 전극(410)의 호일측으로부터 밖으로 확장된다. 그러므로 커패시터(405)는 종단 분리가 줄고, PWB 기판 면적 크기가 줄어든 장점을 갖는다.
도 5는 커패시터(505)를 포함하는 커패시터 내부층 패널(5001)의 제5 실시예의 단면도이다. 커패시터(505)는 호일로부터 형성된 제1 전극(510), 유전체(520) 및 제2 전극(530)을 포함한다. 커패시터(505)는 적층 물질(540)로 적층되고, 회로(543)는 적층 물질(540) 상에 증착되어 제1 및 제2 회로 도체들(5021, 5022)을 수단으로 커패시터(505) 종단들에 연결을 가능하게 할 수 있다.
제1 전극(510)은 제1 회로 도체(5021)에 연결되고, 제2 전극(530)은 제2 회로 도체(5022)에 연결된다. 제1 전극(510)의 종단은 제2 전극(530)의 스루 홀 개구(532)에 부합하는 유전체(520)의 스루 홀 개구(522)에 위치한다.
도 6은 커패시터(605)를 포함하는 내부층 패널(6001)의 제6 실시예의 단면도이다. 커패시터(605)는 호일로부터 형성된 제1 전극(610), 2층 유전체(620), 제2 전극(630) 및 제3 전극(640)을 포함한다. 커패시터(605)는 적층 물질(650)로 적층되고, 회로(653)는 적층 물질(650) 위에 형성되어 제1 및 제2 회로 도체들(6021, 6022)을 수단으로 커패시터(605) 종단들에 연결을 가능하게 할 수 있다.
제1 전극(610)과 제3 전극(640)은 제1 회로 도체(6021)에 연결되고, 제2 전극(630)은 제2 회로 도체(6022)에 연결된다. 제2 전극(630)의 종단은 제3 전극(640)의 스루 홀 개구(641)에 부합하는 유전체(620)의 스루 홀 개구(622)에 위치한다.
상술된 커패시터(605) 실시예는 종단 분리가 줄고, 각 전극들의 밑면 영역 내에 커패시터 전극 종단들을 연결시킴으로써 연관된 표면 영역 크기가 줄어든 장점을 갖는다. 커패시터(605)는 또한, 3개의 전극, 2층 유전체 설계에 기인하여 높은 커패시턴스 밀도를 갖는다.
상술된 실시예들에서, 150℃와 같은 저온에서 건조되도록 설계된 후막 성분 중합체가 고온에서 연소되도록 설계된 후막 성분 대신 사용될 수 있다. 물질들은 경화(curing) 단계가 연소 단계를 대체하는 것만 제외하면 일반적으로 상술된 바와 동일한 방식으로 호일 상에 형성될 수 있다. 도 7a 내지 7e는 후막 성분 중합체를 사용하는 내부층 패널 실시예 및 방법을 도시한다.
도 7a 내지 7d는 내부층 패널(7001)의 제7 실시예를 제조하는 일반적인 방법 을 도시한다. 도 7e는 커패시터(705)를 포함하는 완성된 내부층 패널(7001)을 도시한다. 내부층 패널(7001)은 후막 성분 중합체를 사용하여 패널층들을 형성하도록 제조된다.
도 7a는 내부층 패널(7001) 제조의 제1 단계의 단면도이다. 도 7a에서, 제1 호일(710) 및 적층 물질(730)의 반대측으로 적층된 제2 호일(720)을 포함하는 물품이 제공된다. 제1 및 제2 호일들(710, 720)은 후막 중합체 물질들로부터 형성될 수 있다. 후막 중합체 물질들이 150℃와 같이 상대적으로 저온에서 경화되기 때문에 예컨대, 커패시터는 적층 물질(730) 상에 직접 형성될 수 있다. 후막 물질의 건조는 경화 과정과 동시에 이루어진다.
도 7b와 관련하여, 도 7a의 적층 물품은 에칭되어 호일(710)로부터 제1 전극(712)을 형성한다. 에칭 단계에서 회로(722) 또한 호일(720)로부터 형성될 수 있다.
도 7c 및 7d는 내부층 패널(7001) 제조의 다음 단계를 도시한다. 도 7c는 이 제조 단계에서 형성된 물품의 상부 평면도이고, 도 7d는 도 7c에서 7D-7D 선을 취하여 측면을 올려본 단면도이다. 도 7d와 관련하여, 유전체(740)는 제1 전극(712) 위에 형성된다. 유전체(740)는 간격 홀 또는 개구(742)를 포함하며, 후막 중합체 물질로부터 형성된다. 유전체(740)를 형성하기 위하여 하나 이상의 스크린 인쇄 단계들이 사용될 수 있다. 다음으로 유전체(740)가 경화된다. 제2 전극(750)은 후막 중합체 물질을 사용하여 유전체(740) 위에 형성된다. 제2 전극(750)은 예컨대, 하나 이상의 스크린 인쇄 과정에서 후막 중합체 물질을 증착시키고, 이어서 경화 과정을 거쳐서 형성될 수 있다. 제2 전극(750)은 간격 홀(742)에 부합하면서 좀 더 큰 직경을 갖는 간격 홀(752)(도 7c에 도시된 바와 같이)을 포함한다.
완성된 내부층 패널(7001)은 도 7e에서 측면을 올려본 단면도로서 도시된다. 도 7e에서, 도 7c 및 7d에 도시된 스크린 인쇄 단계들로부터 얻은 결과 물품은 소자측 아래로 적층 물질(760)이 적층된다. 호일은 또한, 적층 물질(760)로 적층될 수 있으며, 호일은 에칭되어 회로(773)를 형성할 수 있다. 그러므로 내부층 패널(7001)은 다층 부분 조립 부품 구성을 갖는다.
다음으로, 제1 도체(762) 및 제2 도체(762)가 예컨대, 드릴 및 도금으로 형성되어 도금된 마이크로비아들을 형성한다. 제1 도체(761)는 적층 물질(760) 및 유전체(740)와 제2 전극(750)의 간격 개구들(742, 752)을 통해 뻗어 있다. 제1 도체(761)는 제1 전극(712)에 전기적으로 연결되며, 제2 도체(762)는 제2 전극(760)에 전기적으로 연결된다.
내부층 패널(7001)에서, 패널(7001)은 회로화된 내부층 또는 부분 조립 부품이다. 이와 달리, 내부층 패널은 내부층 패널이 상술된 호일 상 연소(fired-on-foil) 실시예들과 같은 내부층 패널들의 좀 더 큰 부분 조립 부품 또는 서브셋의 일부인 후막 성분 중합체를 사용하여 형성될 수 있다. 그러한 실시예에서, 회로 도체들은 내부층 패널(7001)이 부분 조립 부품의 하나 이상의 패널들과 결합된 이후에 형성될 수 있으며, 회로 도체들은 부분 조립 부품의 전부 또는 일부를 통해 뻗어 있다. 후막 중합체층들을 갖는 내부층 패널은 또한 하나 이상의 내부층 패널 들과 결합하여 도 1i에 도시된 바와 같은 인쇄 배선 기판을 형성할 수 있다. 일반적으로 호일 상 연소 방식들에 의해 형성된 상술된 내부층 패널 실시예들은 이와 달리 경화된 후막 성분 중합체를 사용하여 형성될 수 있다. 후막 성분 중합체를 사용하여 형성된 커패시터들은 특히 예컨대 커패시턴스가 작은 커패시터들의 애플리케이션들에서 유용하다.
본 명세서에서 상술된 호일 상 실시예들에서, 단어 "페이스트"는 전자 재료 산업에서 통상적으로 사용되는 단어에 해당할 수 있는데, 일반적으로 후막 성분을 지칭한다. 일반적으로 하위인쇄 페이스트의 금속 성분은 금속 호일의 금속에 매치된다. 예를 들어서, 구리 호일이 사용되었으면, 하위인쇄로서 구리를 포함하는 페이스트가 사용될 것이다. 다른 애플리케이션들의 예시에서 은과 니켈 호일이 유사한 금속 하위인쇄 페이스트를 가지고 한 쌍을 이룰 수 있다. 후막 페이스트들은 하위인쇄 및 수동 회로 소자를 형성하는데 있어서 둘 다에 사용될 수 있다.
일반적으로, 후막 페이스트들은 세라믹, 유리, 금속, 또는 기타 가소제, 확산제 및 유기 용제의 혼합물에 용해된 중합체 내에 확산된 고체의 정교하게 분할된 입자들을 포함한다. 구리 호일 상 연소 애플리케이션들에 사용하기에 바람직한 커패시터 페이스트들은 질소 대기에서 연소 종료 특성이 좋은 유기 매질(organic vehicle)을 갖는다. 그러한 매질들은 일반적으로 고분자량 에틸 셀룰로스와 같이 스크린 인쇄에 적당한 점성을 발생시키기 위해 오직 소량만을 필요로 하는 수지를 극소량 포함한다. 덧붙여, 예컨대, 바륨 질산염 분말과 같은 산화 성분이 유전체 분말 혼합물로 혼합되면, 유기 성분이 질소 대기에서 연소 종료 하는 것을 돕게 된 다. 고체는 본질적 불활성 액체 매체("매질")로 혼합된 후, 3개 롤 mill 상에 확산되어 스크린 인쇄에 적당한 페이스트 유사 성분을 형성한다. 임의의 본질적 불활성 액체가 매질로서 사용될 수 있다. 예를 들면, 농밀제 및/또는 안정제 와/또는 다른 일반 첨가제를 포함하거나 하지 않고, 다양한 유기 액체가 매질로서 사용될 수 있다.
고유전율("높은 K") 후막 필름 유전 페이스트들은 일반적으로 적어도 하나의 높은 K의 기능기 분말 및 적어도 하나의 수지와 하나 이상의 용제들로 구성된 매질 시스템에 확산된 적어도 하나의 유리 분말을 포함한다. 매질 시스템은 밀집되고 공간적으로 잘 정의된 막을 제공하기 위하여 스크린 인쇄되도록 설계된다. 높은 K의 기능기 분말은 일반적으로 ABO3 식을 갖는 perovskite 유형의 강유전 성분을 포함할 수 있다. 그러한 성분의 예시에는 BaTiO3; SrTiO3; PbTiO3; CaTiO3; PbZrO3; BaZrO3 및 SrZrO3을 포함한다. A 및/또는 B 위치를 대안적인 원소로 대체한 Pb(Mg1/3Nb2/3)O3 및 Pb(Zn1/3Nb2/3)O3와 같은 다른 성분들도 또한 가능하다. TiO2 및 SrBi2Ta2O9는 높은 K의 다른 가능한 물질들이다.
이상의 성분들에서 흡수 및 혼합된 금속 버전들 또한 적당하다. 흡수 및 혼합은 기본적으로 예컨대, "X7R"이나 "Z5U" 표준들과 같은 산업 정의에 부합시키기 위한 필수적인 커패시턴스 온도 계수(TCC)와 같이 필수적인 최종 사용 특성 사양을 달성하기 위해 이루어진다.
페이스트의 유리들은 예컨대, Ca-Al 붕규산염(borosilicates), Pb-Ba 붕규산염, Mg-Al 규산염, 지구 상에 드문 붕산염 및 기타 유사한 유리 성분들이 될 수 있다. 납 게르마늄염(Pb5Ge3O11)과 같이 높은 K의 유리 세라믹 분말이 바람직한 물질이다.
낮은 K의 후막 유전 페이스트들은 낮은 커패시턴스가 요구되는 저 임피던스 설계에서 또한 사용될 수 있다. 이 경우, 높은 K의 기능기는 예컨대, 네오디뮴 티탄산염(neodynium titanate), 이산화 티타늄 및 바륨 티탄산염 분말 혼합물과 같은 것으로 대체된다.
연소된 전극층들을 형성하기 위해 사용되는 페이스트들은 구리, 니켈, 은, 은 포함 귀금속 성분들 또는 이러한 합성 성분들의 혼합물 중 하나의 금속 분말에 기초할 수 있다. 구리 분말 성분들이 바람직하다.
도 7a 내지 7e와 관련하여 상술된 바와 같이 성분 상 경화에 사용하기 위한 후막 페이스트 중합체는 일반적으로 정교하게 분할된 세라믹 또는 금속 입자의 확산을 포함할 수 있는 유기 용제에 용해된 영구 수지로 구성된다. 가소제, 확산제, 또는 기타 첨가제 또한 사용될 수 있다. 바람직한 후막 커패시터 페이스트 중합체는 순수 수지, 바륨 티탄산염 또는 예컨대, 에폭시나 폴리이미드 수지 용액 내 확산된 기타 고유전율 기능기가 될 수 있다. 상술된 후막 중합체 실시예들에 있어서, 내부층 패널(7001)에서 제2 전극(750)을 형성하는데 사용되는 바람직한 후막 도체 페이스트 중합체는 커패시터 페이스트의 것과 유사한 수지 내에 확산된 구리 나 은의 분말이 될 수 있다.
본 명세서에서 설명된 내부층 패널 실시예들은 많은 애플리케이션들을 갖는다. 예를 들면, 내부층 패널들은 유기 인쇄 회로 기판, IC 패키지, 충격 흡수 애플리케이션들에 있는 이러한 구조의 애플리케이션들 및 IC 모듈과/또는 핸드헬드 장치 모기판(motherboard)과 같은 장치들에서 사용될 수 있다. 상술된 임의의 내부층 패널 실시예들은 인쇄 배선 기판 구조로 통합될 수 있으며, 상술된 내부층 패널 실시예들은 기타 종래의 내부층 패널들과 결합하여 인쇄 배선 기판을 형성할 수 있다.
이상의 실시예들에서, 도전 전극층들은 스크린 인쇄에 의해 형성되는 것으로 설명된다. 그러나, 스푸터링이나 유전층 표면 상에 전극 금속의 진공 증착에 의한 증착 방식과 같은 다른 방식들 또한 사용될 수 있다. 유전층들 또한 스크린 인쇄에 의해 형성되는 것으로 설명되나, 이 또한 대안적인 방법들에 의해 형성될 수 있다.
상술된 커패시터 실시예들의 모양은 상부 평면도에서 봤을 때 일반적으로 사각형이다. 그러나, 커패시터 전극들, 유전체들 및 기타 커패시터 소자들은 원형이나 타원형 및 다각형 모양과 같이 다른 표면 영역의 모양을 가질 수 있다.
이상 본 발명의 설명에서 본 발명을 설명하고 도시하였다. 덧붙여 이 개시는 본 발명에서 선택된 바람직한 실시예들만을 설명하고 도시한 것이며, 당업자에게 본 발명은 다양한 다른 결합, 변형 및 환경들에서 사용가능하며, 본 명세서에서 표현된 본 발명의 사상의 범위 내에서, 이상의 원리와 동등한 변경이나 변형이 가 능함을 이해해야 한다.
본 명세서에서 상술된 실시예들은 또한, 본 발명을 실시하는데 최적의 모드로 알려진 것을 설명하기 위한 것이며, 다른 당업자가 그러한 또는 다른 실시예로서 본 발명의 사용이나 특정 애플리케이션에서 요구되는 다양한 변형들을 가지고 본 발명을 사용하게 하는 것을 의미한다. 따라서, 설명은 본 명세서에서 개시된 형태로 본 발명을 제한하는 것을 의미하지 않는다. 또한, 첨부된 청구항들은 상세한 설명에 정의된 실시예들만을 배타적으로 포함하는 것이 아닌 대안적 실시예들을 포함하는 것으로 해석되어야 한다.

Claims (23)

  1. 인쇄 배선 기판(printed wiring board)에 있어서,
    상기 인쇄 배선 기판의 적어도 일부를 통해 뻗어 있고, 소정의 반경을 갖는 개구(aperture)를 구비한 제1 회로 도체;
    상기 인쇄 배선 기판의 적어도 일부를 통해 뻗어 있고, 소정의 반경을 갖는 개구를 구비한 제2 회로 도체; 및
    복수의 적층된 내부층 패널들(stacked innerlayer panels)을 포함하고,
    상기 내부층 패널들 중 적어도 하나는 적어도 하나의 커패시터를 포함하고,
    상기 적어도 하나의 커패시터는,
    호일로부터 형성되고, 상기 제1 회로 도체에 연결된 제1 전극 종단(termination)을 갖는 제1 전극- 상기 제1 전극 종단은 상기 제1 전극의 밑면 영역(footprint) 내에 있음 -;
    고 유전율 물질을 포함하고 상기 제1 전극 위에 배치된 적어도 하나의 유전체층 - 상기 유전체층은 이를 관통하여 형성된 개구를 구비함 -; 및
    상기 유전체층 위에 형성되고, 상기 제2 회로 도체에 연결된 제2 전극 종단을 갖는 제2 전극을 포함하고,
    상기 제2 전극 종단은 상기 종단간의 분리를 감소시키기 위하여 상기 제1 전극 종단과 소정의 거리만큼 이격되어 배치되고,
    상기 소정의 거리는 상기 제1 및 제2 회로 도체의 개구들의 반경과 추가적인 증분의 합과 동일하고,
    상기 증분은, 스크린 인쇄(screen printing)에 고유한 레지스트레이션(registration)을 위한 적절한 에러 마진이 제공되도록, 상기 제1 및 제2 회로 도체의 개구들간에 최소의 유전체량을 유지하게 선택되는 인쇄 배선 기판.
  2. 제 1항에 있어서, 상기 제1 회로 도체는 상기 유전체층을 통해 뻗어 있는 인쇄 배선 기판.
  3. 제 2항에 있어서, 상기 제2 전극 종단은 상기 제2 전극의 밑면 영역 내에 있으며; 상기 제2 회로 도체는 상기 유전체층을 통해 뻗어 있는 인쇄 배선 기판.
  4. 제 2항에 있어서, 상기 내부층 패널은 상기 제1 및 제2 전극들 위에 및 상기 유전체층 위에 배치된 적층 물질(laminate material)을 포함하고, 상기 제1 회로 도체는 상기 적층 물질을 통해 뻗어 있는 인쇄 배선 기판.
  5. 제 4항에 있어서, 상기 제2 회로 도체는 상기 적층 물질을 통해 뻗어 있는 인쇄 배선 기판.
  6. 삭제
  7. 제 1항에 있어서, 상기 제1 전극은 상기 유전체층에 접촉하는 제1 소자측 및 상기 제1 소자측의 반대편인 제2 측을 가지며, 상기 제1 회로 도체는 상기 제1 전극의 제2 측으로부터 뻗어 있는 인쇄 배선 기판.
  8. 제 7항에 있어서, 상기 제2 전극의 종단은 상기 제2 전극의 밑면 영역 내에 있는 인쇄 배선 기판.
  9. 제 7항에 있어서, 상기 내부층 패널은 상기 제1 전극의 제2 측 위에 배치되는 적층 물질을 포함하고, 상기 제1 회로 도체는 상기 적층 물질을 통해 뻗어 있고, 상기 제2 회로 도체는 상기 적층 물질을 통해 뻗어 있는 인쇄 배선 기판.
  10. 제 2항 또는 제 7항에 있어서, 상기 커패시터는 2층의 절연체에 의하여 상기 제2 전극으로부터 간격을 두고 배치되고, 상기 제1 전극에 전기적으로 연결된 제3 전극을 더 포함하는 인쇄 배선 기판.
  11. 인쇄 배선 기판을 제조하는 방법에 있어서,
    복수의 적층된 내부층 패널들을 형성하는 단계-
    상기 내부층 패널들 중 적어도 하나를 형성하는 단계는,
    금속 호일을 제공하는 단계;
    상기 금속 호일 위에 고 유전율 물질을 포함하는 유전체층을 형성하는 단계 - 상기 유전체층은 이를 관통하여 형성된 개구를 구비함 -;
    상기 금속 호일로부터 자체의 밑면 영역 내에 위치한 제1 전극 종단을 갖는 제1 전극을 형성하는 단계; 및
    제2 전극 종단을 갖는 제2 전극을 상기 유전체층 위에 형성하는 단계를 포함함 -;
    상기 인쇄 배선 기판의 적어도 일부를 통해 뻗어 있고 상기 제1 전극 종단에 접촉하는 제1 회로 도체를 형성하는 단계; 및
    상기 인쇄 배선 기판의 적어도 일부를 통해 뻗어 있고 상기 제2 전극 종단에 접촉하는 제2 회로 도체를 형성하는 단계
    를 포함하고,
    상기 제1 전극, 상기 제2 전극 및 상기 유전체층이 커패시터를 형성하고, 상기 제2 전극 종단은 상기 종단간의 분리를 감소시키기 위하여 상기 제1 전극 종단과 소정의 거리만큼 이격되어 배치되고,
    상기 소정의 거리는 상기 제1 및 제2 회로 도체의 개구들의 반경과 추가적인 증분의 합과 동일하고,
    상기 증분은, 스크린 인쇄에 고유한 레지스트레이션을 위한 적절한 에러 마진이 제공되도록, 상기 제1 및 제2 회로 도체의 개구들간에 최소의 유전체량을 유지하게 선택되는 인쇄 배선 기판 제조 방법.
  12. 제11항에 있어서, 상기 제1 회로 도체는 상기 유전체층의 개구를 통하여 뻗어 있는 인쇄 배선 기판 제조 방법.
  13. 제12항에 있어서, 상기 제2 전극 종단은 상기 제2 전극의 밑면 영역 내에 있으며;
    상기 제2 회로 도체를 형성하는 단계는 상기 유전체층을 통해 뻗어 있는 도전성 비아(conductive via)를 형성하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
  14. 제12항에 있어서, 상기 내부층 패널을 형성하는 단계는 상기 제1 및 제2 전극들 위에 및 상기 유전체층 위에 적층 물질을 형성하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제11항에 있어서, 상기 제1 전극은 상기 유전체층에 접촉하는 제1 소자측 및 상기 제1 소자측의 반대편인 제2 측을 가지며,
    상기 제1 회로 도체를 형성하는 단계는 상기 제1 전극의 제2 측으로부터 뻗어 있도록 상기 제1 회로 도체를 형성하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
  19. 제18항에 있어서, 상기 제2 전극 종단은 상기 제2 전극의 밑면 영역 내에 있으며;
    상기 내부층 패널을 형성하는 단계는 상기 제1 전극의 제2 측 위에 적층 물질을 형성하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
  20. 제14항 또는 제19항에 있어서, 상기 제1 회로 도체를 형성하는 단계는 상기 적층 물질을 통해 도전성 비아를 형성하는 단계를 포함하고; 상기 제2 회로 도체를 형성하는 단계는 상기 적층 물질을 통해 도전성 비아를 형성하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
  21. 제12항 또는 제18항에 있어서,
    상기 내부층 패널을 형성하는 단계는 2층의 절연체에 의하여 상기 제2 전극으로부터 간격을 두고 배치되고 상기 제1 전극에 전기적으로 연결된 제3 전극을 형성하는 단계를 포함하고,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극 및 상기 유전체층이 커패시터를 형성하는 인쇄 배선 기판 제조 방법.
  22. 제12항 또는 제18항에 있어서, 상기 내부층 패널을 형성하는 단계는 적층 물질을 제공하는 단계; 및 상기 제1 전극을 형성하기 이전에 상기 금속 호일을 상기 적층 물질로 적층하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
  23. 제11항에 있어서, 상기 복수의 적층된 내부층 패널들을 형성하는 단계는 지정된 개수의 내부층 패널들을 제공하는 단계; 상기 내부층 패널들을 서로 결합하는 단계; 상기 결합된 내부층 패널들 중 적어도 두 개를 통해 제3 회로 도체를 형성하는 단계; 및 상기 결합된 내부층 패널들을 상기 인쇄 배선 기판으로 통합하는 단계를 포함하는 인쇄 배선 기판 제조 방법.
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