KR100874823B1 - 내장 커패시터, 이를 포함하는 전자 소자 및 이들의 제조 방법 - Google Patents
내장 커패시터, 이를 포함하는 전자 소자 및 이들의 제조 방법 Download PDFInfo
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Abstract
후막 포일상 소성된 커패시터의 내장 방법은 전극과 유전체 간의 수축률 및 온도 팽창 계수의 차이로 인한 유전체의 균열을 방지하기 위해 캡슐화 전극으로 유전체 전체를 피복하는 것을 포함한다.
커패시터, 전극, 유전체, 캡슐화
Description
상세한 설명은 하기 도면을 참조한다.
도 1a 내지 1b는 통상적인 종래 기술의 포일상 소성된 커패시터의 디자인에서 관찰되는 균열을 나타내는 도면들이다.
도 2a 내지 2k는 유전체의 전체를 피복하는 인쇄된 전극을 갖는, 포일상 소성된 내장 커패시터가 장착된 인쇄 배선 기판의 제조 방법을 나타내는 일련의 도면들이다.
도 3a 내지 3j는 유전체 주위에 절연 단리 층, 및 유전체의 전체를 피복하는 인쇄된 전극을 갖는, 포일상 소성된 내장 커패시터가 장착된 인쇄 배선 기판의 제조 방법을 나타내는 일련의 도면들이다.
도 4a 내지 4l은 유전체 주위에 절연 단리 층, 및 유전체의 전체를 피복하는 인쇄된 전극을 갖는, 포일상 소성된 내장 커패시터가 장착된 인쇄 배선 기판을 제조하는 별법 (도 3a 내지 3j에 기재된 것의 별법)을 나타내는 일련의 도면들이다.
도 5a 내지 5o는 제1 및 제2 유전 층의 전체를 피복하는 인쇄된 전극을 갖고, 단리 층이 또한 에칭 화학물질로부터 커패시터 유전체를 보호하기 위한 장벽 층으로서도 기능하는, 포일상 소성된 내장된 두 유전 층 커패시터가 장착된 인쇄 배선 기판의 제조 방법을 나타내는 일련의 도면들이다.
도 6a 내지 6k는 제1 및 제2 유전 층의 전체를 피복하는 인쇄된 전극을 갖는, 포일상 소성된 내장된 두 유전 층 커패시터가 장착된 인쇄 배선 기판을 제조하는 별법을 나타내는 일련의 도면들이다.
통상의 관습에 따르면, 도면의 여러 특징부는 정확한 비율로 기재될 필요는 없다. 여러 특징부들의 크기는 본 발명의 실시양태를 더욱 명확하게 나타내기 위해 확대되거나 축소될 수 있다.
[특허 문헌 1] 미국 특허 출원 공개 제2004/0099999호 A1
[특허 문헌 2] 미국 특허 출원 공개 제2004/023361호 A1
본 명세서는 2005년 6월 20일에 출원된 미국 가출원 제60/692119호의 이익을 청구한다.
본 기술 분야는 인쇄 배선 기판 (PWB)에서의 내장 커패시터에 관한 것이다. 더욱 구체적으로는, 본 기술 분야는 후막 유전체 및 전극으로부터 제조된 인쇄 배선 기판에서의 내장 커패시터에 관한 것이다.
인쇄 배선 기판에 고 전기용량 밀도의 커패시터를 내장시키면 회로 크기가 감소되고 회로 성능이 개선된다. 커패시터는 통상적으로 적재되고 상호접속 회로에 의해 연결된 패널에 내장되며, 패널의 적재는 다층 인쇄 배선 기판을 형성한다. 적재된 패널은 보통 "내부층 패널"로 지칭된다.
포일상 소성(fired-on-foil) 기술에 의해 형성된 인쇄 배선 기판에 내장된 수동 회로 부품이 공지되어 있다. "별도로 포일상 소성된" 커패시터는 하나 이상의 후막 유전 층을 금속 포일 기재 상에 침착 및 건조시키고, 후막 전극 재료를 후막 커패시터 유전 층 상에 침착 및 건조시키고, 이어서 커패시터 구조체를 구리 후막 소성 조건 하에 소성시킴으로써 형성된다. 보란드 (Borland)에게 허여된 미국 특허 출원 공개 제2004/0099999호 A1 및 동 제2004/023361호 A1(대리인 사건 번호 EL-0495(동시소성으로 구분))은 이러한 공정을 개시하고 있다.
소성 후에, 생성된 물품을 프리프레그 (prepreg) 유전 층에 적층할 수 있고, 금속 포일을 에칭하여 커패시터의 전극 및 후막 커패시터 함유 내부층 패널을 형성하기 위한 임의의 연결된 회로를 형성할 수 있다. 이후 내부층 패널은 적층되고 다른 내부층 패널과 상호접속되어 다층 인쇄 배선 기판을 형성할 수 있다.
후막 유전체 물질은 소성 후 높은 유전 상수(K)를 가져야 한다. 스크린 인쇄에 적합한 고 K 후막 유전체 페이스트는 고 유전 상수 분말 ("기능성 상(functional phase)")과 유리 분말을 혼합하고, 이 혼합물을 후막 스크린 인쇄 비히클에 분산시킴으로써 형성될 수 있다. 유리는 그의 조성에 따라 유리질 또는 결정질일 수 있다.
후막 유전체 재료의 소성 동안에, 유전체 물질의 유리 성분은 피크 소성 온 도에 도달하기 전에 연화되고 유동한다. 이는 포일상 소성된 커패시터 구조체를 형성하는 피크 온도가 유지되는 동안 기능성 상을 합체시키고 캡슐화한다. 유리를 후속적으로 결정화하여 임의의 목적하는 상을 침전시킬 수 있다.
구리는 전극을 형성하기 위한 바람직한 재료이다. 스크린 인쇄에 적합한 후막 구리 전극 페이스트는 구리 분말을 소량의 유리 분말과 혼합하고, 이 혼합물을 후막 스크린 인쇄 비히클에 분산시킴으로써 형성할 수 있다. 그러나, 후막 구리와 후막 커패시터 유전체 간의 온도 팽창 계수 (TCE)의 큰 차이, 및 소성 동안의 수축 차이는 종종 전극 주위의 바로 외면의 유전체에 인장 응력을 발생시킨다. 인장 응력은 도 1a 및 도 1b에 나타낸 바와 같이 전극 주위의 유전체에 균열을 발생시킬 수 있다. 극단적인 경우에, 균열이 모든 구리 포일에까지 미칠 수 있다. 이러한 균열은 커패시터의 장기간 신뢰성에 영향을 미칠 수 있기 때문에 바람직하지 못하다. 이러한 균열을 발생시키는 조건을 제거한 별법 커패시터 구조체 디자인이 유리할 것이다.
본 발명자들은 전극 및 내부층을 형성하고, 후막 포일상 소성된 커패시터를 내장하고, 유전체에서 상기 균열을 일으키지 않는 인쇄 배선 기판을 형성하는 신규한 방법(들)을 제공한다. 부가적으로, 본 발명자들은 이러한 방법에 의해 형성된 전극, 내부층, 커패시터 및 인쇄 배선 기판을 개발하였다.
<발명의 개요>
본 발명의 제1 실시양태는 금속 포일을 제공하는 단계; 금속 포일 상에 유전 층을 형성하는 단계; 상기 유전 층의 전체 및 상기 금속 포일의 적어도 일부분 상에 제1 전극을 형성하는 단계; 및 내장 커패시터를 소성하고 금속 포일을 에칭하여 제2 전극을 형성하는 단계를 포함하는, 내장 커패시터의 형성 방법에 관한 것이다.
본 발명의 제2 실시양태는 금속 포일을 제공하는 단계; 금속 포일 상에 유전체를 형성하여 상기 금속 포일에 부품면과 포일면을 형성하는 단계; 유전체의 전체 및 금속 포일의 일부분 상에 제1 전극을 형성하는 단계; 하나 이상의 프리프레그 물질에 금속 포일의 부품면을 적층하는 단계; 금속 포일을 에칭하여 제2 전극을 형성하는 단계를 포함하며, 제1 캡슐화 전극, 유전체 및 제2 전극이 커패시터를 형성하는 것인, 소자의 제조 방법에 관한 것이다.
본 발명은 추가로 상기 및 하기 본 발명의 상세한 설명에 나타낸 방법을 이용하여 형성된 여러 소자 및 커패시터에 관한 것이다. 부가적으로, 본 발명은 상기 및 하기 본 발명의 상세한 설명에 세부적으로 설명한 커패시터를 포함하는 소자에 관한 것이다.
<발명의 상세한 설명>
제1 실시양태는 금속 포일을 제공하는 단계; 금속 포일 상에 커패시터 유전체를 형성하는 단계; 유전체의 전체 및 금속 포일의 일부분 또는 전체 상에 제1 전극을 형성하는 단계; 및 구리 후막 소성 조건 하에 커패시터 구조체를 소성하는 단계를 포함하는, 포일상 소성된 단일 유전 층 커패시터 구조체의 제조 방법이다.
제2 실시양태에 따르면, 포일상 소성된 단일 유전 층 커패시터 구조체의 제 조 방법은, 금속 포일을 제공하는 단계; 금속 포일 상에 절연 단리 층을 형성하는 단계; 금속 포일 상에 절연 단리 층으로 둘러싸여 있는 커패시터 유전체를 형성하는 단계; 유전체의 전체 및 절연 단리 층의 일부분 또는 전체 상에 제1 전극을 형성하는 단계; 및 구리 후막 소성 조건 하에 커패시터 구조체를 소성하는 단계를 포함한다.
제2 실시양태의 별법인 제3 실시양태에 따르면, 포일상 소성된 단일 유전 층 커패시터 구조체의 제조 방법은, 금속 포일을 제공하는 단계; 금속 포일 상에 절연 단리 층을 형성하는 단계; 금속 포일 상에 절연 단리 층으로 둘러싸여 있는 커패시터 유전체를 형성하는 단계; 유전체의 전체 및 절연 단리 층의 일부분 또는 전체 및 금속 포일의 일부분 상에 제1 전극을 형성하는 단계; 및 구리 후막 소성 조건 하에 커패시터 구조체를 소성하는 단계를 포함한다.
제4 실시양태에 따르면, 포일상 소성된 두 유전 층 커패시터 구조체의 제조 방법은, 금속 포일을 제공하는 단계; 금속 포일 상에 절연 단리 층을 형성하는 단계; 금속 포일 상에 절연 단리 층으로 둘러싸여 있는 커패시터 유전체를 형성하는 단계; 유전체의 전체 및 절연 단리 층의 일부분 또는 전체 및 금속 포일의 일부분 상에 제1 전극을 형성하는 단계; 구리 후막 소성 조건 하에 제1 커패시터 구조체를 소성하는 단계; 제1 전극 상에 제2 커패시터 유전 층을 형성하는 단계; 제2 커패시터 유전 층의 전체 및 절연 단리 층의 일부분 및 포일의 일부분을 피복하는 제2 전극을 형성하는 단계; 및 구리 후막 소성 조건 하에 구조체를 소성하는 단계를 포함한다.
제5 실시양태에 따르면, 포일상 소성된 두 유전 층 커패시터 구조체의 제조 방법은, 제1 실시양태의 물품을 제공하는 단계; 제1 전극 상에 절연 단리 층을 형성하여 밀폐된 구역을 형성하는 단계; 단리 층에 의해 한정된 밀폐된 구역 내의 제1 전극 및 단리 층의 일부분 상에 제2 커패시터 유전 층을 형성하는 단계; 제2 커패시터 유전 층의 전체 및 절연 단리 층의 일부분을 피복하는 제2 전극을 형성하는 단계; 및 구리 후막 조건 하에 구조체를 소성하는 단계를 포함한다.
다른 실시양태에 따르면, 포일상 소성된 내장 커패시터 내부층의 제조 방법은 프리프레그 물질에 포일상 소성된 커패시터 구조체의 부품면을 적층하는 단계; 및 금속 포일을 에칭하여 제1 실시양태의 경우 제1 및 제2 전극을 형성하고 제2 실시양태의 경우 제1, 제2 및 제3 전극을 형성하는 단계를 포함한다.
또 다른 실시양태에 따르면, 다층 인쇄 배선 기판을 포함하나 이에 제한되지 않는, 포일상 소성된 내장 커패시터가 장착된 소자의 제조 방법은 추가 프리프레그 물질에 포일상 소성된 내장 커패시터 내부층을 적층하는 단계; 및 프리프레그 물질을 통해 하나 이상의 전극과 접속하는 하나 이상의 비아(via)를 형성하는 단계를 포함한다.
상기 실시양태들에 따르면, 전극은 유전체 전체를 피복하고 유전체를 캡슐화한다. 캡슐화 전극은 유전체의 모든 면에 압축 응력을 가하기 때문에 인장 응력이 방지된다. 이는 균열이 없는 포일상 소성된 커패시터를 얻을 수 있게 하고, 균열이 없는 커패시터가 다층 인쇄 배선 기판의 내측에 내장될 수 있게 한다. 또한, 단리 층은 상기 실시양태에서 에칭 화학물질로부터 커패시터 유전체를 보호하기 위 한 장벽 층으로서 사용될 수 있다. 따라서, 커패시터 신뢰성이 개선된다.
본 발명을 인쇄 배선 기판의 형성 면에서 기재하였으나, 본 발명의 실시양태가 인터포저(interposer), 인쇄 배선 기판, 복합칩 모듈, 면적 어레이 패키지(area array package), 시스템-온-패키지(system-on-package), 및 시스템-인-패키지(system-in-package)를 비롯한 여러 소자에 유용할 수 있음을 당업자들은 이해할 것이다.
본 발명은 또한 부품면과 포일면을 갖는 금속 포일을 제공하는 단계; 금속 포일 상에 절연 단리 층을 형성하는 단계; 금속 포일 상에 절연 단리 층으로 둘러싸이고 이와 접촉하는 유전체를 형성하는 단계; 유전체의 전체, 절연 단리 층의 일부분 및 금속 포일의 일부분 상에 제1 전극을 형성하여 캡슐화 전극을 형성하는 단계; 하나 이상의 프리프레그 물질에 금속 포일의 부품면을 적층하는 단계; 금속 포일을 에칭하여 제2 전극을 형성하는 단계를 포함하며, 제1 캡슐화 전극, 유전체 및 제2 전극이 커패시터를 형성하는 것인, 소자의 제조 방법에 관한 것이다.
본 발명의 추가의 실시양태는
금속 포일, 하나 이상의 유전 물질 층, 및 유전 물질의 제1 층의 전체 및 금속 포일의 일부분을 피복하는 인쇄된 전극으로부터 형성되는 제1 전극;
제1 전극에 이웃한 유전 물질의 제2 층; 및
금속 포일로부터 형성되고 상기 유전 물질의 제1 층 및 유전 물질의 제2 층에 이웃한 제2 전극
을 포함하는, 하나 이상의 유전 물질 층에 내장된 하나 이상의 커패시터
를 포함하는 소자에 관한 것이다.
금속 포일, 하나 이상의 유전 물질 층, 및 유전 물질의 제1 층의 전체 및 금속 포일의 일부분을 피복하는 인쇄된 전극으로부터 형성되는 제1 전극;
제1 전극에 이웃한 유전 물질의 제2 층; 및
금속 포일로부터 형성되고 상기 유전 물질의 제1 층 및 유전 물질의 제2 층에 이웃한 제2 전극
을 포함하는, 하나 이상의 유전 물질 층에 내장된 하나 이상의 커패시터
를 포함하는 소자에 관한 것이다.
추가의 실시양태에서, 본 발명은
금속 포일, 하나 이상의 유전 물질 층, 절연 단리 층 및 상기 유전 물질의 제1 층의 전체, 절연 단리 층의 일부분 및 금속 포일의 일부분을 피복하는 인쇄된 전극으로부터 형성되는 제1 전극;
제1 전극 및 절연 단리 층에 이웃한 유전 물질의 제2 층; 및
상기 금속 포일로부터 형성되고 상기 유전 물질의 제1 층 및 유전 물질의 제2 층에 이웃한 제2 전극
을 포함하는, 하나 이상의 유전 물질 층에 내장된 하나 이상의 커패시터
를 포함하는 소자에 관한 것이다.
금속 포일, 하나 이상의 유전 물질 층, 절연 단리 층 및 상기 유전 물질의 제1 층의 전체, 절연 단리 층의 일부분 및 금속 포일의 일부분을 피복하는 인쇄된 전극으로부터 형성되는 제1 전극;
제1 전극 및 절연 단리 층에 이웃한 유전 물질의 제2 층; 및
상기 금속 포일로부터 형성되고 상기 유전 물질의 제1 층 및 유전 물질의 제2 층에 이웃한 제2 전극
을 포함하는, 하나 이상의 유전 물질 층에 내장된 하나 이상의 커패시터
를 포함하는 소자에 관한 것이다.
당업자는 하기 실시양태의 상세한 설명을 해석함으로써 본 발명의 여러 추가적인 실시양태의 상기 기재한 장점 및 다른 장점과 이점을 인지할 것이다.
도 2a 내지 2k는 인쇄된 전극이 유전체의 전체 및 금속 포일의 일부를 피복하는, 금속 포일 디자인 상에 포일상 소성된 커패시터가 내장된 커패시터로 다층 인쇄 배선 기판 (2000) (도 2k)을 제조하는 제 1 방법을 도시한다. 예시를 목적으로, 두 내장 커패시터는 도 2a 내지 2k로 형성되는 것으로서 도시한다. 그러나, 1개, 2개, 3개 또는 그 이상의 커패시터가 본 명세서에 기재된 방법에 의해 포일 상에서 형성될 수 있다. 단순화를 위해, 하기 서술된 설명은 도시된 커패시터 중 1개만의 형성에 초점을 맞추었다. 도 2a 내지 2d, 2f 내지 2i, 및 2k는 정면에서의 단면도이다. 도 2e는 도 2d의 상부 평면도이다. 도 2j는 도 2i의 저부 평면도이다.
도 2a에서, 금속 포일 (210)을 제공한다. 금속 포일 (210)은 공업계에서 일반적으로 시판되는 유형일 수 있다. 예를 들어, 금속 포일 (210)은 구리, 구리-인바(invar)-구리, 인바, 니켈, 니켈-코팅된 구리, 또는 후막 페이스트에 대한 소성 온도를 초과하는 융점을 갖는 기타 금속 및 합금일 수 있다. 적합한 포일에는 주로 구리로 구성된 포일, 예컨대 역 처리된 (reverse treated) 구리 포일, 2중 처리된 구리 포일, 및 다층 인쇄 배선 기판 산업에서 통상적으로 사용되는 기타 구리 포일이 포함된다. 금속 포일 (210)의 두께는 예를 들어 약 1 내지 100 마이크론의 범위 일 수 있다. 다른 두께 범위에는 3 내지 75 마이크론, 보다 구체적으로는 12 내지 36 마이크론이 포함된다. 이들 두께 범위는 약 1/3 oz 내지 1 oz의 구리 포일에 해당한다.
몇몇 실시양태에서는, 포일 (210)에 언더프린트 (212)를 적용 및 소성함으로써 포일 (210)을 전처리할 수 있다. 언더프린트 (212)는 도 2a에서 표면 코팅으로 나타내며, 포일 (210)의 부품면 표면에 적용된 비교적 얇은 층일 수 있다. 언더프린트 (212)는 금속 포일 (210) 및 언더프린트 (212) 상에 침착된 층에 잘 접착한다. 언더프린트 (212)는 예를 들어, 포일 (210)에 적용되어 포일 (210)의 융점 미만의 온도에서 소성된 페이스트로부터 형성될 수 있다. 언더프린트 페이스트는 포일 (210)의 전체 표면 상에서 개방 코팅으로서 인쇄되거나, 또는 포일 (210)의 선택된 범위에서 인쇄될 수 있다. 일반적으로 포일 (210)의 전체보다는 포일 (210)의 선택된 범위에서 언더프린트 페이스트를 인쇄하는 것이 보다 경제적이다. 그러나, 구리 포일 (210)과 조합으로 산소-도핑 소성법을 사용하는 경우, 포일 (210)의 전체 표면을 코팅하는 것이 바람직할 수 있는데, 이는 언더프린트에서의 유리 함량이 구리 포일 (210)의 산화성 부식을 저지하기 때문이다.
언더프린트로서 사용하기 적합한 후막 구리 페이스트 (보란드 등에게 허여 된 미국 특허 제 10/801,326호; 대리인 사건 번호 EL-0545에 기재됨, 본원에 참고문헌으로 포함됨) 중 하나는 하기 조성을 갖는다 (질량 기준).
구리 분말 58.4
유리 A 1.7
산화구리 분말 5.8
비히클 11.7
텍사놀 (TEXANOL)® 용매 12.9
계면활성제
0.5
총계 91.0
상기 조성물 중,
유리 A는 조성 Pb5ge3O11의 게르마늄산납을 포함하며,
비히클은 에틸 셀룰로오스 N200 11％ 및 텍사놀® 89％를 포함하며,
계면활성제는 바리쿠아트 (VARIQUAT)® CC-9 NS 계면활성제를 포함한다.
텍사놀®은 이스트만 케미칼 코퍼레이션 (Eastman Chemical Co)에서 시판된다. 바리쿠아트® CC-9 NS는 애쉬랜드 인크 (Ashland Inc.)에서 시판된다.
도 2a에 나타난 것과 같이 커패시터 유전 물질 (220)은 전처리된 포일 (210)의 언더프린트 (212) 상에 침착되어, 제 1 커패시터 유전 물질 층 (220)을 형성한다. 커패시터 유전 물질은 예를 들어, 포일 (210) 상에서 스크린 인쇄 또는 스텐실 인쇄된 후막 커패시터 페이스트일 수 있다. 이후, 제 1 커패시터 유전 물질 층 (220)을 건조시킨다. 도 2b에서, 제 2 커패시터 유전 물질 층 (225)를 이후 적용하고, 건조시킨다. 또 다른 실시양태에서, 커패시터 유전 물질의 단일 층을 단일 스크린 인쇄 단계로 동일한 두께의 두 층 (220), (225)에 침착시킬 수 있다. 포일상 소성된 실시양태에서 사용하기에 적합한 후막 커패시터 물질 중 하나 (보란드 등에게 허여된 미국 특허 제 10/801,257호; 대리인 사건 번호 EL-0535에 기재됨, 본원에 참고문헌으로 포함됨)는 하기 조성을 갖는다 (질량 기준).
티탄산바륨 분말 68.55
불화리튬 1.0
불화바륨 1.36
불화아연 0.74
유리 A 10.25
유리 B 1.0
유리 C 1.0
비히클 5.9
텍사놀® 용매 8.7
산화제 1.0
인산염 습윤제
0.5
총계 100.00
상기 조성물 중,
유리 A는 조성 Pb5ge3O11의 게르마늄산납을 포함하며,
유리 B는 Pb4baGe1 .5Si1 .5o11를 포함하며,
유리 C는 Pb5geSiTiO11를 포함하며,
비히클은 에틸 셀룰로오스 N200 11％, 텍사놀® 용매 89％를 포함하며,
산화제는 질산바륨 분말 84％, 비히클 16％를 포함한다.
도 2c에서, 제 2 커패시터 유전 물질 층 (225)의 전체 및 커패시터 유전체의 경계를 둘러싸는 금속 포일의 일부 상에 전도성 물질 층 (230)을 형성하여 제 1 전극을 형성하고, 건조한다. 전도성 물질 층 (230)은 예를 들어 제 2 커패시터 유전 물질 층 (225) 상에 후막 금속 페이스트를 스크린 인쇄하여 형성될 수 있다. 언더프린트 (212)를 형성하기 위해 사용된 페이스트도 전도성 물질 층 (230)을 형성하는데 적합하다.
제 1 커패시터 유전 물질 층 (220), 제 2 커패시터 유전 물질 층 (225), 및 제1 전극을 형성하는 전도성 물질 층 (230)을 이후 동시 소성하여 생성된 구조체를 함께 소결시킨다. 후-소성된 구조체 단면은 도 2d에서 전면으로 나타낸다. 소성은 커패시터 유전 층 (220) 및 (225)으로부터 형성된 단일 커패시터 유전체 (228)을 생성하는데, 커패시터 유전 층 (220)과 (225) 사이의 경계가 동시 소성 중에 효과적으로 제거되기 때문이다. 커패시터 유전 층 (228)을 캡슐화하는 상부 전극 (232) 또한 동시 소성 단계로부터 생성된다. 도 2e에 나타낸 상부 평면 사시도로 관찰할 때, 커패시터 유전 층 (228)의 표면적은 전도성 물질 층 (232)의 표면적 보 다 작다. 구리 포일 상에서 질소 중 약 900℃로 피크 온도에서 10분 동안 소성하였을 때, 생성된 커패시터 유전체 (228)은 유전 상수 약 3000 및 손실 계수 약 2.5％를 가질 수 있다. 커패시터 유전체 (228)에 대한 상이한 물질 특성을 얻기 위해 또 다른 소성 조건을 사용할 수 있다.
도 2f에서, 포일에 프리프레그 물질 (240)이 적층되고 커패시터 유전체 (228)을 피복하는 제 1 전극 (232)이 프리프레그 물질에 대면한다. 예를 들어, 표준 인쇄 배선 기판 방법 중 FR4 프리프레그를 사용하여 적층을 수행할 수 있다. 한 실시양태에서, 106 에폭시 프리프레그를 사용할 수 있다. 예를 들어 수은 28 인치의 진공 챔버에서 1시간 동안 208 psig에서 185℃가 적합한 적층 조건이다. 포일 (250)을 적층 물질 (240)의 반대면에 적용하여 회로 형성을 위한 표면을 제공할 수 있다. 실리콘 고무 프레스 패드 및 평탄한 (smooth) PTFE-충전된 유리 이형 시트를 포일 (210) 및 (250)과 접촉시켜 에폭시가 적층판과 함께 달라붙는 것을 막을 수 있다. 적층 물질 (240)은 임의의 형태의 유전 물질, 예컨대 표준 에폭시, 고 Tg 에폭시, 폴리이미드, 폴리테트라플루오로에틸렌, 시아네이트 에스테르 수지, 충전된 수지계, BT 에폭시, 및 회로층 사이에서 절연성을 제공하는 기타 수지 및 적층물일 수 있다.
도 2G를 참조하면, 적층 이후, 포토레지스트를 포일 (210) 및 포일 (250)에 적용한다. 포토레지스트는 이미징되고 현상되어 포토레지스트 패턴 (260) 및 (262)를 형성한다.
도 2H를 참조하면, 포일 (210) 및 (250)을 에칭하고, 예를 들어 표준 인쇄 배선 기판 가공 조건을 사용하여 포토레지스트 (260) 및 (262)를 스트리핑하여, 도 2i에 나타난 물품을 형성한다. 에칭은 포일 (210)에서 트렌치 (trench) (215)를 형성하며, 포일의 나머지 및 제 1 전극 (232)으로부터 단리된 제 2 커패시터 포일 전극 (218)을 생성한다. 제 2 커패시터 포일 전극 (218), 유전체 (228) 및 제 1 전극 (232)는 커패시터 (200)을 형성한다. 에칭 공정은 또한 포일 (210)으로부터 커패시터 전극 (232)에 비아가 연결되도록 패드로서 기능할 수 있는 구리 패드 (217) 및 (219)를 만든다. 회로 (252), (254) 및 (256)이 또한 포일 (250)으로부터 형성된다.
도 2j는 도 2i에 나타난 물품의 저부 평면도이다. 도 2j에서, 포일 (210)에서 트렌치 (215)를 에칭하여 형성된 두 커패시터 (200)를 나타낸다. 그러나, 상기 개수는 예시적이며, 본원에서 개시된 실시양태에 따라서 포일로부터 임의의 수의 커패시터가 형성될 수 있다. 도 2j는 유사한 형태의 두 커패시터 (200)를 도시하지만, 본 발명의 실시양태는 상이한 치수 및(또는) 형태의 커패시터 형성을 허용한다.
도 2k를 참조하면, 추가 적층물 및 구리 포일 쌍이 도 2i에 나타난 물품에 적층될 수 있으며, 마이크로비아 (microvia) (2010) 및 (2020)이 천공 및 도금될 수 있다. 포토레지스트가 외부 구리 층에 첨가되고, 이미징되고, 현상될 수 있다. 이후, 표준 인쇄 배선 조건을 사용하여 외부층 구리 포일을 에칭하고 나머지 포토레지스트를 스트리핑하여, 인쇄 배선 기판 (2000)을 완성한다.
기재된 제조 방법은 인쇄 배선 기판 (2000)의 외부층에 인접한 층에서 내장 커패시터 (200)을 갖는 도 2k에서 나타낸 4개의 금속 층 인쇄 배선 기판 (2000)에 적합하다. 그러나, 제조 순서는 변경될 수 있으며, 인쇄 배선 기판은 임의의 수의 층을 가질 수 있다. 본 발명의 실시양태에 따른 내장 커패시터는 또한 다층 인쇄 배선 기판에서 임의의 층에 위치할 수 있다. 기계적으로 천공 및 도금된 비아 홀이 마이크로비아 (2020)에 대한 대체물로서 사용되어 커패시터 포일 전극 (232)와 연결할 수 있다.
도 3a 내지 3j는 인쇄된 전극이 유전체 전체 및 절연 단리 층의 일부를 피복하는, 금속 포일 디자인에서 포일상 소성된 커패시터가 내장된 다층 인쇄 배선 기판 (3000) (도 3j)을 제조하는 제 2 방법을 도시한다. 예시의 목적으로, 두 내장 커패시터는 도 3a 내지 3j에서 형성된 것으로서 도시한다. 그러나, 1개, 2개, 3개, 또는 그 이상의 커패시터가 본 명세서에 기재된 방법에 의해 포일 상에 형성될 수 있다. 단순화를 위해, 하기 서술된 설명은 도시된 커패시터 중 1개만의 형성에 초점을 맞추었다. 도 3a 및 3c 내지 3j는 정면에서의 단면도이다. 도 3b는 도 3a의 상부 평면도이다.
도 3a에서, 금속 포일 (310)을 제공한다. 금속 포일 (310)은 일반적으로 제 1 실시양태에서 기재된 유형일 수 있으며, 또한 제 1 실시양태에서 기재된 것과 유사하게 언더프린트 (312)를 포일 (310)에 적용 및 소성하여 전처리할 수 있다.
절연 단리 층 (313)을 언더프린트 (312) 상에 침착하여 엔클로저(enclosure)를 형성시킨다. 적합한 절연 단리 층은 구리 후막 소성 조건 하에서 구리와 동시 소성 하였을 때 균열되지 않는 절연 세라믹-충전 유리 조성물일 수 있다. 생성된 물품의 상부 평면도를 도 3b에 나타낸다. 도 3c를 참조하면, 제 1 실시양태에서 기재된 커패시터 유전 물질을 전처리된 포일 (310)의 언더프린트 (312) 상에서 절연 단리 층 (313)에 의해 형성된 둘러싸인 영역 중에 침착하여 제 1 커패시터 유전 물질 층 (320)을 형성한다. 이후, 제 1 커패시터 유전 물질 층 (320)을 건조시킨다. 이후, 제 2 커패시터 유전 물질 층 (325)를 적용하고, 건조시킨다. 또 다른 실시양태에서, 커패시터 유전 물질의 단일 층을 단일 스크린 인쇄 단계로 동일한 두께의 두 층 (320) 및 (325)에 침착시킬 수 있다.
도 3d에서, 제 2 유전 물질 층 (325) 전체 및 절연 단리 층 (313)의 일부분 상에 전도성 물질 층 (332)을 형성하고, 건조한다. 예를 들어, 제 2 유전 물질 층 (325) 상에 제 1 실시양태에서 기재된 후막 금속 페이스트를 스크린 인쇄하여 전도성 물질 층 (332)을 형성할 수 있다.
절연 단리 층 (313), 제 1 커패시터 유전 물질 층 (320), 제 2 커패시터 유전 물질 층 (325) 및 제 1 전극을 형성하는 전도성 물질 층 (332)을 이후 동시 소성하여 생성된 구조체를 함께 소결시킨다. 소성후 구조체 단면을 도 3e에 전면으로 나타낸다. 소성은 커패시터 유전 층 (320) 및 (325)로부터 형성된 단일 커패시터 유전체 (328)를 생성하는데, 이는 커패시터 유전 층 (320) 및 (325) 사이의 경계가 동시 소성 중에 효과적으로 제거되기 때문이다. 단일 커패시터 유전 층 (328)에 결합된, 절연 단리 층 (314)는 소성으로부터 생긴다. 커패시터 유전 층 (328)을 캡슐화하는 상부 전극 (332)가 또한 동시 소성 단계로부터 생성된다. 커패시터 유전 층 (328)의 표면적은 전도성 물질 층 (332)의 표면적 보다 작다. 구리 포일 상에서 질소 중 약 900℃로 피크 온도에서 10분 동안 소성하였을 때, 생성된 커패시터 유전체 (328)은 유전 상수 약 3000 및 손실 계수 약 2.5％를 가질 수 있다. 커패시터 유전체 (328)에 대한 상이한 물질 특성을 얻기 위해 또 다른 소성 조건을 사용할 수 있다.
도 3f에서, 포일에 프리프레그 물질 (340)이 적층되고 커패시터 유전체 (328)을 피복하는 제 1 전극 (332)은 프리프레그 물질에 대면한다. 제 1 실시양태에서 기재된 것과 같은 물질 및 방법으로 적층을 수행할 수 있다. 포일 (350)을 적층 물질 (340)의 대향 측에 적용하여 회로 형성을 위한 표면을 제공할 수 있다.
도 3g를 참조하면, 적층 이후 포토레지스트를 포일 (310) 및 포일 (350)에 적용한다. 포토레지스트는 이미징되고 현상되어 포토레지스트 패턴 (360)을 형성한다. 포일 (350) 상의 포토레지스트 (362)는 이러한 제조 절차의 상기 단계에서 이미징 및 현상되지 않을 수 있으며, 구리 포일 (350)은 일반적으로 최종 외부층 가공 중 패턴화된다.
포일 (310)을 에칭하고, 예를 들어 표준 인쇄 배선 기판 가공 조건을 사용하여 포토레지스트 (360) 및 (362)를 스트리핑하여, 도 3h에 나타난 물품을 형성한다. 에칭은 포일 (310)에서 트렌치 (316)를 형성하며, 에칭 화학물질을 커패시터 유전체에 접촉시킬 필요 없이 포일의 나머지로부터 단리된 한정된 제 2 커패시터 포일 전극 (318)을 생성한다. 제 2 커패시터 포일 전극 (318), 유전체 (328) 및 제 1 전극 (332)는 커패시터 (300)을 형성한다.
도 3i를 참조하면, 추가 적층물 (345) 및 구리 포일 (370)이 도 3h에 나타난 물품에 적층될 수 있다. 도 3j를 참조하면, 마이크로비아 (3010) 및 관통 비아 홀 (3020)이 천공 및 도금될 수 있다. 포토레지스트가 외부 구리 층 (350) 및 (370)에 첨가되고, 이미징되고, 현상될 수 있다. 이후, 표준 인쇄 회로 조건을 사용하여 외부층 구리 포일을 에칭하고 나머지 포토레지스트를 스트리핑하여, 도 3j에 나타낸 인쇄 배선 기판 (2000)을 완성한다.
기재된 제조 방법은 인쇄 배선 기판 (3000)의 중간층에서 내장 커패시터 (300)을 갖는 3개의 금속 층 인쇄 배선 기판에 적합하다. 그러나, 제조 순서는 변경될 수 있으며, 인쇄 배선 기판 (3000)은 임의의 수의 층을 가질 수 있다. 본 발명의 실시양태에 따른 내장 커패시터는 또한 다층 인쇄 배선 기판에서 임의의 층에 위치할 수 있다.
도 4a 내지 4l은 인쇄 전극이 유전체 전체, 절연 단리 층의 일부 및 금속성 포일의 일부를 피복하고, 또한 절연 단리 층은 커패시터 유전체가 에칭 화학물로부터 보호되도록 장벽 층으로서도 기능을 하는, 금속 포일 디자인 상에 포일상 소성 커패시터가 내장된 다층 인쇄 배선 기판 (4000) (도 4l)의 다른 제조 방법을 예시한다. 예시를 목적으로, 도 4a 내지 4l에 형성된 바와 같이 두 내장 커패시터가 예시되어 있다. 그러나, 하나, 둘, 셋, 또는 그 초과의 커패시터가 본 명세서에 기술한 방법에 의해 포일 상에 형성될 수 있다. 하기 설명은 간소화를 위해 단지 하나의 예시 커패시터의 형성만을 다룬다. 도 4a 및 4c 내지 4e 및 4g 내지 4i 및 4k 내지 4l은 정면 단면도이다. 도 4b는 도 4a의 상부 평면도이고, 도 4f는 도 4e의 저부 평면도이며, 도 4j는 4i의 저부 평면도이다.
도 4a에서, 금속성 포일 (410)이 제공되어 있다. 금속성 포일 (410)은 제1 실시양태에서 일반적으로 기술한 유형일 수 있고, 또한 포일 (410)에 언더프린트 (412)를 적용하고 소성함으로써 제1 실시양태에서 기술한 것과 유사하게 전처리될 수 있다.
절연 단리 층 (413)은 언더프린트 (412) 상에 침착되어 엔클로저가 형성된다. 적합한 절연 단리 층은 구리 후막 소성 조건하에서 구리와 함께 동시소성될 때, 균열되지 않는 절연 세라믹 충전 유리 조성물일 수 있다. 생성된 물품의 상부 평면도가 도 4b에 나타나 있다. 도 4c를 참고하면, 제1 실시양태에서 기술한 커패시터 유전 물질이 절연 단리 층 (413)에 의해 형성된 둘러싸인 영역 중의 전처리된 포일 (410)의 언더프린트 (412) 상에 침착되어 제1 커패시터 유전 물질 층 (420)이 형성된다. 이어서, 제1 커패시터 유전 물질 층 (420)이 건조된다. 이어서, 제2 커패시터 유전 물질 층 (425)이 적용되고 건조된다. 다른 실시양태에서, 커패시터 유전 물질의 단일 층이 단일 스크린 인쇄 단계로 동일한 두께의 두 층 (420, 425)에 침착될 수 있다.
도 4d에서, 전도성 물질 층 (430)은 제2 유전 물질 층 (425) 전체, 절연 단리 층 (413)의 일부분 및 금속성 포일 (410)의 일부분 상에 형성되고 건조된다. 전도성 물질 층 (430)은 예를 들면, 제1 실시양태에서 기술한 후막 금속성 페이스트를 제2 절연 물질 층 (425) 상에 스크린 인쇄함으로써 형성될 수 있다.
이어서, 절연 단리 층 (413), 제1 커패시터 유전 물질 층 (420), 제2 커패시터 유전 물질 층 (425), 및 제1 전극을 형성하는 전도성 물질 층 (430)은 이후 동 시 소성하여 생성된 구조체를 함께 소결시킨다. 후소성 구조체의 단면은 도 4e의 정면도로 나타나 있다. 커패시터 유전 층 (420)과 (425)간의 경계가 동시소성 동안 효과적으로 제거되기 때문에, 소성은 커패시터 유전 층 (420) 및 (425)로부터 형성된 단일 커패시터 유전체 (428)을 생성한다. 절연 단리 층 (414)는 절연 층 (413)으로부터 형성되고, 단일 커패시터 유전체 (428)에 결합된다. 또한, 커패시터 유전 층 (428)을 캡슐화하는 상부 전극 (432)은 동시소성 단계로부터 생성된다. 도 4e의 물품의 상부 평면도가 도 4f에 나타나 있다. 커패시터 유전 층 (428)의 표면적은 전도성 물질 층 (432)의 표면적 보다 작다. 구리 호일 상에서 질소 중 약 900℃에서 피크 온도에서 10분 동안 소성될 경우, 생성된 커패시터 유전체 (428)는 유전 상수가 약 3000이고 손실 계수가 약 2.5％일 수 있다. 커패시터 유전체 (428)에 대한 상이한 물질 특성을 획득하기 위해 다른 소성 조건이 사용될 수 있다.
도 4g에서, 포일에 프리프레그 물질 (440)이 적층되고 커패시터 유전체 (428)을 피복하는 제1 전극 (432)이 프리프레그 물질에 대면한다. 적층은 제1 실시양태에서 기술한 방법 및 물질로 수행할 수 있다. 포일 (450)은 회로소자를 생성하기 위한 표면을 제공하기 위해 적층물 (440)의 반대면에 적용될 수 있다.
도 4h를 참고하면, 적층 후 포토레지스트가 포일 (410) 및 포일 (450)에 적용된다. 포토레지스트는 이미징되고 현상되어 포토레지스트 패턴 (460)을 형성한다. 포일 (450) 상의 포토레지스트 (462)는 본 제조 순서에서와 같은 본 단계에서 이미징 및 현상될 수 없으며, 구리 포일 (450)은 일반적으로 마지막 외부층의 가공 동안 패턴화된다.
포일 (410)은 에칭되고, 포토레지스트 (460) 및 (462)는 예를 들면, 표준 인쇄 배선 기판의 가공 조건을 사용하여 스트리핑되어 도 4i에 나타난 물품이 형성된다. 에칭은 포일 (410)에 트렌치 (415)를 형성하고, 나머지 포일로부터 단리되는 커패시터 포일 전극 (418)을 생성시킨다. 제2 커패시터 포일 전극 (418), 유전체 (428), 및 제1 전극 (432)은 커패시터 (400)을 형성한다. 생성된 물품의 저부 평면도가 도 4j에 나타나 있다.
도 4k를 참고하면, 추가의 적층물 (445) 및 구리 포일 (470)이 도 4i에 나타난 물품에 적층될 수 있다. 도 4l을 참고하면, 관통 홀 비아 (4010) 및 (4020)이 천공되고 도금된다. 포토레지스트는 외부 구리 층 (450) 및 (470)에 첨가되고, 이미징되고 현상될 수 있다. 이어서, 외부층 구리 포일은 에칭되어 회로 (485)를 생성하고, 나머지 포토레지스트는 표준 인쇄 회로 조건을 사용하여 스트리핑되어 회로 기판 (4000)을 완성한다.
기술한 제작 방법은 인쇄 배선 기판 (4000)의 중간층에 커패시터 (400)가 내장된 3개의 금속 층 인쇄 배선 기판에 적합하다. 그러나, 제작 순서는 변할 수 있고, 인쇄 배선 기판 (4000)은 임의의 개수의 층을 가질 수 있다. 본 발명의 실시양태에 따른 내장 커패시터는 다층 인쇄 배선 기판의 임의의 층에 위치할 수 있다.
도 5a 내지 5o는 제1 인쇄 전극이 제1 유전 층의 전체, 절연 단리 층의 일부 및 금속성 포일의 일부를 피복하고, 제2 인쇄 전극이 제2 유전 층 전체, 절연 단리 층의 일부 및 금속성 포일의 일부를 피복하는, 금속성 포일 디자인 위에 포일상 소 성 유전 층 커패시터 두 개가 내장된 다층 회로 기판 (5000) (도 5o)의 제조 방법을 예시한다. 예시의 목적으로, 도 5a 내지 6O에 형성된 바와 같이 두 개의 내장 커패시터를 예시한다. 그러나, 하나, 둘, 셋, 또는 그 초과의 커패시터가 본 명세서에 기술한 방법에 의해 포일 상에 형성될 수 있다. 하기 설명은 간소화를 위해 단지 하나의 예시 커패시터의 형성만을 다룬다. 도 5a, 5c 내지 5d, 5f 내지 5l 및 도 5n 내지 5o는 정면 단면도이다. 도 5b는 도 5a의 상부 평면도이고, 도 5e는 도 5d의 상부 평면도이며, 도 5m은 도 5l의 저부 평면도이다.
도 5a에서, 금속성 포일 (510)이 제공되어 있다. 금속성 포일 (510)은 제1 실시양태에서 일반적으로 기술한 유형일 수 있고, 또한 포일 (510)에 언더프린트 (512)를 적용하고 소성함으로써 제1 실시양태에 기술한 것과 유사하게 전처리될 수 있다.
절연 단리 층 (513)은 언더프린트 (512) 상에 침착되어 엔클로저가 형성된다. 적합한 절연 단리 층은 구리 후막 소성 조건하에서 구리와 함께 동시소성될 때, 균열되지 않는 절연성 세라믹 충전 유리 조성물일 수 있다. 생성된 물품의 상부 평면도가 도 5b에 나타나 있다. 도 5c를 참고하면, 제1 실시양태에서 기술한 것과 같은 커패시터 유전 물질이 절연 단리 층 (513)에 의해 형성된 둘러싸인 영역 중의 전처리된 포일 (510)의 언더프린트 (512) 상에 침착되어 제1 커패시터 유전 물질 층 (520)이 형성된다. 이어서, 제1 커패시터 유전 물질 층 (520)이 건조된다. 이어서, 제2 커패시터 유전 물질 층 (525)이 적용되고 건조된다. 다른 실시양태에서, 커패시터 유전 물질의 단일층이 단일 스크린 인쇄 단계로 동일한 두께의 두 층 (520, 525)에 침착될 수 있다.
도 5d에서, 전도성 물질 층 (530)은 제2 유전 물질 층 (525) 전체, 절연 단리 층 (513)의 일부 및 금속성 포일 (510)의 일부, 및 절연 단리 층 (513)의 추가 일부 상에 형성되고 건조된다. 전도성 물질 층 (530)은 예를 들면, 제1 실시양태에서 기술한 후막 금속성 페이스트를 제2 유전 물질 층 (425) 상에 스크린 인쇄함으로써 형성될 수 있다. 생성된 물품의 상부 평면도가 도 5e에 나타나 있다.
이어서, 절연 단리 층 (513), 제1 커패시터 유전 물질 층 (520), 제2 커패시터 유전 물질 층 (525), 및 제1 전극을 형성하는 전도성 물질 층 (530)은 동시 소성하여 생성된 구조체를 함께 소결시킨다. 후소성 구조체의 단면은 도 5f의 정면도에 나타나 있다. 커패시터 유전 층 (520)과 (525)간의 경계가 동시소성 동안 효과적으로 제거되기 때문에, 소성은 커패시터 유전 층 (520) 및 (525)로부터 형성된 단일 커패시터 유전체 (528)을 생성한다. 절연 단리 층 (514)은 절연 층 (513)으로부터 형성되고, 단일 커패시터 유전체 (528)에 결합된다. 또한, 커패시터 유전 층 (528)을 캡슐화하는 상부 전극 (532)은 동시소성 단계로부터 생성된다. 커패시터 유전 층 (528)의 표면적은 전도성 물질 층 (532)의 표면적 보다 작다. 구리 호일상에서 질소 중 약 900℃에서 피크 온도에서 10분 동안 소성될 경우, 생성된 커패시터 유전체 (528)는 유전 상수가 약 3000이고 손실 계수가 약 2.5％일 수 있다. 커패시터 유전체 (528)에 대한 상이한 물질 특성을 획득하기 위해 다른 소성 조건이 사용될 수 있다.
도 5g를 참고하면, 커패시터 유전 물질이 제1 전극 (532) 상에 침착되어 커패 시터 유전 층 (534)을 형성한다. 제2 커패시터 유전 층 (535)은 제1 커패시터 유전 층 (534)위에 침착되고 건조된다. 다른 실시양태에서, 커패시터 유전체의 단일층은 동일한 두께의 두 층 (534) 및 (535)에 침착될 수 있다. 전도 층 (536)은 커패시터 유전 층 (535) 위에 전체적으로 형성된다. 전도 층 (536)은 도 5h의 정면도에 나타난 바와 같이, 커패시터 유전체 (535) 위 및 부분적으로 절연 단리 층 (514) 위 및 포일 (510) 위로 확장된다.
이어서, 커패시터 유전 층 (534), 제2 커패시터 유전 층 (535), 전도 층 (536)은 구리 후막 소성 조건하에서 동시소성되어 생성된 구조체를 함께 소결시킨다. 후소성 구조체 단면은 도 5i의 정면도에 나타나 있다. 커패시터 유전 층 (534) 및 (535)간의 경계가 동시소성 동안 효과적으로 제거되기 때문에, 소성은 커패시터 유전 층 (534) 및 (535)로부터 형성된 단일 커패시터 유전체 (528)을 생성한다. 또한, 소성은 커패시터 유전 층 (538)을 캡슐화하는 상부 전극 (539)을 생성한다. 구리 호일 상에서 질소 중 약 900℃에서 피크 온도에서 10분 동안 소성될 경우, 생성된 유전체 (538)는 유전 상수가 약 3000이고 손실 계수가 약 2.5％일 수 있다. 또한, 커패시터 유전체 (538)에 대한 상이한 물질 특성을 획득하기 위해 다른 소성 조건이 사용될 수 있다.
도 5j에서, 포일 (510)에 프리프레그 물질 (540)이 적층되고 유전체 (538)을 피복하는 제2 전극 (539)은 프리프레그 물질에 대면한다. 적층은 제1 실시양태에서 기술한 방법 및 물질을 사용하여 수행할 수 있다. 포일 (550)은 회로를 생성하기 위한 표면을 제공하기 위해 적층물 (540)의 반대면에 적용될 수 있다.
적층 후 포토레지스트는 포일 (510) 및 포일 (550)에 적용된다. 포토레지스트는 도 5k에 나타낸 바와 같이 이미징되고 현상화되어 패턴화된 포토레지스트 (560)을 형성한다. 포일 (550) 상의 포토레지스트 (562)는 본 제조 순서에서와 같은 본 단계에서 이미징 및 현상될 수 없으며, 구리 포일 (550)은 일반적으로 마지막 외부층 가공 동안 패턴화된다.
포일 (510)은 에칭되고, 포토레지스트 (560) 및 (562)는 표준 인쇄 배선 기판의 가공 물질 및 조건을 사용하여 스트리핑되어 도 5l에 나타난 물품이 형성된다. 에칭은 포일 (510)에 나머지 포일 및 제1 전극 (532)으로부터 단리되는 커패시터 포일 전극 (518)을 형성하는 트렌치 (515)를 형성한다. 제1 커패시터 전극 (532), 제2 커패시터 전극 (539), 포일 커패시터 전극 (518), 제1 유전체 (528), 및 제2 유전체 (538)는 두 개의 유전 층 커패시터 (500)의 구조를 형성한다. 생성된 물품의 저부 평면도가 도 5m에 나타나 있다.
도 5n을 참고하면, 추가의 적층물 (545) 및 구리 포일 (570)이 도 5l에 나타난 물품에 적층될 수 있다. 이어서, 관통 홀 비아 (5010) 및 (5020)이 천공되고 도금될 수 있다. 이어서, 포토레지스트는 외부층 구리 포일 (510) 및 (570)에 적용될 수 있다. 도 5o에 나타난 물품을 생성하는 외부 회로를 완성하기 위해, 포토레지스트는 이미징되고 현상되며, 구리 포일은 에칭되고, 나머지 포토레지스트는 스트리핑된다. 기판은 회로 기판 (5000)을 완성하기 위해 녹방지 코팅과 같은 추가의 처리를 받을 수 있다.
기술한 제작 방법은 인쇄 배선 기판 (5000)의 중간 층에 커패시터 (500)가 내장된 세 개의 금속 층 인쇄 배선 기판에 적합하다. 그러나, 제작 순서는 변할 수 있고, 인쇄 배선 기판 (5000)은 임의의 개수의 층을 가질 수 있다. 본 발명의 실시양태에 따른 내장 커패시터는 다층 인쇄 배선 기판 중 임의의 층에 위치할 수 있다.
도 6a 내지 6k는 인쇄된 제1 전극이 제1 유전 층의 전체 및 금속성 포일의 일부분을 피복하고 인쇄된 제2 전극이 제2 유전 층의 전체 및 절연 장벽 층의 일부분을 피복하는, 금속성 포일 디자인 위에 포일상 소성 두 유전 층을 갖는 커패시터가 내장된 다층 회로 기판 (6000)(도 4k)의 또 다른 제조 방법을 예시한다. 예시의 목적으로, 도 6a 내지 6k에 형성된 바와 같이 두 개의 내장 커패시터가 예시되어 있다. 그러나, 하나, 둘, 셋, 또는 그 초과의 커패시터가 본 명세서에 기술한 방법에 의해 포일 상에 형성될 수 있다. 하기 설명은 간소화를 위해 단지 하나의 예시 커패시터의 형성만을 다룬다. 도 6a 내지 6b, 6D 내지 6h 및 6j 및 6k는 정면 단면도이다. 도 C는 도 6b의 상부 평면도이고 도 6i는 도 6h의 저부 평면도이다.
도 6a에서, 도 2d에 일반적으로 나타내진 물품이 제공된다. 절연 단리 층 (633)은 커패시터 유전 (628)의 전체를 피복하는 전극 (632) 상에 침착되고 건조되어 있다. 생성된 물품의 상부 평면도가 도 6C에 나타내져 있다. 절연 단리 층 (633)은 캡슐화 전극 (632) 상의 엔클로저를 형성한다. 적합한 절연 단리 층은 구리 후막 소성 조건 하에서 구리와 함께 동시소성할 때 균열되지 않는 절연 충전 유리 조성물일 수 있다. 도 6D에서, 제1 실시양태에서 기술된 커패시터 유전 물질은 제1 전극 (632) 상에 및 엔클로저 내로 침착되어 절연 단리 층 (633)에 의해 커패시터 유전 층 (634)를 형성하였다. 제2 커패시터 유전 층 (635)는 제1 커패시터 유전 층 (634) 상에 침착되고 건조된다. 또 다른 실시양태에서, 커패시터 유전체의 단일 층은 동일한 두께의 두 개 층 (634) 및 (635)에 침착될 수 있다. 전도 층 (636)은 제1 실시양태에 기술된 전도 물질을 사용하여 커패시터 유전 층 (635) 전체에 형성된다. 전도 층 (636)은 커패시터 유전 (635) 상에 및 부분적으로 절연 단리 층 (633) 상에 연장된다.
이어서, 절연 단리 층 (633), 커패시터 유전 층 (634), 제2 커패시터 유전 층 (635), 전도 층 (636)은 구리 후막 소성 조건 하에서 동시소성되어 생성된 구조체를 함께 소결시킨다. 후소성 구조체 단면은 도 6E의 정면도에 나타나 있다. 커패시터 유전 층 (634) 및 (635) 간의 경계가 동시소성 동안 효과적으로 제거되기 때문에, 소성은 커패시터 유전 층 (634) 및 (635)로부터 형성된 단일 커패시터 유전 (638) 층을 생성한다. 소성은 소성 공정 동안 균열되지 않는 절연 단리 층 (637)을 또한 생성한다. 커패시터 유전 층 (638)을 캡슐화하는 상부 전극 (639)은 동시소성 단계로부터 또한 생성된다. 구리 포일상에서 질소중 약 900℃에서 피크 온도에서 10분 동안 소성될 경우, 생성된 유전체 (638)은 유전 상수가 약 3000이고 손실 계수가 약 2.5％일 수 있다. 커패시터 유전체 (638)에 대한 물질 상이한 특성을 획득하기 위해 다른 소성 조건이 또한 사용될 수 있다.
도 6F에서, 포일 (610)에 프리프레그 물질 (640)이 적층되고 유전체 (638)을 피복하는 제2 전극은 프리프레그 물질에 대면한다. 적층은, 예를 들면 제1 실시양 태에서 기술한 물질 및 방법을 사용하여 수행할 수 있다. 포일 (650)은 회로를 생성하기 위한 표면을 제공하기 위해 적층물 (640)의 반대면에 적용될 수 있다.
적층 후, 포토레지스트가 포일 (610) 및 (650)에 적용된다. 포토레지스트는 이미징되고 현상되어 패턴화된 포토레지스트 (660)을 형성한다. 포일 (650) 상의 포토레지스트 (662)는 본 제조 순서에서와 같은 본 단계에서 이미징 및 현상될 수 없으며, 구리 포일 (650)은 일반적으로 마지막 외부층 가공 동안 패턴화된다.
포일 (610)은 에칭되고, 포토레지스트 (660) 및 (662)는 표준 인쇄 배선 기판의 가공 물질 및 조건을 사용하여 스트리핑되어 도 6h에 나타난 물품이 형성된다. 에칭은 포일 (610)에 나머지 포일 및 제1 전극 (632)로부터 단리되는 제3 커패시터 포일 전극 (618)을 생성하는 트렌치 (615)를 형성한다. 제1 커패시터 전극 (632), 제2 커패시터 전극 (639), 제3 커패시터 전극 (618), 제1 유전체 (628), 및 제2 유전체 (638)은 두 유전 층 커패시터 (600)의 구조체를 형성한다.
도 6i는 도 6h에 나타내진 물품의 저부 평면도이다. 도 6i에서, 두 커패시터 구조체 (600)은 포일 (610) 중의 트렌치 (615)를 에칭하는 것으로부터 형성되는 것으로 나타내져 있다. 그러나, 상기 수는 예시적인 것이고, 임의의 수의 커패시터가 본원에 논의되는 실시양태에 따라 형성될 수 있다. 도 6i는 동일한 형상의 두 커패시터 (600)을 도시하나, 본 발명의 실시양태는 상이한 치수 및(또는) 형태의 커패시터를 형성할 수 있다.
도 6j를 참고하면, 추가의 적층물 (645) 및 구리 포일 (670)은 도 6h에 나타난 물품에 적층될 수 있다. 이후에 관통 홀 비아 (6010) 및 마이크로비아 (6020) 은 천공되거나 도금될 수 있다. 이후에 포토레지스트가 외부층 구리 포일 (610) 및 (670)에 적용될 수 있다. 포토레지스트는 이미징되고 현상되고, 구리 포일은 에칭되고, 나머지 포토레지스트는 외부 회로를 완성하도록 스트리핑되어, 도 6k에 나타낸 물품이 생성된다. 기판은 내변색 코팅과 같은 추가의 처리를 하여 회로 기판 (6000)을 완성할 수 있다.
기술한 제작 방법은 인쇄 배선 기판 (6000)의 중간층에 내장 커패시터 (600)이 있는 3개의 금속 층 인쇄 배선 기판에 대해 적합하다. 그러나, 제작 순서는 변할 수 있고, 인쇄 배선 기판 (6000)은 임의의 개수의 층을 가질 수 있다. 본 발명의 실시양태에 따른 내장 커패시터는 다층 인쇄 배선 기판의 임의의 층에 위치할 수 있다.
상기 실시양태에서, 후막 페이스트는 세라믹, 유리, 금속 또는 기타 고형물의 미분된 입자를 포함할 수 있다. 입자의 크기는 1 마이크론 또는 그 미만일 수 있고, 분산제 및 유기 용매의 혼합물 중에 용해된 중합체를 포함하는 "유기 비히클" 중에 분산될 수 있다.
소성 후에 후막 유전 물질은 유전 상수(K)가 높을 수 있다. 예를 들면, 높은 K 후막 유전체는 높은 유전 상수 분말("기능성 상")을 도핑제 (dopant) 및 유리 분말과 혼합하고 후막 스크린 인쇄 비히클로 혼합물을 분산시킴으로써 형성할 수 있다. 소성 동안, 커패시터 물질의 유리 성분은 피크 소성 온도에 도달하기 전에 연화되고 유동하고, 합체되어, 소성 커패시터 복합체를 형성하는 기능성 상을 캡슐화한다.
높은 K 기능성 상은 결정성 바륨 티타네이트 (BT), 납 지르코네이트 티타네이트 (PZT), 납 란탄 지르코네이트 티타네이트 (PLZT), 납 마그네슘 니오베이트 (PMN) 및 바륨 스트론튬 티타네이트 (BST)와 같은 화학식 ABO3의 페로브스카이트 (perovskite)를 포함한다. 바륨 티타네이트는 소성 공정에 사용되는 환원 조건에 비교적 영향을 받지 않기 때문에 구리 포일상 소성에서 사용하기에 유리하다.
통상적으로, 유전 물질의 후막 유리 성분은 높은 K 기능성 상에 대해 불활성이고 복합체를 점착성으로 결합하고 커패시터 복합체를 기판에 결합시키도록 실질적으로 기능한다. 바람직하게는 높은 K 기능성 상의 유전 상수를 과도하게 희석시키지 않도록 단지 적은 양의 유리가 사용된다. 유리는, 예를 들면 칼슘-알루미늄-붕규산염, 납-바륨-붕규산염, 마그네슘-알루미늄-규산염, 희토류 붕산염 또는 기타 유사한 조성물일 수 있다. 희석 효과가 보다 덜 중요하고 복합체의 높은 유전 상수가 유지될 수 있기 때문에 비교적 높은 유전 상수를 갖는 유리의 사용이 바람직하다. 조성 Pb5ge3O11의 납 게르마네이트 유리는 유전 상수가 대략 150인 강유전성의 유리이므로 적합하다. 납 게르마네이트의 개질된 변형물이 또한 적합하다. 예를 들면, 납은 바륨에 의해 부분적으로 치환될 수 있고 게르마늄은 규소, 지르코늄 및(또는) 티타늄에 의해 부분적으로 치환될 수 있다.
전극 층을 형성하기 위해 사용되는 페이스트는 구리, 니켈, 은, 은-팔라듐 조성물, 또는 이들 화합물의 혼합물의 금속 분말을 기재로 할 수 있다. 구리 분말 조성물이 바람직하다.
바람직한 소결 온도는 금속 기재 용융 온도, 전극 용융 온도 및 유전 조성물의 화학적 및 물리적 특성에 의해 결정된다. 예를 들면, 상기 실시양태에 사용하기 적합한 소결 조건의 한 세트는 대략 900℃의 상승 온도에서 체류 시간이 10분인 질소 소성 공정이다.
본 발명의 상기 설명은 본 발명을 예시하고 설명하는 것이다. 추가적으로, 개시 내용은 본 발명의 단지 선택된 바람직한 실시양태를 나타내고 기술하나, 본 발명은 각종 기타 조합, 변형, 및 환경에 사용할 수 있고 본원에 나타내지고, 상기 교시에 상응하는 본 발명 개념 범위 내에서 및(또는) 관련 분야의 기술 또는 지식 내에서 변경 또는 변형될 수 있음을 이해하여야 한다.
본원 상기에 기술된 실시양태는 본 발명의 실행에 대해 알고 있는 최상의 모드를 설명하고 다른 당업자들이 이와 같거나 다른 실시양태의 본 발명을 특정 분야 또는 발명의 용도에 의해 요구되는 각종 변형과 함께 이용할 수 있게 하고자 하는 것을 의도한다. 따라서, 본 기재 내용은 본원에 개시된 형태로 본 발명을 제한하고자 하는 의도는 아니다. 또한, 첨부된 특허청구범위는 상세한 설명에서 명백하게 규정되지 않은 또 다른 실시양태를 포함하는 것으로 해석되어야 한다.
<실시예>
PWB(인쇄 배선 기판) 기재를 유전체를 완전히 캡슐화하는 스크린 인쇄 전극이 있는 내장 커패시터로 제조하였다. 4-층 디자인을 층 2 (L2) 상에 위치하는 세라믹 커패시터를 갖는 PWB 구조체에 사용하였다. 먼저, L2/L3을 포함하는 내부층을 제조한 후 층 1 및 4와 적층하여 PWB 스택을 완성하였다. 1oz NT-TOI 구리 포 일을 L2에 사용하였다. TOI 포일은 단일면 무-아연 처리된 전착 포일이었으며 광범위한 유기 기재 상에서 높은 결합 강도를 제공하도록 고안되었다. 따라서, 커패시터를 갖는 내부층은 기판 구축에 사용되는 1080 FR4 프리프레그에 대한 적당한 접착력을 보장하도록 산화물 공정을 받을 필요가 없다. 125 psi의 저 적층압을 내부층 및 마지막 적층 모두에 사용하여 세라믹 커패시터에 임의의 물리적 손상을 유발하는 것을 피하였다. 커패시터 높이는 대략 35 ㎛였고 유전체를 완전히 캡슐화하는 스크린 인쇄 전극 10 ㎛ 및 세라믹 유전체 20 ㎛를 포함하였다. 각 층에서 FR4의 두 겹은 최종 기판에서 약 150 ㎛였다.
기판 상의 외부 마감재는 ENIG(무전해 Ni/Au)였다. 모든 구리 에칭은 알칼리 에칭제로 수행하였다. 마이크로비아를 사용하여 내장 커패시터를 기재의 표면 상의 구리 패드에 연결시켰다.
총 39개의 마감된 PWB 패널을 제조하였다. 각 패널은 본 발명에 논의된 디자인의 커패시터를 갖는 6개의 쿠폰을 갖는다. 각 쿠폰은 18개의 커패시터를 갖는다.
본 발명은 전극 및 내부층을 형성하고, 후막 포일상 소성된 커패시터를 내장하고, 유전체에서 상기 균열을 일으키지 않는 인쇄 배선 기판을 형성하는 신규한 방법(들)을 제공한다.
Claims (17)
- 금속 포일을 제공하는 단계;금속 포일 상에 유전 층을 형성하는 단계;상기 유전 층의 전체 및 상기 금속 포일의 적어도 일부분 상에 상기 유전 층을 캡슐화하는 제1 전극을 형성하는 단계;내장 커패시터를 소성하는 단계; 및금속 포일을 에칭하여 제2 전극을 형성하는 단계를 포함하는 내장 커패시터의 형성 방법.
- 제1항에 있어서, 상기 금속 포일 상에 상기 유전 층을 형성하기 이전에 상기 금속 포일 상에 절연 단리 층을 형성하는 단계를 더 포함하는 내장 커패시터의 형성 방법.
- 제1항에 있어서, 상기 제1 전극 상에 절연 단리 층을 형성하는 단계를 더 포함하는 내장 커패시터의 형성 방법.
- 제2항 또는 제3항에 있어서,상기 제1 전극 상에 제2 커패시터 유전 층을 형성하는 단계;상기 제2 커패시터 유전 층의 전체 및 상기 절연 단리 층의 적어도 일부분 및 상기 금속 포일의 적어도 일부분 상에 상기 제2 커패시터 유전 층을 캡슐화하는 후속 전극을 형성하여, 두 유전 층 구조체를 형성하는 단계; 및상기 구조체를 소성하는 단계를 더 포함하는 내장 커패시터의 형성 방법.
- 제4항에 있어서, 상기 제1 전극 상에 제2 절연 단리 층을 형성하는 단계를 더 포함하는 내장 커패시터의 형성 방법.
- 제1항 내지 제3항 중 어느 한 항에 따른 방법에 의해 형성된 커패시터.
- 제6항에 따른 커패시터를 포함하는 전자 소자.
- 금속 포일을 제공하는 단계;금속 포일 상에 유전체를 형성하여, 상기 금속 포일의 유전체가 형성된 부품면 및 부품면의 반대면인 포일면을 형성하는 단계;유전체의 전체 및 금속 포일의 일부분 상에 상기 유전체를 캡슐화하는 제1 전극을 형성하는 단계;하나 이상의 프리프레그(prepreg) 물질에 금속 포일의 부품면을 적층하는 단계;금속 포일을 에칭하여 제2 전극을 형성하는 단계를 포함하며, 제1 캡슐화 전극, 유전체 및 제2 전극이 커패시터를 형성하는 것인 소자의 제조 방법.
- 제8항에 있어서, 하나 이상의 프리프레그 물질에 커패시터에 연결하는 하나 이상의 비아(via)를 형성하는 것을 포함하는 소자의 제조 방법.
- 금속 포일, 하나 이상의 유전 물질 층, 및 유전 물질의 제1 층의 전체 및 금속 포일의 일부분을 피복하여 유전 물질의 제1 층을 캡슐화하는 인쇄된 전극으로부터 형성되는 제1 전극;제1 전극에 이웃하며 유전 물질인 프리프레그 물질; 및금속 포일로부터 형성되고 상기 유전 물질의 제1 층 및 유전 물질인 프리프레그 물질에 이웃한 제2 전극을 포함하는, 유전 물질인 프리프레그 물질과 추가 적층물 사이에 내장된 하나 이상의 커패시터를 포함하는 전자 소자.
- 부품면 및 포일면을 갖는 금속 포일을 제공하는 단계;금속 포일 위에 절연 단리 층을 형성하는 단계;금속 포일 상에 절연 단리 층으로 둘러싸여 있고 절연 단리 층과 접촉하는 유전체를 형성하는 단계;유전체의 전체, 절연 단리 층의 일부분 및 금속 포일의 일부분 상에 상기 유전체를 캡슐화하는 제1 전극을 형성하는 단계;하나 이상의 프리프레그 물질에 금속 포일의 부품면을 적층하는 단계;금속 포일을 에칭하여 제2 전극을 형성하는 단계를 포함하며, 제1 캡슐화 전극, 유전체 및 제2 전극이 커패시터를 형성하는 것인 소자의 제조 방법.
- 제11항에 있어서, 절연 층이 또한 에칭 화학물질이 커패시터 유전체와 접촉하는 것을 방지하는 장벽 층으로도 기능하는 것인 소자의 제조 방법.
- 제11항에 있어서, 금속 포일을 에칭한 후에 하나 이상의 추가 프리프레그 물질에 소자를 적층하는 소자의 제조 방법.
- 제13항에 있어서, 프리프레그 물질에 커패시터에 연결하는 하나 이상의 비아를 형성하는 것을 포함하는 소자의 제조 방법.
- 금속 포일, 하나 이상의 유전 물질 층, 절연 단리 층 및 상기 유전 물질의 제1 층의 전체, 절연 단리 층의 일부분 및 금속 포일의 일부분을 피복하여 유전 물질의 제1 층을 캡슐화하는 인쇄된 전극으로부터 형성되는 제1 전극;제1 전극 및 절연 단리 층에 이웃하며 유전 물질인 프리프레그 물질; 및상기 금속 포일로부터 형성되고 상기 유전 물질의 제1 층 및 유전 물질인 프리프레그 물질에 이웃한 제2 전극을 포함하는, 유전 물질인 프리프레그 물질과 추가 적층물 사이에 내장된 하나 이상의 커패시터를 포함하는 전자 소자.
- 제8항, 제11항 및 제14항 중 어느 한 항에 따른 방법에 의해 형성되는 전자 소자.
- 제7항, 제10항 및 제15항 중 어느 한 항에 있어서, 전자 소자가 인터포저(interposer), 인쇄 배선 기판, 복합칩 모듈, 면적 어레이 패키지(area array package), 시스템-온-패키지(system-on-package), 및 시스템-인-패키지(system-in-package)로부터 선택되는 것인 전자 소자.
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