JP2019165072A - 配線基板、半導体モジュール及び配線基板の製造方法 - Google Patents

配線基板、半導体モジュール及び配線基板の製造方法 Download PDF

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Abstract

【課題】膜状のキャパシタを内蔵した配線基板において、該キャパシタの面積利用効率を向上させる。【解決手段】配線基板は、基体と、基体の表面に設けられた第１の導電膜と、基体の第１の導電膜を挟んで反対側に配置された第２の導電膜と、第１の導電膜と第２の導電膜の間に設けられた誘電体膜と、を含む膜状のキャパシタと、基体に設けられ、基体及びキャパシタを貫通し、第２の導電膜に電気的に接続され且つ第１の導電膜から絶縁された第１の貫通ビアと、基体に設けられ、基体を貫通し、第１の導電膜に電気的に接続され且つ第２の導電膜から絶縁された第２の貫通ビアと、を含む。【選択図】図１

Description

開示の技術は、配線基板、半導体モジュール及び配線基板の製造方法に関する。
キャパシタを有する配線基板に関する技術として、例えば以下の技術が知られている。例えば、第１の電極層上に形成された誘電体層と、誘電体層上に形成された第２の電極層とを有するキャパシタの第１の電極層または第２の電極層と接続される、キャパシタを貫通するように形成された複数のビア配線を備えた配線基板が知られている。
また、第１の電極、第２の電極及び第１及び第２の電極の間に設けられたキャパシタを含む配線基板が知られている。この配線基板において、第１の電極には、第２のビアを通すための開口が設けられている。第２の電極には、第１及び第２のビアを通すための開口がビア毎に設けられている。誘電体には、第１及び第２のビアを通すための開口がビア毎に設けられている。
特開２００６−１７３４９４号公報 特開２００７−１８４３２４号公報
ハイエンドコンピュータ用ＣＰＵ（Central Processing Unit）の開発競争は日々熾烈を極め、高性能化の要求から大型化、高速化が進んでいる。ＣＰＵの性能を向上させる主な要素は、トランジスタ数の増加と伝送速度の増加である。これに伴って、ＣＰＵの消費電力が増大すると共に、チップサイズも拡大する。ＣＰＵの性能が向上すれば、当然、それを活用したコンピュータの性能も向上することが期待される。しかしながら、ＣＰＵを装置として活用していくためには、ＣＰＵを構成する半導体チップをパッケージ基板と呼ばれる多層配線基板に実装し、ＣＰＵモジュールを形成することが求められる。従って、高性能なコンピュータの実現には、ＣＰＵの性能を損なうことなく装置として機能させるための、高性能なパッケージ基板を開発していくことが必要不可欠となっている。
高性能なＣＰＵモジュールとして、ＣＰＵの性能を最大限に引き出す上での課題は複数あるが、その一つに、ＣＰＵを構成する半導体チップへ電流が流れる際に発生する電源変動ノイズの抑制が挙げられる。この問題はＣＰＵの高性能化のみならず、消費電力の削減のための低動作電圧化とともに重要度が増加している。電源変動ノイズの抑制は、特に、ハイエンドコンピュータ用ＣＰＵのように、多数のトランジスタを内蔵し、大電流が必要とされる場合において、最大の課題であると言っても過言ではない。
そこで、パッケージ基板の内部の、ＣＰＵ直下領域にチップ型のデカップリング・コンデンサを埋め込む検討が進められた。しかしながら、パッケージ基板のＣＰＵ直下領域は、ＣＰＵへの電源供給路としても使用される。パッケージ基板を貫通する電源、および、グランドのための貫通ビアを、パッケージ基板のＣＰＵ直下領域に配置した場合には、デカップリング・コンデンサをＣＰＵ直下領域に配置することは困難である。従って、デカップリング・コンデンサをＣＰＵ直下領域から離間した位置に配置せざるを得ず、この場合、十分なノイズ抑制効果を得ることが困難となる。
そこで、デカップリング・コンデンサとして、薄膜状のキャパシタを使用する検討が進められている。薄膜状のキャパシタは、１μｍ以下の強誘電体膜の表裏に電極を形成した三層構造を有する。薄膜状のキャパシタには、電極及び誘電体膜を貫通する貫通孔を形成する加工が可能である。従って、薄膜キャパシタを、パッケージ基板のＣＰＵ直下領域に配置することで、貫通ビアをＣＰＵ直下領域に有しながら、ＣＰＵとデカップリング・コンデンサとの距離を最短とすることが可能となる。
薄膜状のキャパシタをデカップリング・コンデンサとして使用する場合、薄膜状のキャパシタの一方の電極を電源電位に接続し、薄膜状のキャパシタの他方の電極をグランド電位に接続する必要がある。従って、薄膜状のキャパシタのグランド電位に接続される電極には、電源電位が供給される貫通ビアに対して、クリアランスを設けて絶縁する必要がある。同様に、薄膜状のキャパシタの電源電位に接続される電極には、グランド電位が供給される貫通ビアに対して、クリアランスを設けて絶縁する必要がある。
薄膜状のキャパシタにおいては、一方の電極と他方の電極とが重なる領域がキャパシタとして機能する有効エリアとなる。従って、両電極に、貫通ビアに対するクリアランスを設けると、有効エリアが減少する。その結果、パッケージ基板におけるキャパシタのコストが上昇する。
開示の技術は、１つの側面として、膜状のキャパシタを内蔵した配線基板において、該キャパシタの面積利用効率を向上させることを目的とする。
開示の技術に係る配線基板は、基体と、膜状のキャパシタと、第１の貫通ビアと、第２の貫通ビアとを含む。前記キャパシタは、前記基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含む。前記第１の貫通ビアは、前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁されている。前記第２の貫通ビアは、前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁されている。
開示の技術は、一つの側面として、膜状のキャパシタを内蔵した配線基板において、該キャパシタの面積利用効率を向上させることができる、という効果を奏する。
開示の技術の実施形態に係る配線基板の構成を模式的に示す断面図である。 開示の技術の実施形態に係る配線基板の構成の一例を示す断面図である。 開示の技術の実施形態に係るキャパシタと第１の貫通ビアとの位置関係を模式的に示す平面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の構成を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板において、キャパシタの第２の導電膜に形成される開口部を模式的に示す平面図である。 比較例に係る配線基板において、キャパシタの第１の導電膜に形成される開口部を模式的に示す平面図である。 比較例に係る配線基板において、キャパシタの有効エリアを模式的に示す平面図である。 開示の技術の実施形態に係る配線基板の構成の一例を示す断面図である。 開示の技術の実施形態に係る半導体モジュールの構成の一例を示す断面図である。
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
[第１の実施形態]
図１は、開示の技術の実施形態に係る配線基板１の構成を模式的に示す断面図である。配線基板１は、ガラス繊維の織物にエポキシ樹脂を含浸させた繊維強化樹脂を含んで構成される基体１０と、基体１０の表面に絶縁膜２０を介して設けられた薄膜状のキャパシタ３０とを含む。すなわち配線基板１は、キャパシタ内蔵基板である。
キャパシタ３０は、基体１０の厚さ方向外側に配置された第１の導電膜３１と、基体１０の厚さ方向内側に配置された第２の導電膜３２と、第１の導電膜３１と第２の導電膜３２との間に設けられた誘電体膜３３と、を含んで構成されている。第１の導電膜３１は、キャパシタ３０の一方の電極として機能する。第１の導電膜３１は、一例として、厚さ２０μｍ程度のニッケル（Ｎｉ）を含んで構成されている。第２の導電膜３２は、キャパシタ３０の他方の電極として機能する。第２の導電膜３２は、一例として厚さ２０μｍ程度の銅（Ｃｕ）を含んで構成されている。誘電体膜３３は、一例として、厚さ１μｍ程度のチタン酸バリウム（ＢＴＯ）を含んで構成されている。キャパシタ３０の外形サイズは、基体１０の外形サイズよりも小さい。すなわち、配線基板１は、キャパシタ３０の形成領域Ｒ１の外側にキャパシタ３０の非形成領域Ｒ２を有する。キャパシタ３０の表面は、絶縁膜２１によって覆われている。
配線基板１は、キャパシタ３０の形成領域Ｒ１に設けられた、絶縁膜２１、キャパシタ３０、絶縁膜２０及び基体１０を貫通する第１の貫通ビア４０を有する。第１の貫通ビア４０は、絶縁膜２１、キャパシタ３０、絶縁膜２０及び基体１０を貫通する貫通孔の内壁に導電膜４１を形成することで形成される。上記貫通孔の内部には、エポキシ樹脂等の絶縁体４２が充填されている。第１の貫通ビア４０の導電膜４１は、キャパシタ３０の第２の導電膜３２に電気的に接続され且つキャパシタ３０の第１の導電膜３１から絶縁されている。キャパシタ３０の第２の導電膜３２は、誘電体膜３３の全面に亘り誘電体膜３３に接合されている。一方、キャパシタ３０の第１の導電膜３１は、第１の貫通ビア４０との間に間隙（クリアランス）３４を有して誘電体膜３３に接合されている。配線基板１において、キャパシタ３０を貫通する貫通ビアは、第２の導電膜３２に電気的に接続され、第１の導電膜３１から絶縁された第１の貫通ビア４０のみによって構成されている。
配線基板１は、キャパシタ３０の非形成領域Ｒ２（すなわち、キャパシタ３０の外側）に設けられた、絶縁膜２１、２０及び基体１０を貫通する第２の貫通ビア５０を有する。第２の貫通ビア５０は、絶縁膜２１、２２及び基体１０を貫通する貫通孔の内壁に導電膜５１を形成することで形成される。上記貫通孔の内部には、エポキシ樹脂等の絶縁体５２が充填されている。第２の貫通ビア５０の導電膜５１は、キャパシタ３０の第１の導電膜３１に電気的に接続され且つキャパシタ３０の第２の導電膜３２から絶縁されている。
絶縁膜２１の表面には、第２の貫通ビア５０の導電膜５１に電気的に接続された接続配線６０が設けられている。絶縁膜２１の内部には、接続配線６０とキャパシタ３０の第１の導電膜３１とを電気的に接続する複数の層間接続ビア（IVH: Interstitial Via Hole）６１が設けられている。すなわち、第２の貫通ビア５０は、接続配線６０及び複数の層間接続ビア６１を介してキャパシタ３０の第１の導電膜３１に電気的に接続されている。
第１の貫通ビア４０には、例えば電源電位が印加され、第２の貫通ビア５０には、例えばグランド電位が印加される。従って、キャパシタ３０の第２の導電膜３２には、第１の貫通ビア４０を介して電源電位が印加され、キャパシタ３０の第１の導電膜３１には、第２の貫通ビア５０を介してグランド電位が印加される。すなわち、キャパシタ３０は、デカップリング・コンデンサとして機能するものであってもよい。
キャパシタ３０は、その外周部に第１の導電膜３１が形成されていない領域Ｒ３を有する。すなわち、キャパシタ３０の外周部は、誘電体膜３３と第２の導電膜３２との２層構造となっている。この構造によれば、第１の導電膜３１と第２の導電膜３２とがキャパシタ３０の端面において接触し、電源−グランド間ショートが発生するリスクを低減することができる。なお、第１の導電膜３１の外周部と内周部とを分断するリング状の溝が、第１の導電膜３１の外縁に沿って設けられていてもよい。この構造によれば、第１の導電膜３１の外周部と第２の導電膜３２とがキャパシタ３０の端面において接触した場合でも、電源−グランド間ショートの発生を回避することができる。
図２は、配線基板１の具体的な構成の一例を示す断面図である。配線基板１は、基体１０をコア層１０Ａとして含み、基体１０の第１の面Ｓ１の側及び第１の面Ｓ１の側とは反対側の第２の面Ｓ２の側にそれぞれ複数のビルドアップ層７０が設けられたビルドアップ基板の形態を有していてもよい。
コア層１０Ａは、ＣＣＬ（copper clad laminate）とプリプレグとを交互に積層して構成されている。図２に示す例では、８層の配線層を有するコア層１０Ａが例示されている。
複数のビルドアップ層７０は、プリプレグの形成、穴開け加工、配線の形成を繰り返すことで形成される。図２に示す例では、コア層１０Ａの両面にそれぞれ６層のビルドアップ層７０を積層した構成が例示されている。また、図２に示す例では、薄膜状のキャパシタ３０は、コア層１０Ａとして機能する基体１０の第１の面Ｓ１の側及び第２の面Ｓ２の側にそれぞれ設けられている。
配線基板１は、キャパシタ３０の形成領域Ｒ１に設けられた、コア層１０Ａ及びキャパシタ３０を貫通する複数の第１の貫通ビア４０を有する。複数の第１の貫通ビア４０の各々の導電膜４１は、キャパシタ３０の第２の導電膜３２に電気的に接続され且つキャパシタ３０の第１の導電膜３１から絶縁されている。
ここで、図３は、キャパシタ３０と第１の貫通ビア４０との位置関係を模式的に示す平面図である。図３に示すように、複数の第１の貫通ビア４０のうちの一部は、キャパシタ３０の外縁を通過するようにキャパシタ３０の外縁に対応する位置に設けられている。
配線基板１は、キャパシタ３０の非形成領域Ｒ２（すなわち、キャパシタ３０の外側）に設けられた、コア層１０Ａを貫通する複数の第２の貫通ビア５０を有する。複数の第２の貫通ビア５０の各々の導電膜５１は、コア層１０Ａの両面に形成された接続配線６０及び複数の層間接続ビア６１を介してキャパシタ３０の第１の導電膜３１に電気的に接続されている。なお、図２において、接続配線６０の、第２の貫通ビア５０に接続された部分と、層間接続ビア６１に接続された部分とが互いに分断されて示されているが、これらの各部分は、図２に示す断面とは異なる断面において互いに接続されている。複数の第２の貫通ビア５０の導電膜５１は、キャパシタ３０の第２の導電膜３２から絶縁されている。
コア層１０Ａとして機能する基体１０の第１の面Ｓ１の側及び第２の面Ｓ２の側にそれぞれ設けられたキャパシタ３０は、第１の貫通ビア４０及び第２の貫通ビア５０を介して互いに並列接続されている。
複数の層間接続ビア６１同士の間隔は、複数の第１の貫通ビア４０同士の間隔よりも狭くなっている。また、複数の層間接続ビア６１の数は、複数の第１の貫通ビア４０の数よりも多くなっている。すなわち、複数の層間接続ビア６１は、複数の第１の貫通ビア４０よりも高密度で形成されている。
以下に、開示の技術の実施形態に係る配線基板１の製造方法について説明する。図４Ａ〜図４Ｏは、配線基板１の製造方法の一例を示す断面図である。
初めに、ＣＣＬ１１と、プリプレグ１２とを図４Ａに示すように交互に積層することで、コア層１０Ａとして機能する基体１０を作製する（図４Ｂ）。ＣＣＬ１１は、ガラス繊維の織物にエポキシ樹脂を含浸させた繊維強化樹脂の表裏に銅箔等の導電膜を貼り付けた後、この導電膜をパターニングすることで作製される。ＣＣＬ１１を構成する繊維強化樹脂として、例えば日立化成製Ｅ６７９ＦＧＲを用いることができる。次に、基体１０の最表面に形成された導電膜１３をパターニングする（図４Ｃ）。
次に、例えば真空ラミネート法により、コア層１０Ａとして機能する基体１０の第１の面Ｓ１及び第２の面Ｓ２にそれぞれ絶縁膜２０を形成する。絶縁膜２０として、例えば、味の素製ＧＺ−４１を用いることができる（図４Ｄ）。
次に、外形が、例えば１辺２０ｍｍ程度の正方形となるように切断した薄膜状のキャパシタ３０を絶縁膜２０上に配置する。キャパシタ３０は、基体１０の厚さ方向外側に配置される第１の導電膜３１と、基体１０の厚さ方向内側に配置される第２の導電膜３２と、第１の導電膜３１と第２の導電膜３２の間に設けられた誘電体膜３３と、を含む。キャパシタ３０は、コア層１０Ａとして機能する基体１０の第１の面Ｓ１の側及び第２の面Ｓ２の側の両側において、基体１０の中央に配置される。その後、キャパシタ３０の表面をＰＥＴ（Polyethyleneterephthalate）フィルム（図示せず）によって保護した後、例えば真空ラミネート法によりキャパシタ３０を絶縁膜２０に密着させる。次に、ＰＥＴフィルムを剥離した後、絶縁膜２０を熱硬化させる（図４Ｅ）。
次に、ウェットエッチングにより、キャパシタ３０の、基体１０の厚さ方向外側に配置された第１の導電膜３１をパターニングする。第１の導電膜３１は、後の工程において形成される第１の貫通ビア４０との間に間隙（クリアランス）を有するように、第１の貫通ビア４０の径よりも大きい径の開口部３１Ａが形成される。また、第１の導電膜３１は、外周部が除去される。これにより、キャパシタ３０は、外周部に第１の導電膜３１が形成されていない領域Ｒ３を有することとなり、キャパシタ３０の外周部は、誘電体膜３３と第２の導電膜３２との２層構造となる（図４Ｆ）。
次に、コア層１０Ａとして機能する基体１０の表面に絶縁膜２１を形成する。キャパシタ３０の表面は絶縁膜２１によって覆われる。絶縁膜２１として、例えば、味の素製ＧＺ−４１を用いることができる。その後、絶縁膜２１を熱硬化させる（図４Ｇ）。
次に、ドリル加工により、複数の第１の貫通ビア４０を構成する複数の貫通孔４０Ａ及び複数の第２の貫通ビア５０を構成する複数の貫通孔５０Ａを形成する。複数の貫通孔４０Ａの各々は、キャパシタ３０の形成領域Ｒ１に形成され、基体１０の両面に設けられた絶縁膜２１、２０及びキャパシタ３０とともに基体１０を貫通する。複数の貫通孔４０Ａのうちの一部は、第１の導電膜３１に形成された開口部３１Ａを通過するように、開口部３１Ａに対応する位置に設けられる。複数の貫通孔４０Ａのうちの他の一部は、キャパシタ３０の外縁を通過するように、キャパシタ３０の外縁に対応する位置に設けられる。複数の貫通孔５０Ａの各々は、キャパシタ３０の非形成領域Ｒ２、すなわち、キャパシタ３０の外側に形成され、基体１０の両面に設けられた絶縁膜２１、２０とともに基体１０を貫通する（図４Ｈ）。
次に、レーザ加工により、キャパシタ３０の第１の導電膜３１に達する複数の開口部６２を絶縁膜２１に形成する。開口部６２は、層間接続ビア６１を構成する。複数の開口部６２は、複数の貫通孔４０Ａよりも高密度で形成される（図４Ｉ）。
次に、めっき処理により、複数の開口部６２の各々に、銅等の導電体を埋め込むことで、複数の層間接続ビア６１を形成する。このめっき処理により、貫通孔４０Ａ及び５０Ａの内壁をそれぞれ覆う導電膜４１及び５１を形成する。更にこのめっき処理により、絶縁膜２１の表面に導電膜８０を形成する（図４Ｊ）。
次に、貫通孔４０Ａ及び５０Ａの内部に、それぞれ、エポキシ樹脂等の絶縁体４２及び５２を充填する。その後、めっき処理により、貫通孔４０Ａ及び５０Ａの開口端を塞ぐように、絶縁膜２１の表面全体を覆う導電膜８１を形成する（図４Ｋ）。
次に、導電膜８０及び８１をパターニングする。これにより、キャパシタ３０の形成領域Ｒ１において、キャパシタ３０の第２の導電膜３２に電気的に接続され且つキャパシタ３０の第１の導電膜３１から絶縁された第１の貫通ビア４０が形成される。また、キャパシタ３０の非形成領域Ｒ２において、接続配線６０及び層間接続ビア６１を介してキャパシタ３０の第１の導電膜３１に電気的に接続され且つキャパシタ３０の第２の導電膜３２から絶縁された第２の貫通ビア５０が形成される（図４Ｌ）。なお、接続配線６０は、導電膜８０及び８１をパターニングすることによって形成される配線である。
次に、コア層１０Ａとして機能する基体１０の第１の面Ｓ１の側及び第２の面Ｓ２の側の両側にビルドアップ層７０を形成する。ビルドアップ層７０は、プリプレグ７１の形成、穴開け加工、配線７２の形成を行うことで形成される（図４Ｍ）。必要に応じて、複数のビルドアップ層７０が、コア層１０Ａの両面に積層される。第１の貫通ビア４０及び第２の貫通ビア５０は、ビルドアップ層７０に設けられた配線７２により配線基板１の最表面にまで引き出される（図４Ｎ）。
次に、ビルドアップ層７０の最表面にソルダーレジスト９０を形成する。続いて、ソルダーレジスト９０に開口部９１を形成することで、ビルドアップ層７０の最表面に設けられた配線７２を露出させる（図４Ｏ）。以上の各工程を経ることにより、コア層１０Ａの両面に薄膜状のキャパシタ３０及び複数のビルドアップ層７０が設けられた配線基板１が完成する。
図５は、比較例に係る配線基板１Ｘの構成を示す断面図である。比較例に係る配線基板１Ｘは、開示の技術の実施形態に係る配線基板１と同様、薄膜状のキャパシタ３０を内蔵したキャパシタ内蔵基板である。また、比較例に係る配線基板１Ｘは、コア層１０Ａとして機能する基体１０の両面にビルドアップ層７０が設け得られたビルドアップ基板の形態を有する。
薄膜状のキャパシタ３０は、基体１０の厚さ方向外側に配置された第１の導電膜３１と、基体１０の厚さ方向内側に配置された第２の導電膜３２と、第１の導電膜３１と第２の導電膜３２の間に設けられた誘電体膜３３を有する。キャパシタ３０は、コア層１０Ａとして機能する基体１０の第１の面Ｓ１の側及び第２の面Ｓ２の側にそれぞれ設けられている。キャパシタ３０の外形サイズは、基体１０の外形サイズと略同じであり、キャパシタ３０は、基体１０の略全面を覆っている。比較例に係る配線基板１Ｘにおいて、第２の導電膜３２に電源電位が印加され、第１の導電膜３１にはグランド電位が印加されるものとする。
比較例に係る配線基板１Ｘは、キャパシタ３０及びコア層１０Ａを貫通する複数の貫通ビア４５、５５を有する。複数の貫通ビア４５、５５のうちの電源電位が供給される貫通ビア４５は、キャパシタ３０の第２の導電膜３２に電気的に接続され且つキャパシタ３０の第１の導電膜３１から絶縁されている。複数の貫通ビア４５、５５のうちのグランド電位が供給される貫通ビア５５は、キャパシタ３０の第１の導電膜３１に電気的に接続され且つキャパシタ３０の第２の導電膜３２から絶縁されている。
キャパシタ３０の第１の導電膜３１は、電源電位が供給される貫通ビア４５との間に間隙（クリアランス）を有するように、貫通ビア４５の径よりも大きい径の開口部３１Ａを有する。キャパシタ３０の第２の導電膜３２は、グランド電位が供給される貫通ビア５５との間に間隙（クリアランス）を有するように、貫通ビア５５の径よりも大きい径の開口部３２Ａを有する。
以下に、比較例に係る配線基板１Ｘの製造方法について説明する。図６Ａ〜図６Ｍは、比較例に係る配線基板１Ｘの製造方法の一例を示す断面図である。
初めに、開示の技術の実施形態に係る配線基板１と同様の方法により、コア層１０Ａとして機能する基体１０を形成する。次に、例えば真空ラミネート法により、コア層１０Ａとして機能する基体１０の両面に絶縁膜２０を形成する（図６Ａ）。
次に、第１の導電膜３１、誘電体膜３３及び第２の導電膜３２を積層した薄膜状のキャパシタ３０を用意する（図６Ｂ）。第２の導電膜３２に電源電位が印加され、第１の導電膜３１にはグランド電位が印加されるものとする。
次に、キャパシタ３０の、基体１０の厚さ方向内側に配置される第２の導電膜３２をパターニングする。第２の導電膜３２は、後の工程において形成される、グランド電位が供給される貫通ビア５５との間に間隙（クリアランス）を有するように、貫通ビア５５の径よりも大きい径の開口部３２Ａが形成される。開口部３２Ａの径は、キャパシタ３０を基体１０に貼り付ける際の、位置ずれを考慮したマージンを含んでいる（図６Ｃ）。
次に、キャパシタ３０を絶縁膜２０上に配置する。キャパシタ３０は、コア層１０Ａとして機能する基体１０の表面の全域を覆う。その後、キャパシタ３０の表面をＰＥＴフィルム（図示せず）によって保護した後、例えば真空ラミネート法によりキャパシタ３０を絶縁膜２０に密着させる。次に、ＰＥＴフィルムを剥離した後、絶縁膜２０を熱硬化させる（図６Ｄ）。
次に、キャパシタ３０の、基体１０の厚さ方向外側に配置される第１の導電膜３１をパターニングする。第１の導電膜３１は、後の工程において形成される、電源電位が供給される貫通ビア４５との間に間隙（クリアランス）を有するように、貫通ビア４５の径よりも大きい径の開口部３１Ａが形成される（図６Ｅ）。
次に、コア層１０Ａとして機能する基体１０の表面に絶縁膜２１を形成する。キャパシタ３０の表面は絶縁膜２１によって覆われる（図６Ｆ）。
次に、ドリル加工により、複数の貫通ビア４５を構成する複数の貫通孔４５Ａ及び複数の貫通ビア５５を構成する複数の貫通孔５５Ａを形成する。貫通孔４５Ａ及び５５Ａは、それぞれ、基体１０の両面に設けられた絶縁膜２０、２１及びキャパシタ３０とともに基体１０を貫通する。貫通孔５５Ａは、第２の導電膜３２に形成された開口部３２Ａを通過するように、開口部３２Ａに対応する位置に設けられる。貫通孔４５Ａは、第１の導電膜３１に形成された開口部３１Ａを通過するように、開口部３１Ａに対応する位置に設けられる（図６Ｇ）。
次に、めっき処理により、貫通孔４５Ａ及び５５Ａの内壁をそれぞれ覆う導電膜４６及び５６を形成する。このめっき処理により、絶縁膜２１の表面に導電膜８０を形成する（図６Ｈ）。
次に、貫通孔４５Ａ及び５５Ａの内部に、それぞれエポキシ樹脂等の絶縁体４７及び５７を充填する。その後、めっき処理により、貫通孔４５Ａ及び５５Ａの開口端を塞ぐように、絶縁膜２１の表面全体を覆う導電膜８１を形成する（図６Ｉ）。
次に、導電膜８０及び８１をパターニングする。これにより、キャパシタ３０の第２の導電膜３２に電気的に接続され且つキャパシタ３０の第１の導電膜３１から絶縁された貫通ビア４５が形成される。また、キャパシタ３０の第１の導電膜３１に電気的に接続され且つキャパシタ３０の第２の導電膜３２から絶縁された貫通ビア５５が形成される（図６Ｊ）。
次に、コア層１０Ａとして機能する基体１０の両面にビルドアップ層７０を形成する。ビルドアップ層７０は、プリプレグ７１の形成、穴開け加工、配線７２の形成を行うことで形成される（図６Ｋ）。必要に応じて、複数のビルドアップ層７０が、コア層１０Ａの両面に積層される。第１の貫通ビア４０及び第２の貫通ビア５０は、ビルドアップ層７０に設けられた配線７２により配線基板１Ｘの最表面にまで引き出される（図６Ｌ）。
次に、ビルドアップ層７０の最表面にソルダーレジスト９０を形成する。続いて、ソルダーレジスト９０に開口部９１を形成することで、ビルドアップ層７０の最表面に設けられた配線７２を露出させる（図６Ｍ）。以上の各工程を経ることにより、比較例に係る配線基板１Ｘが完成する。
ここで、図７Ａは、比較例に係る配線基板１Ｘにおいて、キャパシタ３０の第２の導電膜３２に形成される開口部３２Ａを模式的に示す平面図である。図７Ｂは、比較例に係る配線基板１Ｘにおいて、キャパシタ３０の第１の導電膜３１に形成される開口部３１Ａを模式的に示す平面図である。図７Ｃは、比較例に係る配線基板１Ｘにおいて、キャパシタ３０の有効エリアＲｅを模式的に示す平面図である。
比較例に係る配線基板１Ｘにおいて、キャパシタ３０の第２の導電膜３２には、図７Ａに示すように、グランド電位が供給される貫通ビア５５との間に間隙（クリアランス）を有するように、貫通ビア５５の径よりも大きい径の開口部３２Ａが形成される。また、比較例に係る配線基板１Ｘにおいて、キャパシタ３０の第１の導電膜３１には、図７Ｂに示すように、電源電位が供給される貫通ビア４５との間に間隙（クリアランス）を有するように、貫通ビア４５の径よりも大きい径の開口部３１Ａが形成される。第２の導電膜３２に形成される開口部３２Ａの径には、キャパシタ３０を基体１０に貼り付ける際の位置ずれを考慮してマージンを加える必要がある。従って、第２の導電膜３２に形成される開口部３２Ａの径は、第１の導電膜３１に形成される開口部３１Ａの径よりも大きい。
比較例に係る配線基板１Ｘにおいて、薄膜状のキャパシタ３０の有効エリアＲｅは、図７Ｃにおいてハッチングで示される、第１の導電膜３１と第２の導電膜３２とが重なる領域となる。換言すれば、有効エリアＲｅは、開口部３１Ａの形成領域、及び３１Ｂの形成領域を除く領域である。従って、第１の導電膜３１及び第２の導電膜３２に、それぞれ貫通ビア４５及び５５に対するクリアランスとしての開口部３１Ａ、３２Ａを設けると、有効エリアＲｅが減少する。その結果、比較例に係る配線基板１Ｘによれば、キャパシタ３０のコストが上昇する。
これに対して、開示の技術の実施形態に係る配線基板１によれば、キャパシタ３０の形成領域Ｒ１に設けられる第１の貫通ビア４０は、キャパシタ３０の第２の導電膜３２に電気的に接続され且つキャパシタ３０の第１の導電膜３１から絶縁されている。また、キャパシタ３０の非形成領域Ｒ２に設けられる第２の貫通ビア５０は、キャパシタ３０の第１の導電膜３１に電気的に接続され且つキャパシタ３０の第２の導電膜３２から絶縁されている。すなわち、開示の技術の実施形態に係る配線基板１において、キャパシタ３０を貫通する貫通ビアは、第２の導電膜３２に電気的に接続され且つ第１の導電膜３１から絶縁された第１の貫通ビア４０のみによって構成されている。従って、第１の導電膜３１についてのみ、第１の貫通ビア４０に対するクリアランスとしての開口部３１Ａを設ければよく、第２の導電膜３２については、貫通ビアに対するクリアランスは不要であり、開口部の形成が不要である。従って、開示の技術の実施形態に係る配線基板１によれば、比較例に係る配線基板１Ｘと比較して、キャパシタ３０の有効エリアを大きくすることができる。開示の技術の実施形態に係る配線基板１によれば、比較例に係る配線基板１Ｘと比較してキャパシタ３０の面積利用効率を３０％程度向上させることが可能である。
また、開示の技術の実施形態に係る配線基板１によれば、図１等に示すように、キャパシタ３０は、外周部に第１の導電膜３１が形成されていない領域Ｒ３を有する。すなわち、キャパシタ３０の外周部は、誘電体膜３３と第２の導電膜３２との２層構造となっている。この構造によれば、第１の導電膜３１と第２の導電膜３２とがキャパシタ３０の端面において接触し、電源−グランド間ショートが発生するリスクを低減することができる。
また、開示の技術の実施形態に係る配線基板１によれば、図３に示すように、複数の第１の貫通ビア４０のうちの一部は、キャパシタ３０の外縁に対応する位置に設けられている。更に、キャパシタ３０の第１の導電膜３１のパターニングは、キャパシタ３０を基体１０に貼り付けて第１の貫通ビア４０を形成した後に行われる。これらにより、キャパシタ３０を基体１０に貼り付ける際の、キャパシタ３０と基体１０との位置合わせの要求精度を緩和することが可能となる。
また、開示の技術の実施形態に係る配線基板１によれば、複数の層間接続ビア６１同士の間隔は、複数の第１の貫通ビア４０同士の間隔よりも狭くなっている。また、複数の層間接続ビア６１の数が、複数の第１の貫通ビア４０の数よりも多くなっている。すなわち、複数の層間接続ビア６１は、複数の第１の貫通ビア４０よりも高密度で形成されている。これにより、キャパシタ３０の第１の導電膜３１に接続される電流パスのインダクタンスを小さくすることができ、キャパシタ３０の、デカップリング・コンデンサとしての機能を最大限に発揮させることができる。
また、開示の技術の実施形態に係る配線基板１によれば、図２に示すように、基体１０の第１の面Ｓ１の側及び第２の面Ｓ２の側の両側にキャパシタ３０が設けられている。これにより、配線基板１の構造が、配線基板１の厚さ方向において対称となるので、加熱等による配線基板１の反りを抑制することができる。
なお、キャパシタ３０は、図８に示すように、基体１０の片側にのみ設けられていてもよい。また、本実施形態では、第２の貫通ビア５０とキャパシタ３０の第１の導電膜３１とを電気的に接続する接続配線６０を、コア層１０Ａの最表面に形成される導電膜８０及び８１（図４Ｌ参照）によって形成する場合を例示したが、この態様に限定されるものではない。接続配線６０は、例えば、ビルドアップ層７０に形成される配線７２によって形成されていてもよい。また、接続配線６０は、コア層１０Ａの最表面に形成される導電膜８１、８２及びビルドアップ層７０に形成される配線７２の双方によって形成されていてもよい。
［第２の実施形態］
図９は、開示の技術の第２の実施形態に係る半導体モジュール２の構成の一例を示す断面図である。半導体モジュール２は、配線基板１と、配線基板１に搭載された半導体チップ１００とを含んで構成されている。半導体チップ１００は、例えばＣＰＵを構成する集積回路を内蔵していてもよい。
半導体チップ１００は、ビルドアップ層７０を介して第１の貫通ビア４０に電気的に接続された第１の端子１０１と、ビルドアップ層７０を介して第２の貫通ビア５０に電気的に接続された第２の端子１０２とを有する。すなわち、第１の端子１０１は、キャパシタ３０の第２の導電膜３２に電気的に接続され、第２の端子１０２は、キャパシタ３０の第１の導電膜３１に電気的に接続されている。第１の端子１０１及び第２の端子１０２は、それぞれ、半田バンプであってもよい。
半導体チップ１００は、キャパシタ３０の形成領域Ｒ１と重なる位置、すなわちキャパシタ３０の直上に設けられている。半導体チップ１００の第１の端子１０１は、第１の貫通ビア４０との距離が最短となる位置、すなわち第１の貫通ビア４０の直上に設けられている。半導体チップ１００の第２の端子１０２は、キャパシタ３０の第１の導電膜３１との距離が最短となる位置、すなわち第１の導電膜３１の直上に設けられている。ビルドアップ層７０に設けられた配線７２は、半導体チップ１００の第１の端子１０１と第１の貫通ビア４０とを最短経路で接続し、半導体チップ１００の第２の端子１０２とキャパシタ３０の第１の導電膜３１とを最短経路で接続する。
開示の技術の実施形態に係る半導体モジュール２によれば、半導体チップ１００の直下領域に貫通ビア及びキャパシタ３０を配置する構成において、キャパシタ３０の有効エリアを最大とすることができ、キャパシタ３０の面積利用効率を高めることができる。
以上の第１及び第２の実施形態に関し、更に以下の付記を開示する。
（付記１）
基体と、
前記基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含む膜状のキャパシタと、
前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁された第１の貫通ビアと、
前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁された第２の貫通ビアと、
を含む配線基板。
（付記２）
前記キャパシタの外形サイズは、前記基体の外形サイズよりも小さい
付記１に記載の配線基板。
（付記３）
前記第１の導電膜の表面を覆う絶縁膜と、
前記絶縁膜の表面に設けられ、前記第２の貫通ビアに電気的に接続された接続配線と、
前記絶縁膜の内部に設けられ、前記接続配線と前記第１の導電膜とを電気的に接続する複数の層間接続ビアと、
を更に含む付記１または付記２に記載の配線基板。
（付記４）
複数の第１の貫通ビアを有し、
前記複数の層間接続ビア同士の間隔は、前記複数の第１の貫通ビア同士の間隔よりも狭い
付記３に記載の配線基板。
（付記５）
複数の第１の貫通ビアを有し、
前記複数の層間接続ビアの数が、前記複数の第１の貫通ビアの数よりも多い
付記３または付記４に記載の配線基板。
（付記６）
前記第１の導電膜は、前記誘電体膜よりも小さい
付記１から付記５のいずれか１つに記載の配線基板。
（付記７）
前記第２の導電膜は、前記誘電体膜の全面に亘り前記誘電体膜に接合され、
前記第１の導電膜は、前記第１の貫通ビアとの間に間隙を有して前記誘電体膜に接合されている
付記１から付記６のいずれか１つに記載の配線基板。
（付記８）
前記キャパシタは、前記基体の第１の面の側及び前記第１の面とは反対側の第２の面の側にそれぞれ設けられている
付記１から付記７のいずれか１項に記載の配線基板。
（付記９）
複数の第１の貫通ビアを有し、
前記複数の第１の貫通ビアのうちの一部は、前記キャパシタの外縁と接する
付記１から付記８のいずれか１つに記載の配線基板。
（付記１０）
前記基体をコア層として含み、
前記基体の第１の面の側及び前記第１の面の側とは反対側の第２の面の側にそれぞれ設けられた絶縁体層及び配線を含むビルドアップ層を有する
付記１から付記９のいずれか１つに記載の配線基板。
（付記１１）
配線基板と、前記配線基板に搭載された半導体チップと、を含む半導体モジュールであって、
前記配線基板は、
基体と、
基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含む膜状のキャパシタと、
前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁された第１の貫通ビアと、
前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁された第２の貫通ビアと、
を含み、
前記半導体チップは、前記第１の貫通ビアに電気的に接続された第１の端子と、前記第２の貫通ビアに電気的に接続された第２の端子と、を含む
半導体モジュール。
（付記１２）
前記キャパシタの外形サイズは、前記基体の外形サイズよりも小さい
付記１１に記載の半導体モジュール。
（付記１３）
前記第１の導電膜の表面を覆う絶縁膜と、
前記絶縁膜の表面に設けられ、前記第２の貫通ビアに電気的に接続された接続配線と、
前記絶縁膜の内部に設けられ、前記接続配線と前記第１の導電膜とを電気的に接続する複数の層間接続ビアと、
を更に含む付記１１または付記１２に記載の半導体モジュール。
（付記１４）
複数の第１の貫通ビアを有し、
前記複数の層間接続ビア同士の間隔は、前記複数の第１の貫通ビア同士の間隔よりも狭い
付記１３に記載の半導体モジュール。
（付記１５）
複数の第１の貫通ビアを有し、
前記複数の層間接続ビアの数が、前記複数の第１の貫通ビアの数よりも多い
付記１３または付記１４に記載の半導体モジュール。
（付記１６）
前記第１の導電膜は、前記誘電体膜よりも小さい
付記１１から付記１５のいずれか１つに記載の半導体モジュール。
（付記１７）
前記第２の導電膜は、前記誘電体膜の全面に亘り前記誘電体膜に接合され、
前記第１の導電膜は、前記第１の貫通ビアとの間に間隙を有して前記誘電体膜に接合されている
付記１１から付記１６のいずれか１つに記載の半導体モジュール。
（付記１８）
前記キャパシタは、前記基体の第１の面の側及び前記第１の面とは反対側の第２の面の側にそれぞれ設けられている
付記１１から付記１７のいずれか１項に記載の半導体モジュール。
（付記１９）
複数の第１の貫通ビアを有し、
前記複数の第１の貫通ビアのうちの一部は、前記キャパシタの外縁と接する
付記１１から付記１８のいずれか１つに記載の半導体モジュール。
（付記２０）
前記基体をコア層として含み、
前記基体の第１の面の側及び前記第１の面の側とは反対側の第２の面の側にそれぞれ設けられた絶縁体層及び配線を含むビルドアップ層を有する
付記１１から付記１９のいずれか１つに記載の半導体モジュール。
（付記２１）
基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含む膜状のキャパシタを形成する工程と、
前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁された第１の貫通ビアを形成する工程と、
前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁された第２の貫通ビアを形成する工程と、
を含む配線基板１の製造方法。
（付記２２）
前記第１の貫通ビアの径よりも大きい径の開口部を前記第１の導電膜に形成する工程を更に含み、
前記第１の貫通ビアを形成する工程は、
前記第１の導電膜に前記開口部を形成した後に、前記基体の前記開口部に対応する位置に前記基体及び前記キャパシタを貫通する貫通孔を形成する工程と、
前記貫通孔の内壁に前記第２の導電膜に電気的に接続された導電膜を形成する工程と、を含む
付記２１に記載の製造方法。
１、１Ｘ 配線基板
２ 半導体モジュール
１０ 基体
１０Ａ コア層
２０、２１ 絶縁膜
３０ キャパシタ
３１ 第１の導電膜
３２ 第２の導電膜
３３ 誘電体膜
４０ 第１の貫通ビア
５０ 第２の貫通ビア
６０ 接続配線
６１ 層間接続ビア
７０ ビルドアップ層
７１ プリプレグ
７２ 配線
８０、８１ 導電膜
１００ 半導体チップ
１０１ 第１の端子
１０２ 第２の端子

Claims (13)

  1. 基体と、
    前記基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含む膜状のキャパシタと、
    前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁された第１の貫通ビアと、
    前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁された第２の貫通ビアと、
    を含む配線基板。
  2. 前記キャパシタの外形サイズは、前記基体の外形サイズよりも小さい
    請求項１に記載の配線基板。
  3. 前記第１の導電膜の表面を覆う絶縁膜と、
    前記絶縁膜の表面に設けられ、前記第２の貫通ビアに電気的に接続された接続配線と、
    前記絶縁膜の内部に設けられ、前記接続配線と前記第１の導電膜とを電気的に接続する複数の層間接続ビアと、
    を更に含む請求項１または請求項２に記載の配線基板。
  4. 複数の第１の貫通ビアを有し、
    前記複数の層間接続ビア同士の間隔は、前記複数の第１の貫通ビア同士の間隔よりも狭い
    請求項３に記載の配線基板。
  5. 複数の第１の貫通ビアを有し、
    前記複数の層間接続ビアの数が、前記複数の第１の貫通ビアの数よりも多い
    請求項３または請求項４に記載の配線基板。
  6. 前記第１の導電膜は、前記誘電体膜よりも小さい
    請求項１から請求項５のいずれか１項に記載の配線基板。
  7. 前記第２の導電膜は、前記誘電体膜の全面に亘り前記誘電体膜に接合され、
    前記第１の導電膜は、前記第１の貫通ビアとの間に間隙を有して前記誘電体膜に接合されている
    請求項１から請求項６のいずれか１項に記載の配線基板。
  8. 前記キャパシタは、前記基体の第１の面の側及び前記第１の面とは反対側の第２の面の側にそれぞれ設けられている
    請求項１から請求項７のいずれか１項に記載の配線基板。
  9. 複数の第１の貫通ビアを有し、
    前記複数の第１の貫通ビアのうちの一部は、前記キャパシタの外縁と接する
    請求項１から請求項８のいずれか１項に記載の配線基板。
  10. 前記基体をコア層として含み、
    前記基体の第１の面の側及び前記第１の面の側とは反対側の第２の面の側にそれぞれ設けられた絶縁体層及び配線層を含むビルドアップ層を有する
    請求項１から請求項９のいずれか１項に記載の配線基板。
  11. 配線基板と、前記配線基板に搭載された半導体チップと、を含む半導体モジュールであって、
    前記配線基板は、
    基体と、
    基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含み、前記基体の外形よりも小さい外形を有する膜状のキャパシタと、
    前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁された第１の貫通ビアと、
    前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁された第２の貫通ビアと、
    を含み、
    前記半導体チップは、前記第１の貫通ビアに電気的に接続された第１の端子と、前記第２の貫通ビアに電気的に接続された第２の端子とを含む
    半導体モジュール。
  12. 基体の表面に設けられた第１の導電膜と、前記基体の前記第１の導電膜を挟んで反対側に配置された第２の導電膜と、前記第１の導電膜と前記第２の導電膜の間に設けられた誘電体膜と、を含む膜状のキャパシタを形成する工程と、
    前記基体に設けられ、前記基体及び前記キャパシタを貫通し、前記第２の導電膜に電気的に接続され且つ前記第１の導電膜から絶縁された第１の貫通ビアを形成する工程と、
    前記基体に設けられ、前記基体を貫通し、前記第１の導電膜に電気的に接続され且つ前記第２の導電膜から絶縁された第２の貫通ビアを形成する工程と、
    を含む配線基板の製造方法。
  13. 前記第１の貫通ビアの径よりも大きい径の開口部を前記第１の導電膜に形成する工程を更に含み、
    前記第１の貫通ビアを形成する工程は、
    前記第１の導電膜に前記開口部を形成した後に、前記基体の前記開口部に対応する位置に前記基体及び前記キャパシタを貫通する貫通孔を形成する工程と、
    前記貫通孔の内壁に前記第２の導電膜に電気的に接続された導電膜を形成する工程と、を含む
    請求項１２に記載の製造方法。
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