JP2007096232A - インターポーザ及び電子装置の製造方法 - Google Patents

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健司 塩賀
Yoshikatsu Ishizuki
義克 石月
John David Baniecki
デイビット ベネキ ジョン
Kazuaki Kurihara
和明 栗原
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Abstract

【課題】試験工程の簡略化を実現しうるインターポーザ及びそのインターポーザを用いた電子装置の製造方法を提供する。
【解決手段】複数の樹脂層より成る基材１０と；基材１０に埋め込まれ、下部電極２０とキャパシタ誘電体膜２２と上部電極２４とを有する薄膜キャパシタ１２と；基材１０を貫き、薄膜キャパシタの上部電極に電気的に接続された第１の貫通電極１４ｂと；基材を貫き、薄膜キャパシタの下部電極に電気的に接続された第２の貫通電極１４ａとを有するインターポーザであって、基材に埋め込まれ、複数の薄膜キャパシタの各々の上部電極に電気的に接続された配線４８を更に有し、複数の第１の貫通電極が、配線を介して、複数の薄膜キャパシタの上部電極に電気的に接続されており、複数の第１の貫通電極が、配線により、互いに電気的に接続されている。
【選択図】 図１

Description

本発明は、インターポーザ及びそのインターポーザを用いた電子装置の製造方法に係り、特に、試験工程の簡略化を実現しうるインターポーザ及びそのインターポーザを用いた電子装置の製造方法に関する。
近時、マイクロプロセッサをはじめとするデジタルＬＳＩ（Large Scale Integrated circuit）等において、動作速度の高速化、低消費電力化が図られている。
ＧＨｚ帯の高周波領域で、しかも低電圧でＬＳＩを安定して動作させるためには、ＬＳＩの負荷インピーダンスの急激な変動等に起因して生ずる電源電圧変動を抑制するとともに、電源の高周波ノイズを除去することが極めて重要である。
従来は、回路配線基板上に実装されたＬＳＩ等の近傍に、デカップリングキャパシタを実装することにより、電源電圧変動の抑制や、高周波ノイズの除去を図っていた。デカップリングキャパシタは、回路配線基板と別個の基板を用いて構成されており、回路配線基板上に適宜実装されていた。
しかしながら、回路配線基板上に実装されたＬＳＩの近傍にデカップリングキャパシタを実装する場合には、回路配線基板に形成された配線を介してＬＳＩとデカップリングキャパシタとが電気的に接続されるため、配線の引き回しに起因する大きなインダクタンスが存在する。ＬＳＩとデカップリングキャパシタとの間に大きなインダクタンスが存在すると、電源電圧変動を十分に抑制することができず、高周波ノイズを十分に除去することができない。電源電圧変動の十分な抑制や高周波ノイズの十分な除去を図るためには、等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）を低減することが求められる。
そこで、ＬＳＩと回路配線基板との間に、キャパシタを内蔵したインターポーザを設ける技術が注目されている（特許文献１〜５）。
特開平４−２１１１９１号公報 特開平７−１７６４５３号公報 特開２００１−６８５８３号公報 特開２００１−３５９９０号公報 特開２００２−８３８９２号公報 特開２００３−１５８２３９号公報 特許第３０１４３８３号公報 特開２００３−２８２８２７号公報
しかしながら、提案されているインターポーザでは、薄膜キャパシタの特性を試験する際には、薄膜キャパシタに接続された各々の貫通電極にプローブを順次接触させて試験を行わなければならなかった。このため、提案されているインターポーザでは、短時間かつ低コストで試験を行うことが困難であった。
本発明の目的は、試験工程の簡略化を実現しうるインターポーザ及びそのインターポーザを用いた電子装置の製造方法を提供することにある。
本発明の一観点によれば、複数の樹脂層より成る基材と；前記基材に埋め込まれ、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する薄膜キャパシタと；前記基材を貫き、前記薄膜キャパシタの前記上部電極に電気的に接続された第１の貫通電極と；前記基材を貫き、前記薄膜キャパシタの前記下部電極に電気的に接続された第２の貫通電極とを有するインターポーザであって、前記基材に埋め込まれ、複数の前記薄膜キャパシタの各々の前記上部電極に電気的に接続された配線を更に有し、複数の前記第１の貫通電極が、前記配線を介して、前記複数の薄膜キャパシタの前記上部電極に電気的に接続されており、前記複数の第１の貫通電極が、前記配線により、互いに電気的に接続されていることを特徴とするインターポーザが提供される。
本発明の他の観点によれば、複数の樹脂層より成る基材と；前記基材に埋め込まれ、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する薄膜キャパシタと；前記基材を貫き、前記薄膜キャパシタの前記上部電極に電気的に接続された第１の貫通電極と；前記基材を貫き、前記薄膜キャパシタの前記下部電極に電気的に接続された第２の貫通電極とを有するインターポーザであって、前記基材に埋め込まれ、複数の前記薄膜キャパシタの各々の前記上部電極に電気的に接続された配線を更に有し、複数の前記第１の貫通電極が、前記配線を介して、前記複数の薄膜キャパシタの前記上部電極に電気的に接続されているインターポーザを、基板上に形成する工程と、前記インターポーザを台座により支持する工程と、前記インターポーザを前記台座により支持した状態で前記基板を除去する工程と、前記インターポーザを他の基板上に実装する工程とを有することを特徴とする電子装置の製造方法が提供される。
本発明によれば、複数の薄膜キャパシタの各々の上部電極が配線により互いに電気的に接続されており、複数の貫通電極が配線を介して複数の薄膜キャパシタの上部電極に電気的に接続されており、複数の貫通電極が配線により互いに電気的に接続されているため、複数の貫通電極のうちのいずれかに試験装置のプローブを接続することにより、複数の薄膜キャパシタを一括して試験することができる。本発明によれば、薄膜キャパシタに接続された各々の貫通電極にプローブを順次接続して試験を行うことを要せず、複数の薄膜キャパシタを一括して試験することができるため、試験工程の簡略化を実現することができる。
また、本発明によれば、薄膜キャパシタの下面、上面及び側面が水素又は水分の拡散を防止するバリア膜により覆われているため、樹脂層等から放出される水素や水分等により薄膜キャパシタのキャパシタ誘電体膜が還元されるのを防止することができる。従って、本発明によれば、電気的特性の良好な薄膜キャパシタを有するインターポーザを提供することができる。
また、本発明によれば、導体プラグが導電性バリア膜を介して上部電極に接続されており、貫通電極が導電性バリア膜を介して下部電極に接続されているため、インターポーザの製造時やインターポーザの使用時に、導体プラグや貫通電極を介して、水素や水分が上部電極や下部電極に達するのを導電性バリア膜により防止することができる。このため、本発明によれば、薄膜キャパシタのキャパシタ誘電体膜が水素や水分により還元されるのをより確実に防止することができ、より電気的特性の良好な薄膜キャパシタを有するインターポーザを提供することが可能となる。
また、本発明によれば、インターポーザの基体が樹脂層のみにより構成されており、半導体基板等が基体として用いられていないため、貫通孔を形成することが困難な半導体基板等に貫通孔を形成することを要しない。このため、本発明によれば、インターポーザの製造コストを低減することが可能となる。
また、本発明によれば、基材として樹脂層のみが用いられたインターポーザを基板上に形成し、インターポーザを台座により支持した状態で基板を除去し、インターポーザを他の基板上に実装した後に台座を取り外すため、基材が樹脂層のみから成る場合であっても、インターポーザが変形するのを防止することができる。しかも、本発明によれば、熱剥離シートを用いてインターポーザを接着するため、インターポーザを台座により支持する必要がなくなった際には、インターポーザから台座を容易に取り外すことができる。従って、本発明によれば、信頼性の高い電子装置を低コストで容易に製造することができる。
［一実施形態］
本発明の一実施形態によるインターポーザ及びその製造方法、並びに、そのインターポーザを用いた電子装置及びその製造方法を図１乃至図１８を用いて説明する。
（インターポーザ及び電子装置）
まず、本実施形態によるインターポーザ及び電子装置を図１を用いて説明する。図１は、本実施形態によるインターポーザを示す断面図（その１）である。図２は、本実施形態によるインターポーザの一部を示す平面図である。図３は、本実施形態によるインターポーザを示す断面図（その２）である。図４は、本実施形態による電子装置を示す断面図である。
図１に示すように、本実施形態によるインターポーザは、積層された複数の樹脂層より成る基材１０と、基材１０に埋め込まれた複数の薄膜キャパシタ１２と、基材１０を貫き、薄膜キャパシタ１２の下部電極２０に電気的に接続された複数の貫通電極（ビア）１４ａと、基材１０を貫き、薄膜キャパシタ１２の上部電極２４に電気的に接続された複数の貫通電極１４ｂと、基材１０を貫き、薄膜キャパシタ１２から絶縁された信号用の貫通電極１４ｃとを有している。
樹脂層２６には、導電膜２８ａ〜２８ｃと、導電膜２８ａ〜２８ｃ上に形成された部分電極３０ａ〜３０ｃとが埋め込まれている。導電膜２８ａ〜２８ｃ及び部分電極３０ａ〜３０ｃは、それぞれ貫通電極１４ａ〜１４ｃの一部を構成するものである。導電膜２８ａ〜２８ｃは、後述するように、部分電極３０ａ〜３０ｃを形成する際の密着層として用いられたものである。導電膜２８ａ〜２８ｃは、例えば膜厚１５０ｎｍのＣｒ膜と膜厚２５０ｎｍのＣｕ膜とを順次堆積することにより形成されている。樹脂層２６の材料としては、例えばポリイミド樹脂が用いられている。ポリイミド樹脂は、耐熱温度が３００〜４００℃と比較的高い樹脂である。樹脂層２６の厚さは、例えば５μｍ程度とする。
導電膜２８ａ〜２８ｃ及び部分電極３０ａ〜３０ｃが埋め込まれた樹脂層２６上には、配線３２ａ及び導電膜３２ｂ、３２ｃが形成されている。配線３２ａ及び導電膜３２ｂ、３２ｃは同一導電膜を用いて構成されている。配線３２ａ及び導電膜３２ｂの材料としては、例えばＣｕが用いられている。配線３２ａは、薄膜キャパシタ１２の下部電極２０に電気的に接続される複数の貫通電極１４を互いに電気的に接続するためのものである。
なお、薄膜キャパシタ１２の下部電極２０がベタ状に形成されている場合には、各々の薄膜キャパシタ１２の下部電極２０が下部電極２０自体によって互いに電気的に接続されているため、かかる配線３２ａを設けることは要しない。
配線３２ａ及び導電膜３２ｂ、３２ｃが形成された樹脂層２６上には、樹脂層３４が形成されている。樹脂層３４の材料としては、例えば、樹脂層２６の材料と同様にポリイミド樹脂が用いられている。樹脂層２６の厚さは、例えば５μｍ程度とする。
樹脂層３４には、樹脂層２６に埋め込まれた部分電極３０ａ〜３０ｃに対応して、部分電極３６ａ〜３６ｃが埋め込まれている。部分電極３６ａ〜３６ｃは、それぞれ貫通電極１４ａ〜１４ｃの一部を構成するものである。
部分電極３６ａ〜３６ｃが埋め込まれた樹脂層３４上には、水素又は水分の拡散を防止する絶縁性のバリア膜（耐還元性保護膜）３８が形成されている。かかるバリア膜３８は、例えば樹脂層３４等から放出される水素や水分によりキャパシタ誘電体膜２２が還元されるのを防止するためのものである。バリア膜３８としては、絶縁性の無機材料より成るバリア膜を用いる。具体的には、例えば、バリア膜３８として酸化アルミニウム（アルミナ、Ａｌ２Ｏ３）膜を用いる。酸化アルミニウムより成るバリア膜３８の密度は、例えば２．６ｇ／ｃｍ３以上とすることが好ましい。バリア膜３８の膜厚は、例えば１００ｎｍ程度とする。
なお、ここでは、バリア膜３８として酸化アルミニウム膜を用いる場合を例に説明したが、バリア膜３８は酸化アルミニウム膜に限定されるものではない。水素や水分の拡散を防止しうる絶縁性の無機材料より成るバリア膜３８を適宜用いることができる。
バリア膜３８上には、下部電極２０が形成されている。下部電極２０としては、例えば、ＴｉＷ膜（Ｔｉ−Ｗ合金膜）と、Ｐｔ膜とを順次堆積して成る積層膜が用いられている。かかるＴｉＷ膜におけるＴｉの組成比は例えば１０％程度とする。ＴｉＷ膜の膜厚は例えば５０ｎｍとし、Ｐｔ膜の膜厚は例えば２００ｎｍとする。ＴｉＷ膜は、密着層として機能するものである。
薄膜キャパシタ１２の下部電極２０はベタ状に形成されている。このため、複数の薄膜キャパシタ１２の下部電極２０は、互いに電気的に接続されている。
なお、ここでは、薄膜キャパシタ１２の下部電極２０をベタ状に形成する場合を例に説明したが、各々の薄膜キャパシタ１２の下部電極２０を互いに分離してもよい。この場合には、各々の薄膜キャパシタ１２の下部電極２０を、配線３２ａにより互いに電気的に接続するようにすればよい。
下部電極２０上には、キャパシタ誘電体膜２２が形成されている。キャパシタ誘電体膜２２の材料としては、高誘電率材料が用いられている。より具体的には、キャパシタ誘電体膜２２の材料として、ＢａＸＳｒ１−ＸＴｉＯ３膜（以下、「ＢＳＴ膜」ともいう）が用いられている。キャパシタ誘電体膜２２の膜厚は、例えば１００ｎｍとする。キャパシタ誘電体膜２２の比誘電率は、例えば１００程度である。キャパシタ誘電体膜２２の誘電損失は、例えば１％以下である。
キャパシタ誘電体膜２２上には、下部電極２０に対向するように上部電極２４が形成されている。上部電極２４としては、例えば、膜厚２００ｎｍのＰｔ膜が用いられている。
こうして、下部電極２０とキャパシタ誘電体膜２２と上部電極２４とを有する薄膜キャパシタ１２が複数形成されている。
薄膜キャパシタ１２が形成されたバリア３８上には、水素又は水分の拡散を防止するバリア膜（耐還元性保護膜）４０が形成されている。かかるバリア４０膜は、例えば樹脂層４２等から放出される水素や水分によりキャパシタ誘電体膜２２が還元されるのを防止するためのものである。バリア膜４０としては、バリア膜３８と同様に、例えば絶縁性の無機材料より成るバリア膜を用いる。具体的には、例えば、バリア膜４０として酸化アルミニウム（アルミナ、Ａｌ２Ｏ３）膜を用いる。酸化アルミニウムより成るバリア膜４０の密度は、バリア膜３８と同様に、例えば２．６ｇ／ｃｍ３以上とすることが好ましい。バリア膜４０の膜厚は、例えば１００ｎｍ程度とする。
なお、ここでは、バリア膜４０として酸化アルミニウム膜を用いる場合を例に説明したが、バリア膜４０は酸化アルミニウム膜に限定されるものではない。水素や水分の拡散を防止しうる絶縁性の無機材料より成るバリア膜４０を適宜用いることができる。
バリア膜４０上には、樹脂層４２が形成されている。樹脂層４２の材料としては、例えば、樹脂層３４の材料と同様にポリイミド樹脂が用いられている。樹脂層３４の厚さは、例えば５μｍ程度とする。
樹脂層３４及びバリア膜４０には、部分電極３６ａ〜３６ｃに達する開口部４４ａ〜４４ｃと、上部電極２４に達する開口部４４ｄとが形成されている。開口部４４ａ、４４ｄ内には、水素又は水分の拡散を防止する導電性のバリア膜４５ａ、４５ｂが形成されている。かかる導電性バリア膜４５ａ、４５ｂは、インターポーザを製造する際やインターポーザを使用する際に、貫通電極１４ａや導体プラグ４６ｄから薄膜キャパシタ１２に水素や水分が拡散するのを防止するためのものである。導電性バリア膜４５ａ、４５ｂとしては、例えば非晶質のＴａＳｉＮ膜を用いる。バリア膜４５ａ、４５ｂとして非晶質膜を用いているのは、多結晶膜の場合には、結晶粒界に沿って水素や水分が通り抜けてしまい、水素や水分の拡散を十分に防止し得ないためである。導電性バリア膜４５ａ、４５ｂの膜厚は、例えば１００ｎｍ程度とする。
なお、ここでは、導電性バリア膜４５ａ、４５ｂとしてＴａＳｉＮ膜を用いる場合を例に説明したが、導電性バリア膜４５ａ、４５ｂはＴａＳｉＮ膜に限定されるものではない。水素や水分の拡散を防止しうる導電性の材料より成るバリア膜４５ａ、４５ｂを適宜用いることができる。例えば、導電性バリア膜４５ａ、４５ｂとして、ＴｉＮ膜、ＴｉＡｌＮ膜、ＩｒＯ２膜等を用いてもよい。
導電性バリア膜４５ａが形成された開口部４４ａ内には、部分電極４６ａが埋め込まれている。導電性バリア膜４５ｂが形成された開口部４４ｄ内には、導体プラグ４６ｄが埋め込まれている。開口部４６ｂ内には、部分電極４６ｂが埋め込まれている。開口部４４ｃ内には、部分電極４６ｃが埋め込まれている。
樹脂層４２上には、配線４８が形成されている。配線４８は、部分電極４６ｂ及び導体プラグ４６ｄと一体に形成されている。部分電極４６ａ〜４６ｃ、導体プラグ４６ｄ及び配線４８の材料としては、例えばＣｕが用いられている。部分電極４６ａ〜４６ｃは、貫通電極１４ａ〜１４ｃの一部をそれぞれ構成するものである。また、導体プラグ４６ｄは、配線４８と上部電極２４とを電気的に接続するためのものである。配線４８は、複数の薄膜キャパシタ１２の各々の上部電極２４を互いに電気的に接続するとともに、複数の貫通電極１４ｂを互いに電気的に接続するためのものである。
図２は、本実施形態によるインターポーザの一部を示す平面図である。なお、図１に示すインターポーザの断面は、図２におけるＡ−Ａ′線断面に対応している。
図２に示すように、複数の薄膜キャパシタ１２の各々の上部電極２４に接続された複数の導体プラグ４６ｄは、配線４８により互いに電気的に接続されている。また、貫通電極１４ｂを構成する複数の部分電極４６ｂが、配線４８により互いに電気的に接続されている。こうして、複数の薄膜キャパシタ１２の全ての上部電極２４が、複数の貫通電極１４ｂの全てに電気的に接続されている。
なお、配線４８をインターポーザ１２の全面に張り巡らすように形成してもよいし、配線４８を複数形成し、これら複数の配線４８を他の配線５０より互いに電気的に接続するようにしてもよい。図１は、配線４８を複数形成し、複数形成した配線４８を他の配線５０により互いに電気的に接続する場合の例を示している。こうして、複数の薄膜キャパシタ１２の上部電極２４は、配線４８等により互いに電気的に接続される。換言すれば、複数の薄膜キャパシタ１２の上部電極２４は、配線４８等により、共通の電位に接続される。
部分電極４６ａ〜４６ｃ、導体プラグ４６ｄ及び配線４８が形成された樹脂層４２上には、樹脂層５２が形成されている。樹脂層５２の材料としては、例えば、樹脂層４２の材料と同様にポリイミド樹脂が用いられている。樹脂層５２の厚さは、例えば５μｍ程度とする。
樹脂層５２には、部分電極４６ａ〜４６ｃに対応するように部分電極５４ａ〜５４ｃが埋め込まれている。部分電極５４ａ〜５４ｃは、貫通電極１４ａ〜１４ｃの一部を構成するものである。
部分電極５４ａ〜５４ｃが埋め込まれた樹脂層５２上には、配線５０が形成されている。配線５０は、複数形成された配線４８を互いに電気的に接続するためのものである。
部分電極５４ａ〜５４ｃ及び配線５０が形成された樹脂層５２上には、樹脂層５６が形成されている。樹脂層５６の材料としては、例えば、樹脂層５２の材料と同様にポリイミド樹脂が用いられている。樹脂層５６の厚さは、例えば５μｍ程度とする。
樹脂層５６には、部分電極５４ａ〜５４ｃに対応するように部分電極５８ａ〜５８ｃが埋め込まれている。部分電極５８ａ〜５８ｃは、貫通電極１４ａ〜１４ｃの一部を構成するものである。
こうして、複数の樹脂層２６、３４、４２、５２、５６により基体１０が構成されている。基体１０には、部分電極３０ａ、３６ａ、４６ａ、５４ａ、５８ａ等より成る貫通電極１４ａが複数埋め込まれている。また、基体１０には、部分電極３０ｂ、３６ｂ、４６ｂ、５４ｂ、５８ｂ等より成る貫通電極１４ｂが複数埋め込まれている。また、基体１０には、部分電極３０ｃ、３６ｃ、４６ｃ、５４ｃ、５８ｃ等より成る貫通電極１４ｃが複数埋め込まれている。
複数の貫通電極１４ｂは、配線４８を介して互いに電気的に接続されている。複数の薄膜キャパシタ１２の上部電極２４は配線４８を介して互いに電気的に接続されているため、複数の薄膜キャパシタ１２の上部電極２４は複数の貫通電極１４ｂに電気的に接続されている。
複数の貫通電極１４ａは、複数の薄膜キャパシタ１２の下部電極２０に電気的に接続されている。複数の薄膜キャパシタ１２の下部電極２０は、ベタ状に形成されているか、又は、配線３２ａにより互いに電気的に接続されている。このため、複数の薄膜キャパシタ１２の下部電極２０は複数の貫通電極１４ａに電気的に接続されている。
複数の貫通電極１４ｃは、薄膜キャパシタ１２から絶縁されている。
基体１０の下面側には、貫通電極１４ａ〜１４ｃに対応するように電極パッド６０ａ〜６０ｃが形成されている。電極パッド６０ａ〜６０ｃは、各々の貫通電極１４ａ〜１４ｃに接続されている。
電極パッド６０ａ〜６０ｃには、半田バンプ６２が形成されている。
こうして本実施形態によるインターポーザ２が構成されている。
図３に示すように、インターポーザ２は、台座６４（支持基板）により支持されている。
即ち、樹脂層５６上には、熱剥離シート７２を用いて台座６４が接着されている。台座６４としては、例えばガラス台座が用いられている。
熱剥離シート７２は、例えばポリエステルフィルムより成る基材６８と、基材６８の一方の面に形成された熱剥離接着剤層７０と、基材６８の他方の面に形成された感圧粘着剤層６６とを有している。熱剥離シート７２は、常温においては、熱剥離接着剤層７０が一般の感圧粘着剤層と同様に被着体に接着し、加熱すると、熱剥離接着剤層７０が発泡し、接着面積の低下により熱剥離接着剤層７０と被着体との接着力が低下して、熱剥離接着剤層７０が被着体から剥離されるシートである。
熱剥離シート７２のうちの感圧接着剤層６６は台座６４に接着されており、熱剥離シート７２のうちの熱剥離接着剤層７０は樹脂層５６に接着されている。
本実施形態において、インターポーザ２を台座６４により支持するようにしているのは、インターポーザ２の基材１０が樹脂層２６、３４、４２、５２、５６のみにより構成されており、インターポーザ２を何らかの硬質な手段により支持しないと、インターポーザ２が変形してしまうためである。
後述するように、インターポーザ２を基板４（図４参照）等に実装した後には、かかる基板４等によりインターポーザ２が支持されるため、インターポーザ２を支持していた台座６４は不要となる。インターポーザ２を台座６４により支持する必要がなくなった際には、インターポーザ２から台座６４を容易に外すことができるよう、台座６４は熱剥離シート７２を用いてインターポーザ２に接着されている。
図４は、本実施形態によるインターポーザを用いた電子装置を示す断面図である。
図４に示すように、本実施形態によるインターポーザ２は、例えば、回路基板（パッケージ基板）４と半導体集積回路素子６との間に配される。
回路基板４は、多層配線（図示せず）が埋め込まれた基板７４と、基板７４上に形成された電極パッド７６とを有している。電極パッド７６は、基板７４に埋め込まれた多層配線のうちのいずれかの配線（図示せず）に電気的に接続されている。
インターポーザ２の電極パッド６０ａ〜６０ｃと回路基板４の電極パッド７６とは、半田バンプ６２により互いに電気的に接続されている。
半導体集積回路素子６は、半導体基板７８と、半導体基板７８の一方の主面側（インターポーザ２に対向する側の面）に形成された電極パッド８０と、電極パッド８０の一の面（インターポーザ２に対向する側の面）に形成された半田バンプ８２とを有している。半導体基板７８としては、例えばシリコン基板が用いられている。半導体基板７８には、電子回路素子（図示せず）を含む集積回路（図示せず）が形成されている。かかる電子回路素子が形成された半導体基板７８には、複数の層間絶縁膜（図示せず）及び配線層（図示せず）からなる多層配線構造（図示せず）が形成されている。かかる多層配線構造により、電子回路素子間が電気的に接続されている（図示せず）。複数層に亘って形成されている配線のうちのいずれかは、電極パッド８０に接続されている。
半導体集積回路素子６の電極パッド８０とインターポーザ２の貫通電極１４ａ〜１４ｃとは、半田バンプ８２により互いに電気的に接続されている。
こうして本実施形態によるインターポーザ２を用いた電子装置が構成されている。
本実施形態によるインターポーザ２は、複数の薄膜キャパシタ１２の各々の上部電極２４を互いに電気的に接続する配線４８が基材１０に埋め込まれており、複数の貫通電極１４ｂが配線４８を介して複数の薄膜キャパシタ１２の上部電極２４に電気的に接続されており、複数の貫通電極１４ｂが配線４８により互いに電気的に接続されていることに主な特徴の一つがある。
本実施形態によれば、複数の薄膜キャパシタ１２の各々の上部電極２４が配線４８により互いに電気的に接続されており、複数の貫通電極１４ｂが配線４８を介して複数の薄膜キャパシタ１２の上部電極２４に電気的に接続されており、複数の貫通電極１４ｂが配線４８により互いに電気的に接続されているため、複数の貫通電極１４ｂのうちのいずれかに試験装置のプローブを接続することにより、複数の薄膜キャパシタ１２を一括して試験することができる。本実施形態によれば、薄膜キャパシタ１２に接続された各々の貫通電極にプローブを順次接続して試験を行うことを要せず、複数の薄膜キャパシタ１２を一括して試験することができるため、試験工程の簡略化を実現することができる。本実施形態によれば、試験工程を簡略化し得るため、インターポーザ２の低コスト化に寄与することができる。
また、本実施形態によるインターポーザ２は、薄膜キャパシタ１２の下面、上面及び側面が水素又は水分の拡散を防止するバリア膜３８、４０により覆われていることにも主な特徴の一つがある。
本実施形態によれば、かかるバリア膜３８、４０により薄膜キャパシタ１２が覆われているため、樹脂層３４、４２等から放出される水素や水分等により薄膜キャパシタ１２のキャパシタ誘電体膜２２が還元されるのを防止することができる。従って、本実施形態によれば、電気的特性の良好な薄膜キャパシタ１２を有するインターポーザ２を提供することができる。
また、本実施形態によるインターポーザは、導体プラグ４６ｄが導電性バリア膜４５ｂを介して上部電極２４に接続されており、貫通電極１４ａが導電性バリア膜４５ａを介して下部電極２０に接続されていることにも主な特徴の一つがある。
本実施形態によれば、導体プラグ４６ｄと上部電極２４との間に導電性バリア膜４５ｂが形成されており、貫通電極１４ａと下部電極２０との間に導電性バリア膜４５ａが形成されているため、インターポーザの製造時やインターポーザの使用時に、導体プラグ４６ｂや貫通電極４６ａを介して、水素や水分が上部電極２４や下部電極２０に達するのをバリア膜４５ａ、４５ｂにより防止することができる。このため、本実施形態によれば、薄膜キャパシタ１２のキャパシタ誘電体膜２２が水素や水分により還元されるのをより確実に防止することができ、より電気的特性の良好な薄膜キャパシタ１２を有するインターポーザ２を提供することが可能となる。
また、本実施形態によるインターポーザは、基体１０が樹脂層２６、３４、４２、５２、５６のみにより構成されており、半導体基板等が基体１０として用いられていないことにも主な特徴の一つがある。
インターポーザの基体として半導体基板等を用いる場合には、半導体基板に貫通孔を形成することが容易ではない。このため、基体として半導体基板等を用いる場合には、インターポーザの低コスト化を図ることは困難である。
これに対し、本実施形態では、基体１０が樹脂層２６、３４、４２、５２、５６のみにより構成されているため、基体１０を構成する樹脂層２６、３４、４２、５２、５６に貫通孔を形成することが極めて容易である。このため、本実施形態によれば、インターポーザの低コスト化を実現することが可能となる。
このようなインターポーザを用いて電子装置が構成されているため、本実施形態によれば、電子装置の低コスト化を図ることができ、また、電気的特性の良好な電子装置を提供することができる。
（インターポーザ及び電子装置の製造方法）
次に、本実施形態によるインターポーザ及び電子装置の製造方法を図５乃至図１８を用いて説明する。図５乃至図１８は、本実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図である。
図５（ａ）に示すように、半導体基板８４を用意する。半導体基板８４としては、チップサイズに切断されていない状態の半導体基板８４、即ち、ウェハ状態の半導体基板８４を用意する。半導体基板８４の材料としては、例えばシリコン基板を用いる。半導体基板８４の厚さは、例えば０．６ｍｍとする。
次に、例えばスパッタリング法により、半導体基板８４上に、Ｃｒ膜とＣｕ膜とを順次堆積して成る積層膜を形成する。Ｃｒ膜の膜厚は例えば１５０ｎｍとし、Ｃｕ膜の膜厚は例えば２５０ｎｍとする。
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。こうして、積層膜より成る導電膜２８ａ〜２８ｃが形成される。
次に、例えばスピンコート法により、半導体基板８４上に樹脂層２６を形成する。樹脂層２６の材料としては、例えば感光性のポリイミド樹脂を用いる。
かかる樹脂層２６は、例えば以下のようにして形成することができる。まず、スピンコート法により、半導体基板８４上にポリイミド樹脂溶液を塗布する。ポリイミド樹脂溶液を塗布する際の条件は、例えば１０００ｒｐｍ、３０秒とする。この後、樹脂層２６に対して熱処理（プリベーク）を行う。熱処理温度は、例えば９０℃とする。
次に、フォトリソグラフィ技術を用い、かかる樹脂層２６に、開口部８６を形成する。開口部８６は、貫通電極１４ａ〜１４ｃの一部となる部分電極３０ａ〜３０ｃをそれぞれ埋め込むためのものである。
次に、樹脂層２６に対して熱処理（本ベーク）を行う。熱処理温度は、例えば４００℃とする。こうして、厚さが例えば５μｍ程度の樹脂層２６が得られる。
次に、全面に、例えばスパッタリング法により、Ｃｒ膜とＣｕ膜とを順次積層して成るシード層（図示せず）を形成する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜（図示せず）に開口部（図示せず）を形成する。かかる開口部は、樹脂層２６に形成された開口部８６に対応するように形成する。
次に、電気めっき法により、開口部８６内に、例えばＣｕより成るめっき膜を形成する。めっき膜の厚さは、例えば６μｍ程度とする。こうして、開口部８６内に、めっき膜より成る部分電極３０ａ〜３０ｃがそれぞれ形成される。この後、フォトレジスト膜を剥離する（図５（ｂ）参照）。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜（図示せず）に開口部（図示せず）を形成する。かかる開口部は、配線３２ａ及び導電膜３２ｂ、３２ｃを形成するためのものである。
次に、電気めっき法により、開口部内に、例えばＣｕより成るめっき膜を形成する。めっき膜の厚さは、例えば６μｍ程度とする。こうして、開口部内に、めっき膜より成る配線３２ａ及び導電膜３２ｂ、３２ｃがそれぞれ形成される。この後、フォトレジスト膜を剥離する（図５（ｃ）参照）。
次に、配線３２ａ及び導電膜３２ｂ、３２ｃの周囲に表出しているシード層（図示せず）をウエットエッチングにより除去する。エッチング液としては、例えば１〜１０％程度の過硫酸アンモニウム水溶液を用いる。エッチング時間は、例えば２分程度とする。シード層をエッチング除去する際に、配線３２ａや導電膜３２ｂ、３２ｃの表面も若干エッチングされるが、シード層の厚さは、配線３２ａや導電膜３２ｂ、３２ｃのサイズと比較して十分に小さいため、短時間でエッチングすることができ、配線３２ａや導電膜３２ｂ、３２ｃが過度にエッチングされてしまうことはない。
次に、全面に、例えばスピンコート法により、樹脂層３４を形成する。樹脂層３４の材料としては、例えば感光性のポリイミド樹脂を用いる。
かかる樹脂層３４は、例えば以下のようにして形成することができる。まず、スピンコート法により、ポリイミド樹脂溶液を塗布する。ポリイミド樹脂溶液を塗布する際の条件は、例えば１０００ｒｐｍ、３０秒とする。この後、樹脂層３４に対して熱処理（プリベーク）を行う。熱処理温度は、例えば９０℃とする。
次に、フォトリソグラフィ技術を用い、かかる樹脂層３４に、開口部８８を形成する。開口部８８は、貫通電極１４ａ〜１４ｃの一部となる部分電極３６ａ〜３６ｃをそれぞれ埋め込むためのものである。
次に、樹脂層３４に対して熱処理（本ベーク）を行う。熱処理温度は、例えば４００℃とする。こうして、厚さが例えば５μｍ程度の樹脂層３４が得られる。
次に、全面に、例えばスパッタリング法により、Ｃｒ膜とＣｕ膜とを順次積層して成るシード層（図示せず）を形成する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜（図示せず）に開口部（図示せず）を形成する。かかる開口部は、樹脂層３４に形成された開口部８８に対応するように形成する。
次に、電気めっき法により、開口部８８内に、例えばＣｕより成るめっき膜を形成する。めっき膜の厚さは例えば６μｍ程度とする。こうして、開口部８８内に、めっき膜より成る部分電極３６ａ〜３６ｃがそれぞれ形成される。この後、フォトレジスト膜を剥離する（図５（ｄ）参照）。
次に、樹脂層３４上に存在しているシード層（図示せず）をウエットエッチングにより除去する。エッチング液としては、例えば１〜１０％程度の過硫酸アンモニウム水溶液を用いる。エッチング時間は、例えば２分程度とする。
次に、図６（ａ）に示すように、全面に、例えばスパッタリング法により、水素又は水分の拡散を防止するための絶縁性のバリア膜（耐還元性保護膜）３８を形成する。絶縁性のバリア膜３８としては、例えば酸化アルミニウム膜を形成する。酸化アルミニウムより成るバリア膜３８における密度は、例えば２．６ｇ／ｃｍ３以上とすることが好ましい。このように比較的高い密度のバリア膜３８を形成するのは、樹脂層３４から放出される水素や水分をバリア膜により確実に遮断するためである。バリア膜３８の膜厚は、例えば１００ｎｍ程度とする。
酸化アルミニウムより成るバリア膜３８を形成する際の成膜条件は、例えば以下の通りとする。基板温度は、例えば８０℃とする。印加電力は、例えば５００Ｗとする。成膜室内におけるガス圧力は、例えば０．１Ｐａとする。アルゴンガスと酸素ガスとの流量比は、例えば５：１とする。
次に、全面に、例えばスパッタリング法により、ＴｉＷ膜（Ｔｉ−Ｗ合金膜）と白金（Ｐｔ）膜とを順次積層して成る導電膜２０を形成する。かかる導電膜２０は、薄膜キャパシタ１２の下部電極２０となるものである。ＴｉＷ膜は、密着層として機能するものである。ＴｉＷ膜の膜厚は、例えば５０ｎｍとする。Ｐｔ膜の膜厚は、例えば２００ｎｍとする。
ＴｉＷ膜を成膜する際には、ＤＣスパッタ装置を用い、基板バイアスを印加しながらスパッタリングを行うことが望ましい。ＴｉＷ膜を成膜する際に基板バイアスを印加するのは、以下のような理由によるものである。即ち、ＴｉＷ膜を単に形成した場合には、膜応力が非常に大きいＴｉＷ膜が形成される場合がある。ＴｉＷ膜における膜応力の方向が、樹脂層３４における膜応力の方向に対して反対方向である場合には、樹脂層３４にクラック等が生じる虞がある。一方、基板バイアスを印加しながら、スパッタリング法によりＴｉＷ膜を形成した場合には、ＴｉＷの結晶粒の成長が促進され、膜応力の小さいＴｉＷ膜を形成することが可能となる。そこで、本実施形態では、基板バイアスを印加しながらスパッタリング法によりＴｉＷ膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜２０を所定の形状にパターニングする。具体的には、貫通電極１４ａ〜１４ｃを形成するための開口部９０を、導電膜２０に形成する。ベタ状の導電膜２０は、パターニング後においても全体としてベタ状のままとなる。下部電極２０を構成する導電膜がベタ状に形成されているため、複数の薄膜キャパシタ１２の下部電極２０は互いに電気的に接続された状態となる。
なお、ここでは、下部電極２０を構成する導電膜をベタ状に形成する場合を例に説明したが、下部電極２０をベタ状に形成しなくてもよい。例えば、互いに分離された下部電極２０が形成されるように、導電膜２０をパターニングしてもよい。この場合には、複数の下部電極２０を、配線３２ａをにより互いに電気的に接続すればよい。
こうして、図６（ｂ）に示すように、薄膜キャパシタ１２の下部電極２０が形成される。
次に、全面に、例えばスパッタリング法により、キャパシタ誘電体膜２２を形成する。かかるキャパシタ誘電体膜２２としては、例えば、ＢａＸＳｒ１−ＸＴｉＯ３（ＢＳＴ）膜を形成する。ＢＳＴは、比較的大きな比誘電率（バルクでは１５００程度）が得られ、小型で大容量の薄膜キャパシタを実現するのに有効な材料である。キャパシタ誘電体膜２２の膜厚は例えば１００ｎｍとする。
ＢＳＴより成るキャパシタ誘電体膜２２を成膜する際の条件は、例えば以下の通りとする。基板温度は、例えば２００℃とする。成膜室内におけるガス圧力は、例えば０．１Ｐａとする。アルゴンガスと酸素ガスとの流量比は、例えば４：１とする。印加電力は、例えば５００Ｗとする。成膜時間は、例えば３０分とする。このような条件でＢＳＴより成るキャパシタ誘電体膜２２を形成すると、比誘電率が１００程度、誘電損失が１％以下の良好な電気的特性を有するキャパシタ誘電体膜２２が得られる。
なお、ここでは、キャパシタ誘電体膜２２としてＢＳＴ膜を形成する場合を例に説明したが、キャパシタ誘電体膜２２の材料はＢＳＴ膜に限定されるものではない。高誘電率材料より成るキャパシタ誘電体膜２２を適宜形成すればよい。
次に、フォトリソグラフィ技術を用い、キャパシタ誘電体膜２２を所定の形状にパターニングする。キャパシタ誘電体膜２２をパターニングする際には、例えばアルゴンイオンミリング法を用いる。
こうして、図６（ｃ）に示すように、薄膜キャパシタ１２のキャパシタ誘電体膜２２が形成される。
次に、例えばスパッタリング法により、キャパシタ誘電体膜２２上に、例えばＰｔより成る導電膜２４を形成する。導電膜２４は、薄膜キャパシタ１２の上部電極２４となるものである。導電膜２４の膜厚は、例えば２００ｎｍとする。
次に、フォトリソグラフィ技術を用い、導電膜２４を所定の形状にパターニングする。導電膜２４をパターニングする際には、例えばアルゴンイオンミリング法を用いる。こうして、導電膜より成る上部電極２４が形成される。
こうして、下部電極２０とキャパシタ誘電体膜２２と上部電極２４とを有する複数の薄膜キャパシタ１２が形成される（図７（ａ）参照）。
次に、全面に、例えばスパッタリング法により、水素又は水分の拡散を防止するための絶縁性のバリア膜（耐還元性保護膜）４０を形成する（図７（ｂ）参照）。絶縁性のバリア膜４０としては、例えば酸化アルミニウム膜を形成する。酸化アルミニウムより成るバリア膜４０における密度は、バリア膜と同様に、例えば２．６ｇ／ｃｍ３以上とすることが好ましい。このように比較的高い密度のバリア膜４０を形成するのは、後工程で形成される樹脂層４２等から放出される水素や水分をバリア膜４０により確実に遮断するためである。バリア膜４０の膜厚は、例えば１００ｎｍ程度とする。バリア膜４０の成膜条件は、例えば、上述したバリア膜３８の成膜条件と同様とする。
次に、全面に、樹脂層４２を形成する。樹脂層の材料としては、例えば感光性のポリイミド樹脂を用いる。
かかる樹脂層４２は、例えば以下のようにして形成することができる。
まず、スピンコート法により、全面に、シランカップリング剤を塗布する。シランカップリング剤としては、例えば、アミノプロピルトリエトキシシラン（ＮＨ２（ＣＨ２）３Ｓｉ（ＯＣＨ２）３）を用いる。シランカップリング剤を塗布する際の条件は、例えば１５００ｒｐｍ、３０秒とする。
次に、ホットプレートを用いて熱処理を行うことにより、シランカップリング剤を硬化（キュア）させる。熱処理温度は、例えば９０℃とする。
次に、感光性のポリイミド樹脂溶液を塗布する。ポリイミド樹脂溶液を塗布する際の条件は、例えば１５００ｒｐｍ、３０秒とする。
次に、フォトリソグラフィ技術を用い、かかる樹脂層４２に開口部４４ａ〜４４ｄを形成する。開口部４４ａ〜４４ｄは、貫通電極１４ａ〜１４ｃの一部となる部分電極４６ａ〜４６ｃを埋め込むものであり、部分電極３６ａ〜３６ｃに達するように形成する。開口部４４ｄは、導体プラグ４６ｄを埋め込むためのものであり、薄膜キャパシタ１２の上部電極２４に達するように形成する（図８（ａ）参照）。
次に、樹脂層４２に対して熱処理（本ベーク）を行う。熱処理温度は、例えば４００℃とする。この熱処理を行った後における樹脂層４２の膜厚は、例えば５μｍ程度となる。
次に、全面に、例えばスパッタリング法により、水素又は水分の拡散を防止するための導電性のバリア膜を形成する。かかる導電性バリア膜は、後工程において貫通電極１４ａ〜１４ｃを形成する際や完成したインターポーザ２を使用する際等に、貫通電極１４ａ〜１４ｃから薄膜キャパシタ１２に水素や水分が拡散するのを防止するためのものである。導電性バリア膜としては、例えば非晶質のＴａＳｉＮ膜を形成する。導電性バリア膜として非晶質膜を形成するのは、多結晶膜の場合には、結晶粒界に沿って水素や水分が通り抜けてしまい、水素や水分の拡散を十分に防止し得ないためである。導電性のバリア膜の膜厚は、例えば１００ｎｍ程度とする。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術により、フォトレジスト膜をパターニングする。フォトレジスト膜をパターニングする際には、開口部４４ａ内及び開口部４４ｄ内にフォトレジスト膜が残るように、フォトレジスト膜をパターニングする。
次に、フォトレジスト膜をマスクとして、導電性バリア膜をエッチング除去する。この後、フォトレジスト膜を除去する。
こうして、図８（ｂ）に示すように、開口部４４ａ内に導電性バリア膜４５ａが形成され、開口部４４ｄ内に導電性バリア膜４５ｂが形成される。
なお、ここでは、導電性バリア膜４５ａ、４５ｂの材料としてＴａＳｉＮ膜を用いる場合を例に説明したが、導電性バリア膜４５ａ、４５ｂはＴａＳｉＮ膜に限定されるものではない。水素や水分の拡散を防止しうる導電性の材料より成るバリア膜４５ａ、４５ｂを適宜用いることができる。例えば、導電性バリア膜４５ａ、４５ｂとして、ＴｉＮ膜やＴｉＡｌＮ膜等を用いてもよい。
次に、全面に、例えばスパッタリング法により、Ｃｒ膜とＣｕ膜とを順次積層して成るシード層（図示せず）を形成する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術により、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、導体プラグ４６ｄ、部分電極４６ａ〜４６ｃ及び配線４８を形成するためのものである。
次に、電気めっき法により、開口部内に、例えばＣｕより成るめっき膜を形成する。めっき膜の厚さは例えば６μｍ程度とする。こうして、開口部内に、めっき膜より成る導体プラグ４６ｄ、部分電極４６ａ〜４６ｃ及び配線４８が形成される。この後、フォトレジスト膜を剥離する（図９（ａ）参照）。
次に、導体プラグ４６ｄ、部分電極４６ａ〜４６ｃ及び配線４８の周囲に表出しているシード層（図示せず）をウエットエッチングにより除去する。エッチング液としては、例えば１〜１０％程度の過硫酸アンモニウム水溶液を用いる。エッチング時間は、例えば２分程度とする。
次に、全面に、樹脂層５２を形成する。樹脂層５２の材料としては、例えば感光性のポリイミド樹脂を用いる。かかる樹脂層５２は、例えば以下のようにして形成することができる。まず、感光性のポリイミド樹脂溶液を塗布する。ポリイミド樹脂溶液を塗布する際の条件は、例えば１５００ｒｐｍ、３０秒とする。次に、フォトリソグラフィ技術を用い、かかる樹脂層５２に開口部９２ａ〜９２ｃを形成する。開口部９２ａ〜９２ｃは、部分電極５４ａ〜５４ｃを埋め込むものであり、部分電極４６ａ〜４６ｃに達するように形成する。
次に、樹脂層５２に対して熱処理（本ベーク）を行う。熱処理温度は、例えば４００℃とする。この熱処理を行った後における樹脂層５２の膜厚は、例えば３μｍ程度となる。
次に、全面に、例えばスパッタリング法により、Ｃｒ膜とＣｕ膜とを順次積層して成るシード層（図示せず）を形成する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術により、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、部分電極５４ａ〜５４ｃ及び配線５０を形成するためのものである。
次に、電気めっき法により、開口部内に、例えばＣｕより成るめっき膜を形成する。めっき膜の厚さは例えば６μｍ程度とする。こうして、開口部９２ａ〜９２ｃ内にめっき膜より成る部分電極５４ａ〜５４ｃが形成されるとともに、樹脂層５２上に配線５０が形成される。この後、フォトレジスト膜を剥離する（図９（ｂ）参照）。
次に、部分電極５４ａ〜５４ｃの周囲に表出しているシード層（図示せず）をウエットエッチングにより除去する。エッチング液としては、例えば１〜１０％程度の過硫酸アンモニウム水溶液を用いる。エッチング時間は、例えば２分程度とする。
次に、全面に、樹脂層５６を形成する。樹脂層５６の材料としては、例えば感光性のポリイミド樹脂を用いる。かかる樹脂層５６は、例えば以下のようにして形成することができる。まず、感光性のポリイミド樹脂溶液を塗布する。ポリイミド樹脂溶液を塗布する際の条件は、例えば１５００ｒｐｍ、３０秒とする。次に、フォトリソグラフィ技術を用い、かかる樹脂層５６に開口部を形成する。開口部９４ａ〜９４ｃは、部分電極５８ａ〜５８ｃを埋め込むものであり、部分電極５４ａ〜５４ｃに達するように形成する。
次に、樹脂層５６に対して熱処理（本ベーク）を行う。熱処理温度は、例えば４００℃とする。この熱処理を行った後における樹脂層５６の膜厚は、例えば５μｍ程度となる。
次に、全面に、例えばスパッタリング法により、Ｃｒ膜とＣｕ膜とを順次積層して成るシード層（図示せず）を形成する。
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術により、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、部分電極５８ａ〜５８ｃを形成するためのものである。
次に、電気めっき法により、開口部内に、例えばＣｕより成るめっき膜を形成する。めっき膜の厚さは例えば６μｍ程度とする。こうして、開口部９４ａ〜９４ｃ内にめっき膜より成る部分電極５８ａ〜５８ｃが形成される。この後、フォトレジスト膜を剥離する（図１０参照）。
次に、露出している部分のシード層（図示せず）をウエットエッチングにより除去する。エッチング液としては、例えば１〜１０％程度の過硫酸アンモニウム水溶液を用いる。エッチング時間は、例えば２分程度とする。
次に、図１１（ａ）に示すように、台座（支持基板）６４を用意する。台座６４としては、例えばガラス台座を用いる。台座６４は、後述する工程において半導体基板８４を研磨等により除去する際に、インターポーザ２を支持するためのものである。
次に、図１１（ｂ）に示すように、台座６４上に、熱剥離シート７２を接着する。熱剥離シート７２は、上述したように、例えばポリエステルフィルムより成る基材６８と、基材６８の一方の主面に形成された熱剥離接着剤層６６と、基材６８の他方の主面に形成された感圧粘着剤層７０とを有している。熱剥離シート７２は、上述したように、常温においては、熱剥離接着剤層７０が一般の感圧粘着剤層と同様に被着体に接着し、加熱すると、熱剥離接着剤層７０が発泡し、接着面積の低下により熱剥離接着剤層７０と被着体との接着力が低下して、熱剥離接着剤層７０が被着体から剥離されるシートである。かかる熱剥離シート７２としては、例えば日東電工株式会社製の熱剥離シート（製品名：リバアルファ）等を用いることができる。熱剥離シート７２を台座上に接着する際には、熱剥離シート７２のうちの感圧粘着材層６６側を台座６４に接着させる（図１１（ｃ）参照）。
次に、図１２に示すように、半導体基板８４と台座６４とを対向させる。この際、熱剥離シート７２の熱剥離接着剤層７０と樹脂層５６とが互いに近接するように、半導体基板８４と台座６４とを対向させる。
次に、図１３に示すように、熱剥離シート７２の熱剥離接着剤層６６と樹脂層５６とを接着させる。
次に、例えばＣＭＰ法により、半導体基板８４の厚さが例えば１００μｍ程度になるまで、半導体基板８４を研磨する。この際、半導体基板８４を完全に除去してしまわないのは、研磨によるダメージが、導電膜２８ａ〜２８ｃ等に加わるのを防止するためである。
次に、例えばフッ硝酸を用い、樹脂層２６の下面側（樹脂層３４に接する面とは反対側の面）に残存している半導体基板８４をエッチング除去する。
こうして、導電膜に過度のダメージが加わるのを防止しつつ、半導体基板８４が除去される（図１４参照）。
次に、樹脂層２６の一方の面（樹脂層３４に接する面とは反対側の面）に、例えばスパッタリング法により、Ｎｉ膜とＣｕ膜とを順次積層して成るシード層（図示せず）を形成する。
次に、かかるシード層が形成された樹脂層２６上の全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。開口部は、電極パッド６０ａ〜６０ｃを形成するためのものである。
次に、電気めっき法により、開口部内に、例えばＮｉより成るめっき膜を形成する。めっき膜の厚さは例えば４μｍ程度とする。こうして、開口部内に、めっき膜より成る電極パッド６０ａ〜６０ｃがそれぞれ形成される。
次に、フォトレジスト膜を剥離する。
次に、露出している部分のシード層（図示せず）をウエットエッチングにより除去する。エッチング液としては、例えば１〜１０％程度の過硫酸アンモニウム水溶液を用いる。エッチング時間は、例えば２分程度とする。
次に、電気めっき法により、電極パッド６０ａ〜６０ｃの一の面（導電膜２８ａ〜２８ｃに接する面とは反対側の面）に、例えばＳｎ系はんだよりなる半田バンプ６２を形成する。
こうして、本実施形態によるインターポーザ２が製造される（図１５参照）。
次に、回路基板（パッケージ基板）４を用意する。回路基板４は、多層配線（図示せず）が埋め込まれた基板７４と、基板７４上に形成された電極パッド７６とを有している。電極パッド７６は、基板７４に埋め込まれた多層配線のうちのいずれかの配線（図示せず）に電気的に接続されている。
次に、台座６４により支持されたインターポーザ２と回路基板４とを対向させる。この際、インターポーザ２の半田バンプ６２と回路基板４の電極パッド７６とが互いに近接するように、インターポーザ２と回路基板４とを対向させる。
次に、フリップチップボンディングにより、インターポーザ２の半田バンプ６２を回路基板４の電極パッド７６に接合する。こうして、回路基板４上にインターポーザ２が実装される。半田バンプ６２を電極パッド７６に接合する際には、半田バンプ６２を溶解するのに必要な熱処理が行われる。熱処理温度は、例えば１６０℃程度である。このため、フリップチップボンディングの際に、熱剥離シート７２のうちの熱剥離接着剤層７０が発泡する。熱剥離接着剤層７０を発泡させると、発泡した熱剥離接着剤層７０ａと樹脂層５６との間では接着面積が低下するため、熱剥離接着剤層７０ａと樹脂層５６との接着力が低下する。このため、熱剥離接着剤層７０ａと樹脂層５６とを容易に剥離することが可能となる（図１６参照）。
次に、台座６４をインターポーザ２から取り外す。熱剥離シート７２のうちの感圧粘着材層６６が台座６４に接着されているため、熱剥離シート７２は台座６４とともにインターポーザ２から取り外される（図１７参照）。
次に、半導体集積回路素子６を用意する。半導体集積回路素子６は、半導体基板７８と、半導体基板７８の一方の主面側（インターポーザ２に対向する側の面）に形成された電極パッド８０と、電極パッド８０の一の面側（インターポーザ２に対向する面側）に形成された半田バンプ８２とを有している。半導体基板７８としては、例えばシリコン基板が用いられている。半導体基板７８の一方の主面側（インターポーザ２に対向する側の面）には、電子回路素子（図示せず）を含む集積回路（図示せず）が形成されている。即ち、半導体基板７８の一方の主面（インターポーザ２に対向する側の面）には、トランジスタ等の能動素子（図示せず）及び／或いは容量素子等の受動素子（図示せず）などの電子回路素子（図示せず）が配設されている。かかる電子回路素子が形成された半導体基板７８の一方の主面側（インターポーザに対向する側の面）には、複数の層間絶縁膜（図示せず）及び配線層（図示せず）からなる多層配線構造（図示せず）が形成されている。かかる多層配線構造により、電子回路素子間が電気的に接続されている（図示せず）。複数層に亘って形成されている配線のうちのいずれかは、電極パッド８０に接続されている。
次に、フリップチップボンディングにより、半導体集積回路素子６の半田バンプ８２をインターポーザ２の貫通電極１４ａ〜１４ｃに接合する。こうして、インターポーザ２上に半導体集積回路素子６が実装される（図１８参照）。
こうして本実施形態によるインターポーザを用いた電子装置が製造される。
本実施形態による電子装置の製造方法は、基材１０として樹脂層２６、３４、４２、５２、５６のみが用いられたインターポーザ２を半導体基板８４上に形成し、インターポーザ２を台座６４により支持した状態で半導体基板８４を除去し、インターポーザ２を回路基板４上に実装した後に、台座６４を取り外すことに主な特徴がある。
本実施形態によれば、貫通孔を形成することが容易ではない半導体基板を除去するため、貫通電極を埋め込むための貫通孔を半導体基板に形成することを要しない。また、インターポーザ２を台座６４により支持した状態で半導体基板８４を除去するため、基材１０が樹脂層２６、３４、４２、５２、５６のみから成る場合であっても、インターポーザ２が変形するのを防止することができる。しかも、本実施形態によれば、熱剥離シート７２を用いてインターポーザ２を接着するため、インターポーザ２を台座６４により支持する必要がなくなった際には、インターポーザ２から台座６４を容易に取り外すことができる。従って、本実施形態によれば、信頼性の高い電子装置を低コストで容易に製造することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、絶縁性のバリア膜３８、４０の材料として酸化アルミニウム膜を用いる場合を例に説明したが、バリア膜３８、４０の材料は酸化アルミニウム膜に限定されるものではない。例えば、バリア膜３８、４０の材料として、キャパシタ誘電体膜２２と同一の材料より成る非晶質膜を用いてもよい。キャパシタ誘電体膜２２としてＢＳＴ膜を用いる場合には、バリア膜３８、４０の材料として非晶質のＢＳＴ膜を形成すればよい。バリア膜３８、４０として、キャパシタ誘電体膜２２と同一の材料より成る非晶質膜を用いれば、良好な密着性を確保することが可能である。また、バリア膜３８、４０の熱膨張係数とキャパシタ誘電体膜２２の熱膨張係数とが等しいため、薄膜キャパシタ１２等にストレスが加わるのを防止することができる。
絶縁性のバリア膜３８、４０の材料として非晶質のＢＳＴ膜を用いる場合には、例えば、以下のような条件で非晶質のＢＳＴ膜より成るバリア膜３８、４０を形成する。成膜方法は、例えばスパッタリング法とする。バリア膜３８、４０の膜厚は、例えば１００ｎｍとする。チャンバ内に導入するＡｒガスとＯ２ガスとの流量比は、例えば８：１とする。印加電力は例えば８００Ｗとする。成膜温度は、例えば室温とする。室温でＢＳＴ膜を成膜すれば、結晶化されることなくＢＳＴ膜が形成されるため、非晶質のＢＳＴ膜を形成することが可能である。
また、上記実施形態では、樹脂層２６、３４、４２、５２、５６の材料としてポリイミド樹脂を用いる場合を例に説明したが、樹脂層２６、３４、４２、５２、５６の材料はポリイミド樹脂に限定されるものではない。例えば、樹脂層２６、３４、４２、５２、５６の材料として、エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ）樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、アクリル樹脂、又は、ジアリルフタレート樹脂等を用いてもよい。
樹脂層２６、３４、４２、５２、５６の材料としてエポキシ樹脂を用いる場合には、例えば、以下のような条件でエポキシ樹脂より成る樹脂層２６、３４、４２、５２、５６を形成する。成膜方法は、例えばスピンコート法とする。塗布条件は、例えば、２０００ｒｐｍ、３０秒とする。塗布した際における厚さは、例えば１０μｍ程度とする。プリベークの温度は、例えば６０℃とする。本ベークの温度は、例えば３００℃とする。このような条件で樹脂層２６、３４、４２、５２、５６を形成すると、例えば５μｍ程度の樹脂層２６、３４、４２、５２、５６が形成される。
樹脂層４２、５２、５６の材料としてＢＣＢ樹脂を用いる場合には、例えば、以下のような条件でＢＣＢ樹脂より成る樹脂層４２、５２、５６を形成する。成膜方法は、例えばスピンコート法とする。塗布条件は、例えば、２０００ｒｐｍ、３０秒とする。塗布した際における厚さは、例えば４．５μｍ程度とする。プリベークの温度は、例えば７０℃とする。本ベークの温度は、例えば２６０℃とする。このような条件で樹脂層４２、５２、５６を形成すると、例えば５μｍ程度の樹脂層４２、５２、５６が形成される。
また、上記実施形態では、キャパシタ誘電体膜２４の材料としてＢＳＴ膜を用いる場合を例に説明したが、キャパシタ誘電体膜２４の材料はＢＳＴ膜に限定されるものではない。例えば、キャパシタ誘電体膜２２として、ＰｂＺｒＸＴｉ１−ＸＯ３（ＰＺＴ）膜を用いてもよい。ＰＺＴより成るキャパシタ誘電体膜２２を形成する際の条件は、例えば以下の通りとする。基板温度は、例えば２００℃とする。成膜室内におけるガス圧力は、例えば０．５Ｐａとする。アルゴンガスと酸素ガスとの流量比は、例えば９：１とする。印加電力は、例えば１２０Ｗとする。成膜時間は、例えば６０分とする。このような条件でＰＺＴより成るキャパシタ誘電体膜２２を形成すると、膜厚１００ｎｍ程度、比誘電率が２００程度の良好な電気的特性を有するキャパシタ誘電体膜２２が得られる。
また、キャパシタ誘電体膜２２は、ＢＳＴ膜やＰＺＴ膜に限定されるものではない。例えば、キャパシタ誘電体膜２２として、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、及びＮｂの少なくともいずれかの元素を含む複合酸化物より成るキャパシタ誘電体膜を用いてもよい。
また、上記実施形態では、下部電極２０や上部電極２４の材料としてＰｔ等を用いる場合を例に説明したが、下部電極２０や上部電極２４の材料はＰｔ等に限定されるものではない。例えば、Ａｕ、Ｃｒ、Ｃｕ、Ｗ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、又はＰｔ酸化物等を、下部電極２０や上部電極２４の材料として適宜用いることができる。
また、上記実施形態では、複数の薄膜キャパシタ１２の全ての上部電極２４を配線４８により同じ電位に接続し、複数の貫通電極１４ｂの全てを配線４８に電気的に接続する場合を例に説明したが、必ずしも全ての上部電極２４を互いに電気的に接続しなくてもよい。
例えば、複数の電源が半導体集積回路素子６に供給される場合には、電源電圧に応じて上部電極２４を別個の配線に接続する。具体的には、例えば、複数の上部電極２４のうちのいくつか上部電極２４を第１の配線により互いに電気的に接続し、第１の電源に接続される複数の貫通電極を第１の配線に接続し、複数の上部電極２４のうちの残りの上部電極２４を第２の配線により互いに電気的に接続し、第２の電源に接続される複数の貫通電極を第２の配線に接続するようにしてもよい。この場合には、第１の配線に接続された貫通電極１４ｂのうちのいずれかにプローブを接続して試験を行えば、第１の配線に接続された薄膜キャパシタ１２を一括して試験することができる。また、第２の配線に接続された貫通電極１４ｂのうちのいずれかにプローブを接続して試験を行えば、第２の配線に接続された薄膜キャパシタを一括して試験することができる。この場合にも、薄膜キャパシタ１２に接続された各々の貫通電極１４ｂにプローブを順次接続して試験を行うことを要しないため、試験工程の簡略化を実現することができる。
半導体集積回路素子６に供給される電源が１種類の場合であっても、必ずしも全ての上部電極２４を同じ配線４８に電気的に接続する必要はない。例えば、複数の上部電極２４のうちのいくつか上部電極２４を第１の配線により互いに電気的に接続し、複数の貫通電極１４ｂのうちのいくつかの貫通電極１４ｂを第１の配線に接続し、複数の上部電極２４のうちの残りの上部電極２４を第２の配線により互いに電気的に接続し、複数の貫通電極１４ｂのうちの残りの貫通電極１４ｂを第２の配線に接続するようにしてもよい。この場合には、第１の配線に接続された貫通電極１４ｂのうちのいずれかにプローブを接続して試験を行えば、第１の配線に接続された薄膜キャパシタ１２を一括して試験することができる。また、第２の配線に接続された貫通電極１４ｂのうちのいずれかにプローブを接続して試験を行えば、第２の配線に接続された薄膜キャパシタを一括して試験することができる。この場合にも、薄膜キャパシタ１２に接続された各々の貫通電極１４ｂにプローブを順次接続して試験を行うことを要しないため、試験工程の簡略化を実現することができる。
但し、半導体集積回路素子６に供給される電源が１種類の場合には、全ての上部電極２４を配線４８により互いに電気的に接続し、全ての貫通電極１４ｂを配線４８により電気的に接続することが好ましい。試験工程を極めて簡略化することができるためである。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
複数の樹脂層より成る基材と；前記基材に埋め込まれ、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する薄膜キャパシタと；前記基材を貫き、前記薄膜キャパシタの前記上部電極に電気的に接続された第１の貫通電極と；前記基材を貫き、前記薄膜キャパシタの前記下部電極に電気的に接続された第２の貫通電極とを有するインターポーザであって、
前記基材に埋め込まれ、複数の前記薄膜キャパシタの各々の前記上部電極に電気的に接続された配線を更に有し、
複数の前記第１の貫通電極が、前記配線を介して、前記複数の薄膜キャパシタの前記上部電極に電気的に接続されており、
前記複数の第１の貫通電極が、前記配線により、互いに電気的に接続されている
ことを特徴とするインターポーザ。
（付記２）
付記１記載のインターポーザにおいて、
前記下部電極は、ベタ状に形成されている
ことを特徴とするインターポーザ。
（付記３）
付記１記載のインターポーザにおいて、
前記基材に埋め込まれ、前記複数の薄膜キャパシタの各々の前記下部電極に電気的に接続された他の配線を更に有し、
複数の前記第２の貫通電極が、前記他の配線により、互いに電気的に接続されている
ことを特徴とするインターポーザ。
（付記４）
付記１乃至３のいずれかに記載のインターポーザにおいて、
前記基材を貫き、前記薄膜キャパシタから絶縁された第３の貫通電極を更に有する
ことを特徴とするインターポーザ。
（付記５）
付記１乃至４のいずれかに記載のインターポーザにおいて、
前記薄膜キャパシタの上面、下面及び側面を覆うように形成され、水素又は水分の拡散を防止する絶縁性バリア膜を更に有する
ことを特徴とするインターポーザ。
（付記６）
付記５記載のインターポーザにおいて、
前記絶縁性バリア膜は、無機材料より成る
ことを特徴とするインターポーザ。
（付記７）
付記５記載のインターポーザにおいて、
前記絶縁性バリア膜は、前記キャパシタ誘電体膜と同一の材料より成る非晶質膜である
ことを特徴とするインターポーザ。
（付記８）
付記５乃至７のいずれかに記載のインターポーザにおいて、
前記絶縁性バリア膜には、前記上部電極に達する開口部が形成されており、
前記開口部内には、水素又は水分の拡散を防止する導電性バリア膜が形成されており、
前記配線は、前記導電性バリア膜を介して前記上部電極に電気的に接続されている
ことを特徴とするインターポーザ。
（付記９）
付記５乃至７のいずれかに記載のインターポーザにおいて、
前記基材及び前記絶縁性バリア膜には、前記下部電極の少なくとも側面を露出する開口部が形成されており、
前記開口部内には、水素又は水分の拡散を防止する導電性バリア膜が形成されており、
前記第１の貫通電極は、前記導電性バリア膜が形成された前記開口部内に埋め込まれており、
前記第１の貫通電極は、前記導電性バリア膜を介して前記下部電極に電気的に接続されている
ことを特徴とするインターポーザ。
（付記１０）
付記１乃至９のいずれかに記載のインターポーザにおいて、
前記樹脂層は、ポリイミド樹脂、エポキシ樹脂、ベンゾシクロブテン樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、アクリル樹脂、又は、ジアリルフタレート樹脂より成る
ことを特徴とするインターポーザ。
（付記１１）
付記１乃至１０のいずれかに記載のインターポーザにおいて、
前記キャパシタ誘電体膜は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、及びＮｂの少なくともいずれかの元素を含む複合酸化物より成る
ことを特徴とするインターポーザ。
（付記１２）
付記１乃至１１のいずれかに記載のインターポーザにおいて、
前記下部電極又は前記上部電極は、Ａｕ、Ｃｒ、Ｃｕ、Ｗ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、又はＰｔ酸化物より成る
ことを特徴とするインターポーザ。
（付記１３）
複数の樹脂層より成る基材と；前記基材に埋め込まれ、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する薄膜キャパシタと；前記基材を貫き、前記薄膜キャパシタの前記上部電極に電気的に接続された第１の貫通電極と；前記基材を貫き、前記薄膜キャパシタの前記下部電極に電気的に接続された第２の貫通電極とを有するインターポーザであって、前記基材に埋め込まれ、複数の前記薄膜キャパシタの各々の前記上部電極に電気的に接続された配線を更に有し、複数の前記第１の貫通電極が、前記配線を介して、前記複数の薄膜キャパシタの前記上部電極に電気的に接続されているインターポーザを、基板上に形成する工程と、
前記インターポーザを台座により支持する工程と、
前記インターポーザを前記台座により支持した状態で前記基板を除去する工程と、
前記インターポーザを他の基板上に実装する工程と
を有することを特徴とする電子装置の製造方法。
（付記１４）
付記１３記載の電子装置の製造方法において、
前記インターポーザを前記台座により支持する工程では、前記インターポーザに熱剥離シートを用いて前記台座を接着する
ことを特徴とする電子装置の製造方法。
本発明の一実施形態によるインターポーザを示す断面図（その１）である。 本発明の一実施形態によるインターポーザの一部を示す平面図である。 本発明の一実施形態によるインターポーザを示す断面図（その２）である。 本発明の一実施形態による電子装置を示す断面図である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その１）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その２）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その３）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その４）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その５）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その６）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その７）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その８）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その９）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その１０）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その１１）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その１２）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その１３）である。 本発明の一実施形態によるインターポーザ及び電子装置の製造方法を示す工程断面図（その１４）である。
符号の説明
２…インターポーザ
４…回路基板
６…半導体集積回路素子
１０…基材
１２…薄膜キャパシタ
１４ａ〜１４ｃ…貫通電極
２０…下部電極
２２…キャパシタ誘電体膜
２４…上部電極
２６…樹脂層
２８ａ〜２８ｃ…導電膜
３０ａ〜３０ｃ…部分電極
３２ａ…配線
３２ｂ、３２ｃ…導電膜
３４…樹脂層
３６ａ〜３６ｃ…部分電極
３８…絶縁性バリア膜
４０…絶縁性バリア膜
４２…樹脂層
４４ａ〜４４ｄ…開口部
４５ａ、４５ｂ…導電性バリア膜
４６ａ〜４６ｃ…部分電極
４６ｄ…導体プラグ
４８…配線
５０…配線
５２…樹脂層
５４ａ〜５４ｃ…部分電極
５６…樹脂層
５８ａ〜５８ｃ…部分電極
６０ａ〜６０ｃ…電極パッド
６２…半田バンプ
６４…台座
６６…感圧粘着剤層
６８…基材
７０…熱剥離接着剤層
７０ａ…発泡後の熱剥離接着剤層
７２…熱剥離シート
７４…基板
７６…電極パッド
７８…半導体基板
８０…電極パッド
８２…半田バンプ
８４…半導体基板
８６…開口部
８８…開口部
９０…開口部
９２ａ〜９２ｃ…開口部
９４ａ〜９４ｃ…開口部

Claims (10)

  1. 複数の樹脂層より成る基材と；前記基材に埋め込まれ、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する薄膜キャパシタと；前記基材を貫き、前記薄膜キャパシタの前記上部電極に電気的に接続された第１の貫通電極と；前記基材を貫き、前記薄膜キャパシタの前記下部電極に電気的に接続された第２の貫通電極とを有するインターポーザであって、
    前記基材に埋め込まれ、複数の前記薄膜キャパシタの各々の前記上部電極に電気的に接続された配線を更に有し、
    複数の前記第１の貫通電極が、前記配線を介して、前記複数の薄膜キャパシタの前記上部電極に電気的に接続されており、
    前記複数の第１の貫通電極が、前記配線により、互いに電気的に接続されている
    ことを特徴とするインターポーザ。
  2. 請求項１記載のインターポーザにおいて、
    前記下部電極は、ベタ状に形成されている
    ことを特徴とするインターポーザ。
  3. 請求項１記載のインターポーザにおいて、
    前記基材に埋め込まれ、前記複数の薄膜キャパシタの各々の前記下部電極に電気的に接続された他の配線を更に有し、
    複数の前記第２の貫通電極が、前記他の配線により、互いに電気的に接続されている
    ことを特徴とするインターポーザ。
  4. 請求項１乃至３のいずれか１項に記載のインターポーザにおいて、
    前記薄膜キャパシタの上面、下面及び側面を覆うように形成され、水素又は水分の拡散を防止する絶縁性バリア膜を更に有する
    ことを特徴とするインターポーザ。
  5. 請求項４記載のインターポーザにおいて、
    前記絶縁性バリア膜は、無機材料より成る
    ことを特徴とするインターポーザ。
  6. 請求項４記載のインターポーザにおいて、
    前記絶縁性バリア膜は、前記キャパシタ誘電体膜と同一の材料より成る非晶質膜である
    ことを特徴とするインターポーザ。
  7. 請求項４乃至６のいずれか１項に記載のインターポーザにおいて、
    前記絶縁性バリア膜には、前記上部電極に達する開口部が形成されており、
    前記開口部内には、水素又は水分の拡散を防止する導電性バリア膜が形成されており、
    前記配線は、前記導電性バリア膜を介して前記上部電極に電気的に接続されている
    ことを特徴とするインターポーザ。
  8. 請求項４乃至６のいずれか１項に記載のインターポーザにおいて、
    前記基材及び前記絶縁性バリア膜には、前記下部電極の少なくとも側面を露出する開口部が形成されており、
    前記開口部内には、水素又は水分の拡散を防止する導電性バリア膜が形成されており、
    前記第１の貫通電極は、前記導電性バリア膜が形成された前記開口部内に埋め込まれており、
    前記第１の貫通電極は、前記導電性バリア膜を介して前記下部電極に電気的に接続されている
    ことを特徴とするインターポーザ。
  9. 複数の樹脂層より成る基材と；前記基材に埋め込まれ、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する薄膜キャパシタと；前記基材を貫き、前記薄膜キャパシタの前記上部電極に電気的に接続された第１の貫通電極と；前記基材を貫き、前記薄膜キャパシタの前記下部電極に電気的に接続された第２の貫通電極とを有するインターポーザであって、前記基材に埋め込まれ、複数の前記薄膜キャパシタの各々の前記上部電極に電気的に接続された配線を更に有し、複数の前記第１の貫通電極が、前記配線を介して、前記複数の薄膜キャパシタの前記上部電極に電気的に接続されているインターポーザを、基板上に形成する工程と、
    前記インターポーザを台座により支持する工程と、
    前記インターポーザを前記台座により支持した状態で前記基板を除去する工程と、
    前記インターポーザを他の基板上に実装する工程と
    を有することを特徴とする電子装置の製造方法。
  10. 請求項９記載の電子装置の製造方法において、
    前記インターポーザを前記台座により支持する工程では、前記インターポーザに熱剥離シートを用いて前記台座を接着する
    ことを特徴とする電子装置の製造方法。
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