JPWO2016136411A1

JPWO2016136411A1 - キャパシタおよび電子機器

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Publication number: JPWO2016136411A1
Application number: JP2017502024A
Authority: JP
Inventors: 俊幸中磯
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2015-02-27
Filing date: 2016-02-04
Publication date: 2017-09-28
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Abstract

基板の第１主面の上層側に設けられた第１内部電極（２１）、および、第１内部電極（２１）に対向配置される第２内部電極（２２）と、第１内部電極（２１）および第２内部電極（２２）の間に設けられる誘電体層と、第１内部電極（２１）および第２内部電極（２２）の上層側に設けられ、第１内部電極（２１）に複数箇所で接続される第１中間電極（４１）と、第１中間電極（４１）の上層側に設けられ、第１中間電極（４１）に導通する第１表面電極（５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ）、および第２内部電極（２２）に複数箇所で接続される第２表面電極（５２）と、を備える。

Description

本発明は、低ESR、低ESLに適したキャパシタおよびそのキャパシタが組み込まれた電子機器に関する。

一般に、電子回路において、直流電源の電圧変動やノイズの重畳を避けることを目的として、電源ラインとグランドとの間にデカップリングコンデンサが接続される。

このようなデカップリングの用途において、ESR（等価直列抵抗）が低いことが求められ、特に、例えば100MHzを超える高周波領域におけるノイズ除去の観点からは、ESL（等価直列インダクタンス）も極力低いことが求められる。

ESRおよびESLの低減のために、例えば特許文献１に示されるように、極性の異なる端子（第１表面電極、第２表面電極）を平面格子状に配置することが有効である。そのことにより、並列関係の電流経路が多くなってESRが低減される。また、誘電体層を挟む上下の電極に流れる電流の方向および積層方向の導体に流れる電流の方向がそれぞれ逆になって、磁界発生が抑制されることでESLが低減される。また、全体的な電流経路が短縮化されることでESRおよびESLが低減される。

国際公報第２００７／０４６１７３号

特許文献１に示されるような、極性の異なる表面電極が平面格子状に配置された従来のキャパシタにおいては、そのキャパシタが接続される基板上の回路パターンに応じて、複数の表面電極（外部端子）を出入りする電流に方向性が生じる。ここで図１１を参照して電流の方向性について示す。図１１は特許文献１に示されているコンデンサが実装される回路基板側の実装電極の構成例を示す図である。図１１において、配線２１１，２１２，２１３・・・２１８を流れる電流はキャパシタに流入し、キャパシタから流出する電流は配線２２１，２２２，２２３・・・２２８を流れる。

図１１において、例えば左上方向に電源電圧供給源またはノイズ源がある場合、左上に近い配線２１１，２１２，２１３，２１５等や配線２２１，２２３等には他の配線より多くの電流が流れて、キャパシタに電流が出入りすることになる。すなわち、誘電体層を挟む内部電極には図１１における電流強度の高い領域が左上に偏る。このように、電流分布が不均一になると、第１表面電極および第２表面電極がそれぞれ複数個であることの効果が小さく、実効的なESRおよびESLが悪くなる。

本発明の目的は、導体部の形状および配置に更なる工夫を加えて、ESRおよびESLの低減に、より有効なキャパシタ、およびそのキャパシタが組み込まれた電子機器を提供することにある。

（１）本発明のキャパシタは、
第１主面を有する基板と、
前記第１主面の上層側に（直接または絶縁層を介して）設けられる第１内部電極、および、前記第１内部電極に対向配置される第２内部電極と、
前記第１内部電極および前記第２内部電極の間に設けられる誘電体層と、
前記第１内部電極および前記第２内部電極の上層側に設けられ、前記第１内部電極に複数箇所で接続される第１中間電極と、
前記第１中間電極の上層側に設けられ、前記第１中間電極に接続される第１表面電極、および前記第２内部電極に複数箇所で導通する第２表面電極と、
を備える、ことを特徴とする。

上記構成により、第１表面電極は第１中間電極で一旦共通接続されるので、第１表面電極に対する電流の出入りの方向性に対する影響が緩和される。すなわち、第１表面電極の電位の偏り（傾き）は第１中間電極で緩和されるので、第１内部電極の平面内での電流集中が緩和される。このことでESL・ESRが低減される。また、第１内部電極から第１表面電極までの電流経路に、並列関係の電流経路が多くなって、ESL・ESRが更に低減される。

（２）上記（１）において、前記第１内部電極と前記第２内部電極は外形が実質的に同じであり、前記第１中間電極は、前記第２内部電極に設けられた開口を通って前記第１内部電極に導通することが好ましい。このことにより、第１内部電極と第１中間電極とを接続する導体の経路長が短くなり、第１内部電極から第１表面電極までの厚み方向の経路の増大が抑えられる。

（３）上記（１）または（２）において、前記第１内部電極および前記第２内部電極の上層側に設けられ、前記第２内部電極に複数箇所で接続された第２中間電極を更に備えることが好ましい。このことにより、第２表面電極または第２内部電極の電位の偏り（傾き）は第２中間電極で緩和されるので、第２表面電極および第２内部電極の平面内での電流集中が緩和される。このことでESL・ESRが低減される。また、第２内部電極から第２表面電極までの電流経路に、並列関係の電流経路が多くなって、ESL・ESRが更に低減される。

（４）上記（３）において、前記第２中間電極は前記第１中間電極に同一層の平面内で取り囲まれ、前記第１表面電極は前記第２表面電極に平面内で取り囲まれることが好ましい。このことで、少ない層数で、第１内部電極、第２内部電極および第２表面電極に流れる電流は面方向に分散される。

（５）上記（１）から（４）のいずれかにおいて、前記第１表面電極は、縦横のいずれの方向にも、第２表面電極に対して交互に配置される平面格子状であることが好ましい。これにより、第１中間電極および第２表面電極で電流が効果的に分散する。

（６）上記（１）から（５）のいずれかにおいて、前記第１中間電極は前記第１内部電極よりシート抵抗が低いことが好ましい。このことにより、誘電体層を挟み込む電極である第１内部電極および第２内部電極に適した電極材料を用いることができ、且つESR（等価直列抵抗）の小さなキャパシタを構成できる。

（７）上記（１）から（６）のいずれかにおいて、前記基板は半導体基板であり、前記第１内部電極、前記第２内部電極、前記第１中間電極、前記第１表面電極および前記第２表面電極は薄膜プロセスによって形成された金属薄膜であることが好ましい。このことにより、小型で大容量のキャパシタが得られる。

（８）上記（７）において、前記誘電体層は(Ba_xSr_1-x)TiO₃など高誘電率材料からなる薄膜層であることが好ましい。このことにより高誘電率性が活かされ、小型でありながら高容量のキャパシタが構成できる。

（９）上記（８）において、前記第１内部電極および前記第２内部電極はPtを主成分とする金属であることが好ましい。これにより、BST薄膜層を酸化性雰囲気下で８００℃以上１０００℃以下程度の高温で焼成できる。

（１０）上記（１）から（９）のいずれかにおいて、前記第１中間電極および前記第２中間電極はCuまたはAlを主成分とする金属であることが好ましい。これにより、誘電体層を挟み込む電極である第１内部電極および第２内部電極には、それに適した電極材料を用いつつ低ESR化できる。

（１１）上記（１）から（１０）のいずれかにおいて、前記第１表面電極および前記第２表面電極は、表面に、Cuを主成分とする金属膜を備えることが好ましい。これにより、端子電極の耐環境性が高まる。

（１２）本発明の電子機器は、キャパシタおよび当該キャパシタが実装される回路基板を備え、前記キャパシタは、（１）から（１１）のいずれかに記載のキャパシタであり、前記回路基板は、（１）から（１１）のいずれかに記載の第１表面電極および第２表面電極がそれぞれ接続される第１実装電極および第２実装電極を備えることを特徴とする。

上記構成により、ESL・ESRの低いキャパシタを備える電子機器が構成される。

（１３）例えば、上記（１２）において、前記回路基板には集積回路および当該集積回路に電源電圧を供給する電源回路が設けられ、前記キャパシタは、前記集積回路の電源端子とグランドとの間に接続されたデカップリングコンデンサ用のキャパシタである。この構成により、集積回路の電源端子に印加されるノイズ成分や電圧変動成分が抑制された電子機器が構成される。

本発明によれば、キャパシタが接続される基板上の回路パターン等によって、第１表面電極および第２表面電極に対する電流の入出力が不均一になっても、そのことによる、キャパシタのESL・ESRの劣化は抑制される。また、低ESL・ESRのキャパシタが例えばデカップリングコンデンサとして組み込まれた電子機器が構成できる。

図１は第１の実施形態に係るキャパシタ１０１およびその実装先である回路基板の斜視図である。図２は図１におけるＸ−Ｘ部分の断面図である。図３（Ａ）は第２の実施形態に係るキャパシタ１０２の平面図である。図３（Ｂ）はキャパシタ１０２の正面図である。図４はキャパシタ１０２の幾つかの層における平面図である。図５はキャパシタ１０２の各層の各電極、各導体の接続関係を示す分解平面図である。図６は、図４におけるＹ−Ｙ部分の断面図である。図７はキャパシタ１０２のインピーダンスの周波数特性を示す図である。図８（Ａ）は第３の実施形態のキャパシタ１０３の平面図である。図８（Ｂ）は図８（Ａ）におけるＢ−Ｂ部分の断面図である。図８（Ｃ）は図８（Ａ）におけるＣ−Ｃ部分の断面図である。図９はキャパシタ１０３の概略分解斜視図である。図１０は、適用回路に対するキャパシタ１０１の接続例を示す図である。図１１は特許文献１に示されているコンデンサが実装される回路基板側の実装電極の構成例を示す図である。

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付す。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点について説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

《第１の実施形態》
図１は第１の実施形態に係るキャパシタ１０１およびその実装先である回路基板の斜視図である。

図１においてキャパシタ１０１は、回路基板２００へ実装する側の面（実装面）を上面にして表している。このキャパシタ１０１は第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅおよび第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄを備える。第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅは第１表面電極上に形成されている。第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄは第２表面電極上に形成されている。複数の第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅは同電位の入出力端子（たとえば正極側端子）であり、複数の第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄは同電位の入出力端子（たとえば負極側端子）である。これらの端子電極はLGA型の端子電極を構成している。第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅは本発明に係る「第１表面電極」の一例である。第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄは本発明に係る「第２表面電極」の一例である。

キャパシタ１０１は上記第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅと第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄとの間に所定のキャパシタンスを有する素子であり、例えばデカップリングコンデンサとして用いられる。

回路基板２００には第１実装電極（ランド）１６１Ａ，１６１Ｂ，１６１Ｃ，１６１Ｄ，１６１Ｅおよび第２実装電極（ランド）１６２Ａ，１６２Ｂ，１６２Ｃ，１６２Ｄが形成されている。キャパシタ１０１の第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅおよび第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄは、回路基板２００上の第１実装電極１６１Ａ，１６１Ｂ，１６１Ｃ，１６１Ｄ，１６１Ｅおよび第２実装電極１６２Ａ，１６２Ｂ，１６２Ｃ，１６２Ｄにそれぞれ対応した形状を有しており、各端子電極は各実装電極に導電性接合材を介してそれぞれ接続される。

複数の第１実装電極１６１Ａ，１６１Ｂ，１６１Ｃ，１６１Ｄ，１６１Ｅは、回路基板２００の表面にて接続導体を介して接続されており、同電位である。また、複数の第２実装電極１６２Ａ，１６２Ｂ，１６２Ｃ，１６２Ｄは、回路基板２００の内層にて接続導体を介して接続されており、同電位である。

回路基板２００の表面には、接続導体を覆うようにソルダーレジストがパターニングされていてもよい。回路基板２００は各種電子機器に設けられるプリント配線板であってもよいし、半導体集積回路チップを他の基板に搭載するためのインターポーザであってもよい。

図２は図１におけるＸ−Ｘ部分の断面図である。

図２に表れている部分の符号を付して本実施形態のキャパシタ１０１の構成を記述すると、次のとおりである。

キャパシタ１０１は、
第１主面を有する基板１０と、
第１主面の上層側に設けられる第１内部電極２１Ａ，２１Ｂ、および、第１内部電極２１Ａ，２１Ｂに対向配置される第２内部電極２２Ａ，２２Ｂと、
第１内部電極２１Ａ，２１Ｂおよび第２内部電極２２Ａ，２２Ｂの間に設けられる誘電体層２０Ａ，２０Ｂ，２０Ｃと、
第１内部電極２１Ａ，２１Ｂおよび第２内部電極２２Ａ，２２Ｂの上層側に設けられ、第１内部電極２１Ａ，２１Ｂに複数箇所で接続される第１中間電極４１と、
第１中間電極４１の上層側に設けられ、第１中間電極４１に接続される第１表面電極５１Ａ、および第２内部電極２２Ａ，２２Ｂに複数箇所で導通する第２表面電極５２と、
を備える。

また、本実施形態では、第２中間電極４２Ｃは、第１内部電極２１Ａ，２１Ｂおよび第２内部電極２２Ａ，２２Ｂの上層側に設けられ、第２内部電極２２Ａ，２２Ｂに複数箇所で接続されていて、第２表面電極５２は第２中間電極４２Ｃに接続されている。

キャパシタ１０１の構成要素を列挙すると、次のとおりである。

（ａ）基板１０、
（ｂ）基板１０の第１主面に形成された密着層１１、
（ｃ）密着層１１の上層に形成された、第１内部電極２１Ａ，２１Ｂ、および第２内部電極２２Ａ，２２Ｂ、
（ｄ）第１内部電極２１Ａと第２内部電極２２Ａとの間に設けられた誘電体層２０Ａ、第１内部電極２１Ｂと第２内部電極２２Ａとの間に設けられた誘電体層２０Ｂ、第１内部電極２１Ｂと第２内部電極２２Ｂとの間に設けられた誘電体層２０Ｃ、
（ｅ）第１内部電極２１Ａ，２１Ｂおよび第２内部電極２２Ａ，２２Ｂの上層側に設けられ、第１内部電極２１Ａ，２１Ｂに複数箇所で接続された第１中間電極４１、
（ｆ）第１内部電極２１Ａ，２１Ｂおよび第２内部電極２２Ａ，２２Ｂの上層側に設けられ、第２内部電極２２Ａ，２２Ｂに複数箇所で接続された複数の第２中間電極（図２における断面では第２中間電極４２Ｃが表れている。）、
（ｇ）第１中間電極４１の上層側に設けられ、第１中間電極４１に接続された第１表面電極５１Ａ，５１Ｂ、
（ｈ）第２中間電極４２Ｃ等の上層側に設けられ、第２内部電極２２Ａ，２２Ｂに複数箇所で導通する第２表面電極５２、
（ｉ）第１表面電極５１の上面に形成された複数の第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅ（図２では第１端子電極６１Ａ，６１Ｂが表れている。）、
（ｊ）第２表面電極の上面に形成された複数の第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ（図２では第２端子電極６２Ｃが表れている。）、
（ｋ）第１内部電極２１Ａ，２１Ｂ、第２内部電極２２Ａ，２２Ｂおよび誘電体層２０Ａ，２０Ｂ，２０Ｃの積層体部分を覆う無機絶縁層３０、
（ｌ）無機絶縁層３０を被覆し、第１中間電極４１、第２中間電極４２Ｃが形成される第１有機絶縁層３１、
（ｍ）第１有機絶縁層３１を被覆し、第１表面電極５１Ａ、第２表面電極５２が形成される第２有機絶縁層３２、
（ｎ）第２有機絶縁層３２を被覆し、第１端子電極６１Ａ，６１Ｂ、第２端子電極６２Ｃ等を露出させる第３有機絶縁層３３。

図２において、第１内部電極２１Ａ、第２内部電極２２Ａおよび誘電体層２０Ａによって第１容量部が構成され、第１内部電極２１Ｂ、第２内部電極２２Ａおよび誘電体層２０Ｂによって第２容量部が構成され、第１内部電極２１Ｂ、第２内部電極２２Ｂおよび誘電体層２０Ｃによって第３容量部が構成される。

複数の第１表面電極（５１Ａ，５１Ｂ等）は第１中間電極４１で一旦共通接続される。そのため、第１端子電極（６１Ａ，６１Ｂ等）に対する電流の出入りの方向性に対する影響（方向依存性）が緩和される。すなわち、第１表面電極の電位の偏り（傾き）は第１中間電極４１で緩和されるので、第１内部電極２１Ａ，２１Ｂの平面内での電流集中が緩和される。このことでESL・ESRが低減される。また、第１内部電極２１Ａ，２１Ｂから第１表面電極５１Ａ，５１Ｂ等までの電流経路に、並列関係の電流経路が多くなって、ESL・ESRが更に低減される。

本発明のキャパシタ（本実施形態においてはキャパシタ１０１）は、例えば図１０に示すように、半導体集積回路３００の電源端子Ｖｄｄおよびグランド端子GNDの付近に接続されるデカップリングコンデンサ（バイパスコンデンサ）として用いられる。

以降、図２を参照して、このキャパシタ１０１の製造方法を順に説明する。

（１）基板１０は、半導体基板または絶縁体基板であり、代表的には、表面にSiO₂膜が形成されたSi基板である。この基板１０に、(Ba_xSr_1-x)TiO₃膜（以下、「BST膜」という。）を密着層１１として形成する。

（２）密着層１１（BST膜）の表面に、第１内部電極２１ＡとしてのPt電極膜、誘電体層２０ＡとしてのBST膜、第２内部電極２２ＡとしてのPt電極膜を順に形成する。同様に、誘電体層２０ＢとしてのBST膜、第１内部電極２１ＢとしてのPt電極膜を順に形成し、さらに、誘電体層２０ＣとしてのBST膜、第２内部電極２２ＢとしてのPt電極膜を順に形成する。

例えば、上記BST膜はスピンコート工程と焼成工程とにより形成し、Pt電極膜はスパッタリング法により成膜する。密着層１１は、SiO₂絶縁膜に対する電極膜の密着性を向上させるための密着層として作用する膜であればBST膜以外でもよい。また、必ずしも密着層１１が必要なわけでもない。また、上記電極膜には、導電性が良好で耐酸化性に優れた高融点の他の貴金属材料、例えばAuを用いることもできる。

（３）無機絶縁層３０としてSiO₂膜をCVD法やスパッタリング法により形成し、その上に自動コーター等によってPBO（ポリベンゾオキサゾール）膜を塗布し、焼成することで、第１有機保護層３１としてのPBO膜を形成する。そして、例えば誘導結合型プラズマ反応性イオンエッチング（ICP-RIE）によって、SiO₂膜にコンタクトホールとなる開口を形成する。なお、無機絶縁層はSiO₂に限られるものではないし、第１有機保護層もPBO膜に限られるものではない。

（４）スパッタリング法等により、上記開口内およびPBO膜の表面に例えば0.1μm／1.0μm／0.1μmのTi/Cu/Ti膜を成膜する。

（５）上記Ti/Cu/Ti膜をパターンニングすることで第１中間電極４１、第２中間電極４２Ｃ等を形成する。なお、各中間電極はスパッタリング法によるTi/Cu/Ti膜に限定されるものではなく、例えばめっき法によるCu膜等を利用してもよい。

（６）その上に自動コーター等によってPBO膜を塗布し、焼成することで、第２有機保護層３２としてのPBO膜を形成する。なお、第２有機保護層はPBO膜に限られるものではない。

（７）スパッタリング法等により、上記開口内およびPBO膜の表面に例えば0.1μm／1.0μm／0.1μmのTi/Cu/Ti膜を成膜する。

（８）上記Ti/Cu/Ti膜をパターンニングすることで第１表面電極５１Ａ，５１Ｂ等および第２表面電極５２を形成する。なお、各表面電極もスパッタリング法によるTi/Cu/Ti膜に限定されるものではなく、例えばめっき法によるCu膜等を利用してもよい。

（９）第３有機絶縁層３３としてソルダーレジスト膜を塗布形成する。

（１０）上記ソルダーレジスト膜に開口を形成し、その開口内にNiめっき、続いてAuめっきを行うことで、表面がNi/Auめっきされた第１端子電極６１Ａ，６１Ｂ等および第２端子電極６２Ｃ等を形成する。なお、めっき膜はNi/Auに限られるものではなく、Ni/Sn等のめっき膜であってもよい。

このように、本実施形態のキャパシタは、薄膜プロセスを利用した薄膜キャパシタである。この薄膜キャパシタにおいて、第１内部電極４１および第２内部電極４２Ｃ等を、Ptを主成分とする高融点金属で構成すれば、誘電体層２０Ａ，２０Ｂ，２０Ｃである高誘電率材料のBSTを酸化性雰囲気中、８００℃以上１０００℃以下程度の高温で焼成できる。

第１中間電極４１および第２中間電極４２Ｃ等を、Cuを主成分とする金属膜のように比抵抗の小さな材料で構成し、しかも膜厚を厚くすれば、第１内部電極（Pt）よりシート抵抗を低くすることができる。なお、第１中間電極４１および第２中間電極４２Ｃ等はCu以外にAlを主成分とする金属であってもよい。このことにより、誘電体層２０Ａ，２０Ｂを挟み込む電極である第１内部電極２１Ａ，２１Ｂおよび第２内部電極２２Ａ，２２Ｂには、それらに適した電極材料を用いつつキャパシタを低ESR化できる。

また、基板１０は半導体基板であり、第１内部電極、第２内部電極、第１中間電極、第１表面電極および第２表面電極はそれぞれ薄膜プロセスによって形成された金属薄膜であるので、小型で大容量のキャパシタが得られる。

また、本実施形態では、第１表面電極５１Ａ，５１Ｂ等および第２表面電極５２に、Ni/Auめっき膜による第１端子電極６１Ａ，６１Ｂおよび第２端子電極６２Ｃ等が形成されているので、端子電極の耐環境性が高い。

なお、本実施形態によれば、第１内部電極２１Ａ，２１Ｂと第２内部電極２２Ａ，２２Ｂは外形が実質的に同じであり、第１中間電極４１は、第２内部電極２２Ａ，２２Ｂに設けられた開口を通って第１内部電極２１Ａ，２１Ｂに導通するので、第１内部電極２１Ａ，２１Ｂと第１中間電極４１とを接続する導体の経路長が短くなり、第１内部電極２１Ａ，２１Ｂから第１表面電極５１Ａ，５１Ｂ等までの厚み方向の経路の増大が抑えられる。

また、第１表面電極５１Ａ，５１Ｂは、縦横のいずれの方向にも、第２表面電極５２に対して交互に配置される平面格子状である。これにより、第１中間電４１および第２表面電極５２で電流が効果的に分散される。

なお、キャパシタにおける端子電極および回路基板における実装電極の個数として、縦３列×横３列の計９個を例示したが、たとえば縦２列×横２列の計４個であってもよいし、縦５列×横５列の計２５個等であってもよい。その個数も自乗数に限定されるものでもない。

《第２の実施形態》
第２の実施形態では第１中間電極だけでなく第２中間電極を備えるキャパシタの例を示す。

図３（Ａ）は第２の実施形態に係るキャパシタ１０２の平面図である。図３（Ｂ）はキャパシタ１０２の正面図である。図３（Ａ）に表れる面は、回路基板へ実装する側の面（実装面）である。このキャパシタ１０２は第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄおよび第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅを備える。キャパシタ１０２の各部の寸法は例えば次のとおりである。

X:0.75mm
Y:0.75mm
P:0.2mm
S:0.1mm
t:0.04mm
h:0.02mm
キャパシタ１０２は上記第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅとの間に所定のキャパシタンスを有する素子であり、例えばデカップリングコンデンサとして用いられる。

図４はキャパシタ１０２の幾つかの層における平面図である。図５はキャパシタ１０２の各層の各電極、各導体の接続関係を示す分解平面図である。図６は、図４におけるＹ−Ｙ部分の断面図である。但し、図４、図５においては、後に示す誘電体層の図示を省略している。

図４、図５、図６に表れているように、層Ｌ２，Ｌ４に第１内部電極２１Ａ，２１Ｂが形成されていて、層Ｌ１，Ｌ３に第２内部電極２２Ａ，２２Ｂが形成されている。層Ｌ６には第１中間電極４１および第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅが形成されている。層Ｌ８には第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄおよび第２表面電極５２が形成されている。層Ｌ９には第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄおよび第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅがそれぞれ形成されている。

層Ｌ１から層Ｌ６までの間には、第２内部電極２２Ａと第２中間電極４２Ｂとを接続する層間接続導体８１Ａが形成されている。層Ｌ２から層Ｌ６までの間には、第１内部電極２１Ａと第１中間電極４１とを接続する層間接続導体７１Ａが形成されている。層Ｌ３から層Ｌ６までの間には、第２内部電極２２Ｂと第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅとを接続する層間接続導体８１Ｂが形成されている。層Ｌ５には、第１内部電極２１Ｂと第１中間電極４１とを接続する層間接続導体７１Ｂが形成されている。

また、層Ｌ７には、第１中間電極４１と第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄとを接続する層間接続導体７２、および第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅと第２表面電極５２とを接続する層間接続導体８２が形成されている。

第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄは第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄの表面に形成されている。第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅは第２表面電極５２の表面にそれぞれ形成されている。

キャパシタ１０２の第１容量部および第２容量部の基本構成は、第１の実施形態で図２に示したものと同じである。

第２の実施形態では第１中間電極４１は複数の第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄを共通接続する。また、第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅは第２内部電極２２Ａ，２２Ｂの複数箇所を共通接続する。

このように、複数の第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄが第１中間電極４１で一旦共通接続され、また、第２内部電極２２Ａ，２２Ｂが第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅで一旦共通接続されて、第２表面電極５２に接続される。そのため、第１端子電極６１Ａ，６１Ｂ，６１Ｃ，６１Ｄおよび第２端子電極６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅに対する電流の出入りの方向性に対する影響が緩和される。すなわち、第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄの電位の偏り（傾き）は第１中間電極４１で緩和されるので、第１内部電極２１Ａ，２１Ｂの平面内での電流集中が緩和される。また、第２内部電極２２Ａ，２２Ｂの電位の偏り（傾き）は第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅで緩和されるので、第２内部電極２２Ａ，２２Ｂの平面内での電流集中が緩和される。このことでESL・ESRが低減される。また、第１内部電極２１Ａ，２１Ｂから第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄまでの電流経路に、並列関係の電流経路が多くなり、第２内部電極２２Ａ，２２Ｂから第２表面電極５２までの電流経路に、並列関係の電流経路が多くなって、ESL・ESRが更に低減される。

図７はキャパシタ１０２のインピーダンスの周波数特性を示す図である。図７において特性カーブＡはキャパシタ１０２の特性、特性カーブＢは比較例の特性である。比較例は、第１中間電極４１および第２中間電極４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅを設けない構造のキャパシタである。回路基板側の実装電極の形状は図１に示したものと同じである。

本実施形態のキャパシタ１０２によれば、ESLが支配的になる周波数300MHz付近において、より低インピーダンスとなる。この周波数でのインピーダンスがESLに相当し、ESLは約4pHである。比較例のESLは7pHであるので、比較例に比べて約3pH改善されている。

《第３の実施形態》
第３の実施形態では、層間接続導体の形状が第１、第２の実施形態とは異なる例を示す。

図８（Ａ）は第３の実施形態のキャパシタ１０３の平面図である。図８（Ｂ）は図８（Ａ）におけるＢ−Ｂ部分の断面図である。図８（Ｃ）は図８（Ａ）におけるＣ−Ｃ部分の断面図である。図９はキャパシタ１０３の概略分解斜視図である。

キャパシタ１０３は、次に列挙する要素を備える。

（ａ）基板１０、
（ｂ）基板１０の第１主面に形成された、第１内部電極２１および第２内部電極２２、
（ｃ）第１内部電極２１と第２内部電極２２との間に設けられた誘電体層２０、
（ｄ）第１内部電極２１および第２内部電極２２の上層側に設けられ、第１内部電極２１に複数箇所で接続された第１中間電極４１、
（ｅ）第１内部電極２１および第２内部電極２２の上層側に設けられ、第２内部電極２２に複数箇所で接続された２つの第２中間電極４２、
（ｆ）第１中間電極４１の上層側に設けられ、第１中間電極４１に導通する第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ、
（ｇ）第２中間電極４２の上層側に設けられ、第２中間電極４２に複数箇所で接続された第２表面電極５２、
（ｈ）第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅおよび第２表面電極５２の表面に形成され、所定箇所に開口を有するソルダーレジスト膜９０。

図８（Ｂ）（Ｃ）において、第１内部電極２１、第２内部電極２２および誘電体層２０によって容量部が構成される。図９では、この容量部をコンデンサの回路記号で表している。

第１内部電極２１と第１中間電極４１とは層間接続導体７１で接続され、第１中間電極４１と第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅとは層間接続導体７２で接続される。また、第２内部電極２２と第２中間電極４２とは層間接続導体８１で接続され、第２中間電極４２と第２表面電極５２とは層間接続導体８２で接続される。

第１中間電極４１は複数の第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅを共通接続する。また、第２中間電極４２は第２表面電極５２および第２内部電極２２の複数箇所を共通接続する。この構造により、第２の実施形態と同様に、第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅの電位の偏り（傾き）は第１中間電極４１で緩和されるので、第１内部電極２１の平面内での電流集中が緩和される。また、第２表面電極５２および第２内部電極２２の平面内での電流集中が緩和される。このことでESL・ESRが低減される。

第１内部電極２１と第２内部電極２２は外形が実質的に同じであり、第１中間電極４１は、第２内部電極２２に設けられた開口を通って第１内部電極２１に導通する。このことにより、第１内部電極２１と第１中間電極４１とを接続する導体の経路長は短く、第１内部電極４１から第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅまでの厚み方向の経路長は短い。

第２中間電極４２は第１中間電極４１に同一層の平面内で取り囲まれ、第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅは第２表面電極５２に平面内で取り囲まれている。このことで、少ない層数で、第１内部電極２１、第２内部電極２２および第２表面電極５２に流れる電流は面方向に分散される。

なお、図８（Ａ）（Ｂ）（Ｃ）、図９では最表面に第１表面電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅおよび第２表面電極５２が露出した例を示したが、第２の実施形態と同様に、第１表面電極の上面に第１端子電極を形成し、第２表面電極の上面に第２端子電極を形成してもよい。

なお、本実施形態のように、第１、第２の中間電極とは別に層間接続導体を設ける構造であれば、各層を薄膜プロセスではなく厚膜プロセスで形成してもよい。

《他の実施形態》
以上に示した各実施形態では第１中間電極と第２中間電極をそれぞれ１層で構成したが、第１中間電極と第２中間電極の一方または両方が複数層に形成されていてもよい。また、第１中間電極と第２中間電極は異なる層に形成されていてもよい。

以上に示した各実施形態では、第１表面電極と第２表面電極の合計数が奇数であり、第１表面電極の数をｎ１、第２表面電極の数をｎ２、で表すと、ｎ２＝ｎ１＋１の関係としたが、第２表面電極より第１表面電極の数が多くてもよい。

また、第１表面電極と第２表面電極のどちらを電源ラインに接続し、どちらをグランド電極に接続してもよい。但し、実装先である回路基板上の実装電極から電源ラインへの接続経路および実装電極からグランド電極までの経路が短くなる方を選択することが好ましい。

以上に示した各実施形態では、直方体形状基材にキャパシタを構成し、第１表面電極および第２表面電極を平面格子状に配置し、この平面格子の一つの辺を上記直方体の１辺に沿った正方格子状としたが、直方体形状基材に対する平面格子の向きはこれに限らない。例えば、斜方格子状や正三角格子状であってもよい。

最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。

Ｌ１〜Ｌ９…層
１０…基板
１１…密着層
２０，２０Ａ，２０Ｂ，２０Ｃ…誘電体層
２１，２１Ａ，２１Ｂ…第１内部電極
２２，２２Ａ，２２Ｂ…第２内部電極
３０…無機絶縁層
３１…第１有機絶縁層
３２…第２有機絶縁層
３３…第３有機絶縁層
４１…第１中間電極
４２，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ…第２中間電極
５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ…第１表面電極
５２…第２表面電極
６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅ…第１端子電極
６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅ…第２端子電極
７１，７２，８１，８２…層間接続導体
９０…ソルダーレジスト
１０１，１０２，１０３…キャパシタ
１６１Ａ，１６１Ｂ，１６１Ｃ，１６１Ｄ，１６１Ｅ…第１実装電極
１６２Ａ，１６２Ｂ，１６２Ｃ，１６２Ｄ…第２実装電極
２００…回路基板
２１１〜２１８，２２１〜２２８…配線
３００…半導体集積回路

（１）本発明のキャパシタは、
第１主面を有する基板と、
前記第１主面の上層側に（直接または絶縁層を介して）設けられる第１内部電極、および、前記第１内部電極に対向配置される第２内部電極と、
前記第１内部電極および前記第２内部電極の間に設けられる誘電体層と、
前記第１内部電極および前記第２内部電極の上層側に設けられ、前記第１内部電極に複数箇所で接続される第１中間電極と、
前記第１中間電極の上層側に設けられ、前記第１中間電極に接続される複数の第１表面電極、および前記第２内部電極に複数箇所で導通する第２表面電極と、
を備え、
前記複数の第１表面電極が前記第１中間電極で共通接続されたことを特徴とする。

（４）上記（３）において、前記第２中間電極は前記第１中間電極に同一層の平面内で取り囲まれ、前記複数の第１表面電極は前記第２表面電極に平面内で取り囲まれることが好ましい。このことで、少ない層数で、第１内部電極、第２内部電極および第２表面電極に流れる電流は面方向に分散される。

（５）上記（１）から（４）のいずれかにおいて、前記複数の第１表面電極は、縦横のいずれの方向にも、前記第２表面電極に対して交互に配置される平面格子状であることが好ましい。これにより、第１中間電極および第２表面電極で電流が効果的に分散する。

（７）上記（１）から（６）のいずれかにおいて、前記基板は半導体基板であり、前記第１内部電極、前記第２内部電極、前記第１中間電極、前記複数の第１表面電極および前記第２表面電極は薄膜プロセスによって形成された金属薄膜であることが好ましい。このことにより、小型で大容量のキャパシタが得られる。

（１１）上記（１）から（１０）のいずれかにおいて、前記複数の第１表面電極および前記第２表面電極は、表面に、Cuを主成分とする金属膜を備えることが好ましい。これにより、端子電極の耐環境性が高まる。

（１２）本発明の電子機器は、キャパシタおよび当該キャパシタが実装される回路基板を備え、前記キャパシタは、（１）から（１１）のいずれかに記載のキャパシタであり、前記回路基板は、（１）から（１１）のいずれかに記載の、複数の第１表面電極および第２表面電極がそれぞれ接続される第１実装電極および第２実装電極を備えることを特徴とする。

Claims

第１主面を有する基板と、
前記第１主面の上層側に設けられる第１内部電極、および、前記第１内部電極に対向配置される第２内部電極と、
前記第１内部電極および前記第２内部電極の間に設けられる誘電体層と、
前記第１内部電極および前記第２内部電極の上層側に設けられ、前記第１内部電極に複数箇所で接続される第１中間電極と、
前記第１中間電極の上層側に設けられ、前記第１中間電極に接続される第１表面電極、および前記第２内部電極に複数箇所で導通する第２表面電極と、
を備える、キャパシタ。
前記第１内部電極と前記第２内部電極は外形が実質的に同じであり、前記第１中間電極は、前記第２内部電極に設けられた開口を通って前記第１内部電極に導通する、請求項１に記載のキャパシタ。
前記第１内部電極および前記第２内部電極の上層側に設けられ、前記第２内部電極に複数箇所で接続された第２中間電極を更に備える、請求項１または２に記載のキャパシタ。
前記第２中間電極は前記第１中間電極に同一層の平面内で取り囲まれ、前記第１表面電極は前記第２表面電極に平面内で取り囲まれる、請求項３に記載のキャパシタ。
前記第１表面電極は、縦横のいずれの方向にも、第２表面電極に対して交互に配置される平面格子状である、請求項１から４のいずれかに記載のキャパシタ。
前記第１中間電極は前記第１内部電極よりシート抵抗が低い、請求項１から５のいずれかに記載のキャパシタ。
前記基板は半導体基板であり、前記第１内部電極、前記第２内部電極、前記第１中間電極、前記第１表面電極および前記第２表面電極は薄膜プロセスによって形成された金属薄膜である、請求項１から６のいずれかに記載のキャパシタ。
前記誘電体層はBST薄膜層である、請求項７に記載のキャパシタ。
前記第１内部電極および前記第２内部電極はPtを主成分とする金属で構成された、請求項８に記載のキャパシタ。
前記第１中間電極はCuまたはAlを主成分とする金属で構成された、請求項１から９のいずれかに記載のキャパシタ。
前記第１表面電極および前記第２表面電極は、表面に、Cuを主成分とする金属膜を備える、請求項１から１０のいずれかに記載のキャパシタ。
キャパシタおよび当該キャパシタが実装される回路基板を備えた電子機器において、
前記キャパシタは請求項１から１１のいずれかに記載のキャパシタであり、
前記回路基板は、請求項１から１１のいずれかに記載の第１表面電極および第２表面電極がそれぞれ接続される第１実装電極および第２実装電極を備えたことを特徴とする、電子機器。
前記回路基板に設けられた、集積回路および当該集積回路に電源電圧を供給する電源回路を備え、
前記キャパシタは、前記集積回路の電源端子とグランドとの間に接続されたデカップリングコンデンサ用のキャパシタである、請求項１２に記載の電子機器。