WO2023176538A1 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

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WO2023176538A1
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multilayer ceramic
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external electrode
capacitor
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水主村賢吾
藤田幸宏
青路 日▲高▼
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株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Multilayer capacitors are known in which the ESL (equivalent series inductance) is reduced by making the current flow route thicker, the current flow route shorter, or the magnetic fields generated by currents with different polarities canceling each other out.
  • Patent Document 1 discloses an example of a multilayer capacitor with a reduced ESL.
  • the multilayer capacitor 200 disclosed in Patent Document 1 includes a plurality of dielectric layers 201, a plurality of first internal electrodes 202, and a plurality of second internal electrodes 202. It includes a capacitor body 210 in which internal electrodes 203 are laminated.
  • the capacitor body 210 includes a plurality of first via conductors 204 that are electrically connected to the plurality of first internal electrodes 202 and extend to one main surface of the capacitor body 210, and a plurality of second internal electrodes. 203 and a plurality of second via conductors 205 extending to one main surface of the capacitor body 210.
  • a plurality of first external electrodes 211 are electrically connected to the plurality of first via conductors 204, respectively, and a plurality of second external electrodes 211 are electrically connected to the plurality of second via conductors 205, respectively.
  • a plurality of second external electrodes 212 are formed.
  • the plurality of first external electrodes 211 and the plurality of second external electrodes 212 are arranged in a grid pattern, as shown in FIG.
  • the second via conductors 205 are also arranged in a grid pattern.
  • the first internal electrode 202 and the second internal electrode 203 face each other. The area is reduced and the capacitance is reduced.
  • the present invention solves the above problems, and aims to provide a multilayer ceramic capacitor that can increase capacitance compared to conventional multilayer ceramic capacitors in which via conductors are arranged in a grid pattern. do.
  • the multilayer ceramic capacitor of the present invention is a capacitor body in which a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated; a first via conductor provided inside the capacitor body and electrically connected to the plurality of first internal electrodes; a second via conductor provided inside the capacitor body and electrically connected to the plurality of second internal electrodes; a first external electrode provided on the surface of the capacitor body and electrically connected to the first via conductor; a second external electrode provided on the surface of the capacitor body and electrically connected to the second via conductor; Equipped with When the capacitor body is viewed in the stacking direction of the dielectric layer, the first internal electrode, and the second internal electrode, m ⁇ n (m and n are each natural numbers of 3 or more) virtual lattice points.
  • the innermost virtual grid point is located at the outermost periphery.
  • the first via conductor and the second via conductor are not arranged at the virtual lattice points of 1 or more (m-2) ⁇ (n-2) or less located at .
  • the capacitance is can be increased.
  • FIG. 1 is a plan view schematically showing a multilayer ceramic capacitor in an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor shown in FIG. 1 taken along line II-II.
  • FIG. 2 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor shown in FIG. 1 taken along line III-III.
  • FIG. 3 is a diagram for explaining a standard arrangement in which via conductors are arranged at all m ⁇ n virtual grid points.
  • FIG. 3 is a diagram showing the arrangement positions of a first via conductor and a second via conductor of a multilayer ceramic capacitor in one embodiment.
  • FIG. 3 is a diagram showing an equivalent circuit of two multilayer ceramic capacitors connected in parallel to a power supply line.
  • FIG. 6 is a diagram illustrating an example of a configuration in which no conductor is arranged.
  • FIG. 2 is a diagram showing the results of measuring the electrical characteristics of a multilayer ceramic capacitor in one embodiment, a multilayer ceramic capacitor in Comparative Example 1, and a multilayer ceramic capacitor in Comparative Example 2, in which (a) shows the capacitance; (b) ) indicates ESR, and (c) indicates ESL.
  • (a) is a perspective view schematically showing the multilayer capacitor described in Patent Document 1
  • (b) is a schematic perspective view of the structure when the multilayer capacitor shown in (a) is cut along the XB-XB line.
  • FIG. 1 is a plan view schematically showing a multilayer ceramic capacitor 100 in an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 100 shown in FIG. 1 taken along line II-II.
  • FIG. 3 is a cross-sectional view schematically showing the structure of the multilayer ceramic capacitor 100 shown in FIG. 1 taken along line III-III.
  • the multilayer ceramic capacitor 100 includes a capacitor body 1 , a first via conductor 5 , a second via conductor 6 , a first external electrode 11 , and a second external electrode 12 .
  • the capacitor body 1 has a structure in which a plurality of dielectric layers 2, a plurality of first internal electrodes 3, and a plurality of second internal electrodes 4 are laminated. More specifically, the capacitor body 1 has a structure in which a plurality of first internal electrodes 3 and second internal electrodes 4 are alternately stacked with dielectric layers 2 in between.
  • the material of the dielectric layer 2 is arbitrary, and is made of, for example, a ceramic material containing BaTiO 3 , CaTiO 3 , SrTiO 3 , SrZrO 3 , or CaZrO 3 as a main component.
  • These main components may contain subcomponents whose content is smaller than that of the main components, such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds.
  • the shape of the capacitor body 1 is arbitrary.
  • the capacitor main body 1 has a rectangular parallelepiped shape as a whole.
  • the shape of a rectangular parallelepiped as a whole is not a perfect rectangular shape, such as a shape with rounded corners and ridges, or a shape with unevenness on the surface of the rectangular parallelepiped, but it has six edges. It is a shape that has a surface and can be regarded as a rectangular parallelepiped as a whole. Therefore, the capacitor body 1 has a first main surface 1a, a second main surface 1b, a first side surface 1c, a second side surface 1d, a third side surface 1e, and a fourth side surface 1f. Equipped with.
  • the first main surface 1a and the second main surface 1b of the capacitor body 1 are surfaces facing the stacking direction T of the dielectric layer 2, the first internal electrode 3, and the second internal electrode 4.
  • the first main surface 1a and the second main surface 1b have a rectangular shape, more specifically, a square shape.
  • the shapes of the first main surface 1a and the second main surface 1b are not limited to rectangles.
  • the first side surface 1c to the fourth side surface 1f of the capacitor body 1 are surfaces of the capacitor body 1 other than the first main surface 1a and the second main surface 1b.
  • the first side surface 1c to the fourth side surface 1f of the capacitor body 1 are orthogonal to the first main surface 1a and the second main surface 1b, but they do not have to be orthogonal to each other.
  • the dimensions of the capacitor body 1 are arbitrary, but for example, the vertical dimension of the rectangle in plan view is 0.3 mm or more and 3.0 mm or less, the horizontal dimension is 0.3 mm or more and 3.0 mm or less, and the lamination direction T is The dimensions can be 50 ⁇ m or more and 200 ⁇ m or less.
  • the dimension of the capacitor body 1 in the stacking direction T refers to the thickness of the capacitor body 1.
  • the first internal electrode 3 and the second internal electrode 4 may be made of any material, for example, metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn, or Au, or those metals. It is possible to use an alloy containing the like.
  • the first internal electrode 3 and the second internal electrode 4 may contain the same ceramic material as the dielectric ceramic contained in the dielectric layer 2 as a common material. In that case, the proportion of the common material contained in the first internal electrode 3 and the second internal electrode 4 is, for example, 20 vol% or less.
  • the thickness of the first internal electrode 3 and the second internal electrode 4 is arbitrary, and can be, for example, about 0.3 ⁇ m or more and 1.0 ⁇ m or less.
  • the number of layers of the first internal electrode 3 and the second internal electrode 4 is arbitrary, but the total number of both can be, for example, about 10 to 150 layers.
  • a plurality of first through holes 3a are formed in the first internal electrode 3 in order to insert a plurality of second via conductors 6, which will be described later.
  • a plurality of second through holes 4a are formed in the second internal electrode 4 in order to allow a plurality of first via conductors 5, which will be described later, to be inserted therethrough.
  • capacitance is formed by the first internal electrode 3 and the second internal electrode 4 facing each other with the dielectric layer 2 interposed therebetween.
  • the first via conductor 5 is provided inside the capacitor body 1 and electrically connected to the plurality of first internal electrodes 3. More specifically, the first via conductor 5 is provided inside the capacitor body 1 in such a manner that it extends in the stacking direction T from the first major surface 1a to the second major surface 1b of the capacitor body 1. .
  • the first via conductor 5 passes through a second through hole 4a formed in the second internal electrode 4, and is insulated from the second internal electrode 4.
  • the second via conductor 6 is provided inside the capacitor body 1 and electrically connected to the plurality of second internal electrodes 4. More specifically, the second via conductor 6 is provided inside the capacitor body 1 in such a manner that it extends in the stacking direction T from the first major surface 1a to the second major surface 1b of the capacitor body 1. .
  • the second via conductor 6 passes through a first through hole 3a formed in the first internal electrode 3, and is insulated from the first internal electrode 3.
  • the first via conductor 5 and the second via conductor 6 are each exposed on the second main surface 1b of the capacitor body 1, but they do not need to be exposed.
  • the first via conductor 5 and the second via conductor 6 may be made of any material, for example, metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn, or Au, or those metals. It is possible to use an alloy containing the like.
  • the shapes of the first via conductor 5 and the second via conductor 6 are arbitrary, they can be, for example, cylindrical. In that case, the diameters of the first via conductor 5 and the second via conductor 6 are, for example, about 30 ⁇ m or more and 150 ⁇ m or less. Further, the distance between the first via conductor 5 and the second via conductor 6 adjacent to each other, more specifically, the distance L1 between the center of the first via conductor 5 and the center of the second via conductor 6 (See FIG. 2) is, for example, about 50 ⁇ m or more and 500 ⁇ m or less.
  • the first external electrode 11 is provided on the surface of the capacitor body 1 and is electrically connected to the first via conductor 5.
  • the first external electrode 11 is provided only on one of the first main surface 1a and the second main surface 1b facing in the stacking direction T on the surface of the capacitor body 1.
  • FIG. 2 shows a configuration in which the first external electrode 11 is provided only on the first main surface 1a of the capacitor body 1.
  • the number of first external electrodes 11 is the same as the number of first via conductors 5. As described above, since the first via conductor 5 is electrically connected to the plurality of first internal electrodes 3, the first external electrode 11 is electrically connected to the plurality of first internal electrodes 3. It is connected to the.
  • the second external electrode 12 is provided on the surface of the capacitor body 1 and is electrically connected to the second via conductor 6.
  • the second external electrode 12 is provided only on one of the first main surface 1a and the second main surface 1b of the capacitor body 1.
  • FIG. 2 shows a configuration in which the second external electrode 12 is provided only on the first main surface 1a of the capacitor body 1.
  • the number of second external electrodes 12 is the same as the number of second via conductors 6. As described above, since the second via conductor 6 is electrically connected to the plurality of second internal electrodes 4, the second external electrode 12 is electrically connected to the plurality of second internal electrodes 4. It is connected to the.
  • the materials of the first external electrode 11 and the second external electrode 12 are arbitrary.
  • the first external electrode 11 and the second external electrode 12 are plated electrodes formed by plating.
  • Examples of the material constituting the plating electrode include Cu, Ni, and Sn.
  • the plating electrode may be composed of a single layer or a plurality of layers.
  • the shapes of the first external electrode 11 and the second external electrode 12 when viewed in the stacking direction T are circular.
  • the shapes of the first external electrode 11 and the second external electrode 12 when viewed in the stacking direction T are not limited to circular shapes.
  • the present invention is characterized by the arrangement positions of the first via conductor 5 and the second via conductor 6.
  • the arrangement positions of the first via conductor 5 and the second via conductor 6 of the multilayer ceramic capacitor 100 in this embodiment will be explained below.
  • m and n are not limited to 5, and can each take any natural number of 3 or more.
  • first via conductor 5 and the second via conductor 6 are not arranged at the following number of virtual lattice points.
  • first vias are placed at all virtual grid points T7 to T9, T12 to T14, and T17 to T19 located inside the virtual grid point located at the outermost periphery of the reference arrangement shown in FIG.
  • the conductor 5 and the second via conductor 6 are not arranged.
  • via conductors including the first via conductor 5 and the second via conductor 6 are arranged only at the outermost virtual lattice points T1 to T6, T10, T11, T15, T16, and T20 to T25.
  • first via conductors 5 and second via conductors 6 are alternately arranged in each of the row and column directions of the grid.
  • first via conductors 5 and second via conductors 6 are arranged at some virtual lattice points.
  • the first via conductor 5 and the second via conductor 6 are arranged at all virtual grid points located inside the virtual grid point located at the outermost periphery of the reference arrangement.
  • FIG. 6 shows an equivalent circuit of the multilayer ceramic capacitor 100 and the multilayer ceramic capacitor 110 including a capacitance component (C), a resistance component (R), and an inductance component (L).
  • the virtual grid points where the first via conductor 5 and the second via conductor 6 are not arranged are the reference grid points among the virtual grid points located inside the virtual grid points located at the outermost periphery of the reference arrangement.
  • the virtual lattice points correspond to via conductors through which a small current flows when a voltage is applied between the first external electrode 11 and the second external electrode 12. That is, when a voltage is applied between the first external electrode 11 and the second external electrode 12 in the standard arrangement, the first via conductor 5 and the second via conductor The magnitude of the current flowing through 6 is different.
  • a voltage is applied between the first external electrode 11 and the second external electrode 12 in the standard arrangement among the virtual grid points located inside the virtual grid point located on the outermost periphery of the standard arrangement.
  • the first via conductor 5 and the second via conductor 6 are located at a virtual grid point located inside the virtual grid point located at the outermost periphery with respect to the reference arrangement. Since the multilayer ceramic capacitor 100 is not arranged, it is not easily affected by the increase in ESL due to the mounting orientation of the multilayer ceramic capacitor 100 as described above. For example, if the plurality of virtual lattice points at which the first via conductor 5 and the second via conductor 6 are arranged are arranged symmetrically, such as line-symmetrically or point-symmetrically, the multilayer ceramic capacitor 100 This is preferable because it is not affected by an increase in ESL due to the orientation during mounting. In particular, as shown in FIG. This is more preferable because it is not affected by an increase in ESL due to orientation during mounting.
  • the difference between the number of first via conductors 5 and the number of second via conductors 6 is one or less. If there is a large difference between the number of first via conductors 5 and the number of second via conductors 6, the distribution of the current flowing through the first via conductor 5 and the distribution of the current flowing through the second via conductor 6 will be different. The bias between them becomes larger and the ESL increases. However, by setting the difference between the number of first via conductors 5 and the number of second via conductors 6 to one or less, the above-described increase in ESL can be suppressed.
  • the distribution of the current flowing in the first via conductor 5 and the This is preferable because it is possible to further suppress the deviation between the distribution of the flowing current and the increase in ESL described above.
  • FIGS. 7(a) and (b) are diagrams each showing another configuration example in which the first via conductor 5 and the second via conductor 6 are not arranged at virtual grid points of (n-2) or less.
  • the number of first via conductors 5 and the number of second via conductors 6 are the same.
  • the difference between the number of first via conductors 5 and the number of second via conductors 6 is one.
  • the first via conductor 5 and the second via conductor 6 may be arranged at virtual lattice points corresponding to the via conductor through which a small current flows when a voltage is applied. Also, it is preferable that the second via conductor 6 is not arranged.
  • FIG. 3 is a diagram illustrating a configuration example in which the first via conductor 5 and the second via conductor 6 are not arranged at the following numbers of virtual lattice points.
  • the first main surface 1a and the second main surface 1b facing the first main surface 1a each have a rectangular shape.
  • the number of first via conductors 5 and the number of second via conductors 6 are the same. Further, in the example shown in FIG. 8(b), since the plurality of virtual lattice points where the first via conductor 5 and the second via conductor 6 are arranged are point symmetrical, the multilayer ceramic capacitor 100 Even if the orientation changes by 180° during mounting, it will not be affected by an increase in ESL.
  • FIG. 9 shows a multilayer ceramic capacitor 100 according to the present embodiment, a multilayer ceramic capacitor having the standard arrangement shown in FIG.
  • a multilayer ceramic capacitor in which the first via conductor 5 and the second via conductor 6 are not arranged at some of the virtual lattice points T1 to T6, T11, T16, and T21 (hereinafter referred to as the multilayer ceramic capacitor of Comparative Example 2) ) is a diagram showing the results of measuring the electrical characteristics of As shown in FIG. 6, each multilayer ceramic capacitor includes a capacitance component, a resistance component, and an inductance component. 9(a) shows capacitance, FIG. 9(b) shows ESR, and FIG. 9(c) shows ESL.
  • the multilayer ceramic capacitor 100 of this embodiment has an increased capacitance compared to the multilayer ceramic capacitor of Comparative Example 1.
  • the ESR of the multilayer ceramic capacitor 100 in this embodiment is higher than that of the multilayer ceramic capacitor in Comparative Example 1, but Lower than capacitor ESR.
  • the ESL of the multilayer ceramic capacitor 100 in this embodiment is higher than the ESL of the multilayer ceramic capacitor of Comparative Example 1, but lower than the ESL of the multilayer ceramic capacitor of Comparative Example 2.
  • the multilayer ceramic capacitor 100 in this embodiment has a larger capacitance than the multilayer ceramic capacitor of Comparative Example 1 in which via conductors are arranged at all virtual lattice points, and The ESR and ESL are lower than the multilayer ceramic capacitor of Comparative Example 2 in which via conductors are not arranged at some of the lattice points.
  • the present invention is not limited to the above embodiments, and various applications and modifications can be made within the scope of the present invention.
  • the first external electrode 11 and the second external electrode 12 are connected to one main surface of the first main surface 1a and the second main surface 1b facing in the stacking direction T on the surface of the capacitor body 1.
  • the description has been made assuming that it is provided only on the surface, it may be provided on both the first main surface 1a and the second main surface 1b.

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Abstract

積層セラミックコンデンサは、複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体１と、コンデンサ本体１の内部に設けられ、複数の第１の内部電極と電気的に接続されている第１のビア導体５と、コンデンサ本体１の内部に設けられ、複数の第２の内部電極と電気的に接続されている第２のビア導体６と、コンデンサ本体１の表面に設けられ、第１のビア導体５と電気的に接続されている第１の外部電極と、コンデンサ本体１の表面に設けられ、第２のビア導体６と電気的に接続されている第２の外部電極とを備える。コンデンサ本体１を誘電体層、第１の内部電極および第２の内部電極の積層方向に見たときに、ｍ×ｎ（ｍ、ｎはそれぞれ３以上の自然数）個の仮想格子点を設定し、第１のビア導体５および第２のビア導体６を含むビア導体が全ての仮想格子点に配置された基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の仮想格子点に第１のビア導体５および第２のビア導体６が配置されていない。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　電流の流れるルートを太くする、電流の流れるルートを短くする、極性の異なる電流が発生させる磁界を相互に相殺させるなどして、ＥＳＬ（等価直列インダクタンス）を小さくした積層コンデンサが知られている。特許文献１には、ＥＳＬを小さくした積層コンデンサの一例が開示されている。
　特許文献１に開示されている積層コンデンサ２００は、図１０（ａ）および（ｂ）に示すように、複数の誘電体層２０１と、複数の第１の内部電極２０２と、複数の第２の内部電極２０３とが積層されたコンデンサ本体２１０を備えている。コンデンサ本体２１０は、複数の第１の内部電極２０２と電気的に接続され、コンデンサ本体２１０の一方の主面まで延伸している複数の第１のビア導体２０４と、複数の第２の内部電極２０３と電気的に接続され、コンデンサ本体２１０の一方の主面まで延伸している複数の第２のビア導体２０５とを備えている。コンデンサ本体２１０の一方の主面には、複数の第１のビア導体２０４とそれぞれ電気的に接続されている複数の第１の外部電極２１１と、複数の第２のビア導体２０５とそれぞれ電気的に接続されている複数の第２の外部電極２１２が形成されている。複数の第１の外部電極２１１と複数の第２の外部電極２１２は、図１０（ａ）に示すように、格子状に配置されており、同様に、複数の第１のビア導体２０４と複数の第２のビア導体２０５も格子状に配置されている。
特開２００６－１３５３３３号公報
　しかしながら、特許文献１に開示されている積層コンデンサ２００のように、ビア導体２０４，２０５を格子状に複数設けた構成では、第１の内部電極２０２と第２の内部電極２０３とが対向する有効領域が低減し、静電容量が低下する。
　本発明は、上記課題を解決するものであり、格子状にビア導体が配置された従来の積層セラミックコンデンサと比べて、静電容量を増大させることができる積層セラミックコンデンサを提供することを目的とする。
　本発明の積層セラミックコンデンサは、
　複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体と、
　前記コンデンサ本体の内部に設けられ、複数の前記第１の内部電極と電気的に接続されている第１のビア導体と、
　前記コンデンサ本体の内部に設けられ、複数の前記第２の内部電極と電気的に接続されている第２のビア導体と、
　前記コンデンサ本体の表面に設けられ、前記第１のビア導体と電気的に接続されている第１の外部電極と、
　前記コンデンサ本体の表面に設けられ、前記第２のビア導体と電気的に接続されている第２の外部電極と、
を備え、
　前記コンデンサ本体を前記誘電体層、前記第１の内部電極および前記第２の内部電極の積層方向に見たときに、ｍ×ｎ（ｍ、ｎはそれぞれ３以上の自然数）個の仮想格子点を設定し、前記第１のビア導体および前記第２のビア導体を含むビア導体が全ての前記仮想格子点に配置された基準配置に対して、最外周に位置する前記仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の前記仮想格子点に前記第１のビア導体および前記第２のビア導体が配置されていないことを特徴とする。
　本発明の積層セラミックコンデンサによれば、ｍ×ｎ個の仮想格子点のうち、最外周に位置する仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の仮想格子点に第１のビア導体および第２のビア導体が配置されていないので、ｍ×ｎ個の仮想格子点の全てにビア導体が配置されている構成と比べて、静電容量を増大させることができる。
本発明の一実施形態における積層セラミックコンデンサを模式的に示す平面図である。 図１に示す積層セラミックコンデンサをＩＩ－ＩＩ線に沿って切断したときの構造を模式的に示す断面図である。 図１に示す積層セラミックコンデンサをＩＩＩ－ＩＩＩ線に沿って切断したときの構造を模式的に示す断面図である。 ｍ×ｎ個の仮想格子点の全てにビア導体が配置された基準配置を説明するための図である。 一実施形態における積層セラミックコンデンサの第１のビア導体および第２のビア導体の配置位置を示す図である。 電源ラインに並列に接続された２つの積層セラミックコンデンサの等価回路を示す図である。 （ａ）、（ｂ）は、ｍ＝ｎ（＝５）であって、基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する仮想格子点に、第１のビア導体および第２のビア導体が配置されていない別の構成例をそれぞれ示す図である。 （ａ）、（ｂ）は、ｍ＝ｎではなく、基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する仮想格子点に、第１のビア導体および第２のビア導体が配置されていない構成例をそれぞれ示す図である。 一実施形態における積層セラミックコンデンサ、比較例１の積層セラミックコンデンサ、および、比較例２の積層セラミックコンデンサの電気特性を測定した結果を示す図であって、（ａ）は静電容量を、（ｂ）はＥＳＲを、（ｃ）はＥＳＬをそれぞれ示す。 （ａ）は、特許文献１に記載の積層コンデンサを模式的に示す斜視図であり、（ｂ）は、（ａ）に示す積層コンデンサをＸＢ－ＸＢ線に沿って切断したときの構造を模式的に示す断面図である。
　以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。
　図１は、本発明の一実施形態における積層セラミックコンデンサ１００を模式的に示す平面図である。図２は、図１に示す積層セラミックコンデンサ１００をＩＩ－ＩＩ線に沿って切断したときの構造を模式的に示す断面図である。図３は、図１に示す積層セラミックコンデンサ１００をＩＩＩ－ＩＩＩ線に沿って切断したときの構造を模式的に示す断面図である。
　積層セラミックコンデンサ１００は、コンデンサ本体１と、第１のビア導体５と、第２のビア導体６と、第１の外部電極１１と、第２の外部電極１２とを備える。
　コンデンサ本体１は、複数の誘電体層２と、複数の第１の内部電極３と、複数の第２の内部電極４とが積層された構造を有する。より詳細には、コンデンサ本体１は、誘電体層２を介して第１の内部電極３と第２の内部電極４とが交互に複数積層された構造を有する。
　誘電体層２の材質は任意であり、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＳｒＺｒＯ3、または、ＣａＺｒＯ3などを主成分とするセラミック材料からなる。これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分が添加されていてもよい。
　コンデンサ本体１の形状は任意である。本実施形態では、コンデンサ本体１は、全体として直方体の形状を有する。全体として直方体の形状とは、例えば、直方体の角部や稜線部が丸みを帯びている形状や、直方体の表面に凹凸が存在する形状のように、完全な直方体の形状ではないが、６つの表面を有し、全体として直方体ととらえることができる形状のことである。したがって、コンデンサ本体１は、第１の主面１ａと、第２の主面１ｂと、第１の側面１ｃと、第２の側面１ｄと、第３の側面１ｅと、第４の側面１ｆとを備える。
　コンデンサ本体１の第１の主面１ａおよび第２の主面１ｂは、誘電体層２、第１の内部電極３および第２の内部電極４の積層方向Ｔに相対する表面である。本実施形態では、第１の主面１ａおよび第２の主面１ｂは、矩形、より詳しくは、正方形の形状を有する。ただし、第１の主面１ａおよび第２の主面１ｂの形状が矩形に限定されることはない。コンデンサ本体１の第１の側面１ｃ～第４の側面１ｆは、コンデンサ本体１の表面のうち、第１の主面１ａおよび第２の主面１ｂ以外の表面である。コンデンサ本体１の第１の側面１ｃ～第４の側面１ｆは、第１の主面１ａおよび第２の主面１ｂと直交しているが、直交していなくてもよい。
　コンデンサ本体１の寸法は任意であるが、例えば、平面視で矩形の縦方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、横方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、積層方向Ｔにおける寸法を５０μｍ以上２００μｍ以下とすることができる。積層方向Ｔにおけるコンデンサ本体１の寸法とは、コンデンサ本体１の厚みのことである。
　第１の内部電極３および第２の内部電極４の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いることが可能である。第１の内部電極３および第２の内部電極４は、共材として、誘電体層２に含まれる誘電体セラミックと同じセラミック材料を含んでいてもよい。その場合、第１の内部電極３および第２の内部電極４に含まれる共材の割合は、例えば、２０ｖｏｌ％以下である。
　第１の内部電極３および第２の内部電極４の厚さは任意であるが、例えば、０．３μｍ以上１．０μｍ以下程度とすることができる。第１の内部電極３および第２の内部電極４の層数は任意であるが、両方を併せて、例えば、１０層以上１５０層以下程度とすることができる。
　図２に示すように、第１の内部電極３には、後述する複数の第２のビア導体６を挿通させるために、複数の第１の貫通孔３ａが形成されている。第２の内部電極４には、後述する複数の第１のビア導体５を挿通させるために、複数の第２の貫通孔４ａが形成されている。
　積層セラミックコンデンサ１００は、第１の内部電極３と第２の内部電極４とが誘電体層２を介して対向することにより静電容量が形成される。
　第１のビア導体５は、コンデンサ本体１の内部に設けられ、複数の第１の内部電極３と電気的に接続されている。より具体的には、第１のビア導体５は、コンデンサ本体１の第１の主面１ａから第２の主面１ｂまで積層方向Ｔに延伸する態様でコンデンサ本体１の内部に設けられている。第１のビア導体５は、第２の内部電極４に形成されている第２の貫通孔４ａを挿通しており、第２の内部電極４とは絶縁されている。
　第２のビア導体６は、コンデンサ本体１の内部に設けられ、複数の第２の内部電極４と電気的に接続されている。より具体的には、第２のビア導体６は、コンデンサ本体１の第１の主面１ａから第２の主面１ｂまで積層方向Ｔに延伸する態様でコンデンサ本体１の内部に設けられている。第２のビア導体６は、第１の内部電極３に形成されている第１の貫通孔３ａを挿通しており、第１の内部電極３とは絶縁されている。
　なお、図２に示すように、第１のビア導体５および第２のビア導体６はそれぞれ、コンデンサ本体１の第２の主面１ｂに露出しているが、露出していなくてもよい。
　第１のビア導体５および第２のビア導体６の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いることが可能である。
　第１のビア導体５および第２のビア導体６の形状は任意であるが、例えば、円柱状とすることができる。その場合の第１のビア導体５および第２のビア導体６の直径は、例えば、３０μｍ以上１５０μｍ以下程度である。また、隣り合う第１のビア導体５と第２のビア導体６との間の距離、より詳しくは、第１のビア導体５の中心と第２のビア導体６の中心との間の距離Ｌ１（図２参照）は、例えば、５０μｍ以上５００μｍ以下程度である。
　第１の外部電極１１は、コンデンサ本体１の表面に設けられ、第１のビア導体５と電気的に接続されている。本実施形態では、第１の外部電極１１は、コンデンサ本体１の表面のうち、積層方向Ｔに相対する第１の主面１ａおよび第２の主面１ｂのうちの一方の主面にのみ設けられている。図２では、コンデンサ本体１の第１の主面１ａにのみ第１の外部電極１１が設けられた構成を示している。第１の外部電極１１の数は、第１のビア導体５の数と同じである。上述したように、第１のビア導体５は、複数の第１の内部電極３と電気的に接続されているため、第１の外部電極１１は、複数の第１の内部電極３と電気的に接続されている。
　第２の外部電極１２は、コンデンサ本体１の表面に設けられ、第２のビア導体６と電気的に接続されている。本実施形態では、第２の外部電極１２は、コンデンサ本体１の第１の主面１ａおよび第２の主面１ｂのうちの一方の主面にのみ設けられている。図２では、コンデンサ本体１の第１の主面１ａにのみ第２の外部電極１２が設けられた構成を示している。第２の外部電極１２の数は、第２のビア導体６の数と同じである。上述したように、第２のビア導体６は、複数の第２の内部電極４と電気的に接続されているため、第２の外部電極１２は、複数の第２の内部電極４と電気的に接続されている。
　第１の外部電極１１および第２の外部電極１２の材質は任意である。本実施形態において、第１の外部電極１１および第２の外部電極１２は、めっきにより形成されるめっき電極である。めっき電極を構成する材料として、例えば、Ｃｕ、Ｎｉ、Ｓｎなどが挙げられる。めっき電極は、単層で構成されていてもよいし、複数層で構成されていてもよい。
　図１に示すように、本実施形態において、積層方向Ｔに見たときの第１の外部電極１１および第２の外部電極１２の形状は、円形である。ただし、積層方向Ｔに見たときの第１の外部電極１１および第２の外部電極１２の形状が円形に限定されることはない。
　本発明は、第１のビア導体５および第２のビア導体６の配置位置に特徴がある。本実施形態における積層セラミックコンデンサ１００の第１のビア導体５および第２のビア導体６の配置位置を以下で説明する。
　図４に示すように、コンデンサ本体１を積層方向Ｔに見たときに、ｍ×ｎ（ｍ、ｎはそれぞれ３以上の自然数）個の仮想格子点Ｔ１～Ｔｘ（ｘ＝ｍ×ｎ）を設定し、第１のビア導体５および第２のビア導体６を含むビア導体７が全ての仮想格子点Ｔ１～Ｔｘに配置された構成を基準配置とする。ｍ×ｎ個の仮想格子点とは、ｍ行ｎ列で格子状に配置された格子点である。ただし、「仮想格子点」と呼んでいることからも明らかなように、目に見える形でコンデンサ本体１に格子点が設けられているわけではない。図４では、ｍ＝５、ｎ＝５であり、２５個の仮想格子点Ｔ１～Ｔ２５が設定された例を示している。ただし、ｍとｎが５に限定されることはなく、それぞれ３以上の任意の自然数を取り得る。
　本実施形態における積層セラミックコンデンサ１００では、図５に示すように、図４に示す基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の仮想格子点に、第１のビア導体５および第２のビア導体６が配置されていない。図５に示す例では、図４に示す基準配置の最外周に位置する仮想格子点よりも内側に位置する全ての仮想格子点Ｔ７～Ｔ９、Ｔ１２～Ｔ１４、Ｔ１７～Ｔ１９に、第１のビア導体５および第２のビア導体６が配置されていない。すなわち、最外周の仮想格子点Ｔ１～Ｔ６、Ｔ１０、Ｔ１１、Ｔ１５、Ｔ１６、Ｔ２０～２５にのみ、第１のビア導体５および第２のビア導体６を含むビア導体が配置されている。本実施形態では、図５に示すように、格子状の行方向および列方向のそれぞれの方向において、第１のビア導体５と第２のビア導体６が交互に配置されている。
　このように、全ての仮想格子点Ｔ１～Ｔｘにビア導体７を配置する基準配置（図４参照）に対して、一部の仮想格子点に第１のビア導体５および第２のビア導体６を配置しない構成とすることにより、第１の内部電極３と第２の内部電極４とが誘電体層２を介して積層方向Ｔに対向する有効領域が増えるので、静電容量が増大する。
　特に、図５に示すように、基準配置の最外周に位置する仮想格子点よりも内側に位置する全ての仮想格子点に、第１のビア導体５および第２のビア導体６が配置されていない構成とすることにより、より静電容量を増大させることができる。
　なお、基準配置の一部の仮想格子点にビア導体を配置しない構成とすることにより、基準配置の積層セラミックコンデンサと比べてＥＳＲ（等価直列抵抗）とＥＳＬ（等価直列インダクタンス）は増加する。しかしながら、ＥＳＲが増加することによって、図６に示すように、本実施形態における積層セラミックコンデンサ１００を、静電容量の異なる他の積層セラミックコンデンサ１１０と並列に電源ラインに接続した場合に、２つの積層セラミックコンデンサ間で生じる反共振の大きさを低減することができる。なお、図６では、容量成分（Ｃ）、抵抗成分（Ｒ）およびインダクタンス成分（Ｌ）を含む積層セラミックコンデンサ１００および積層セラミックコンデンサ１１０の等価回路を示している。
　ここで、第１のビア導体５および第２のビア導体６が配置されていない仮想格子点は、基準配置の最外周に位置する仮想格子点よりも内側に位置する仮想格子点のうち、基準配置において第１の外部電極１１と第２の外部電極１２との間に電圧が印加されたときに流れる電流が小さいビア導体に対応する仮想格子点であることが好ましい。すなわち、基準配置において第１の外部電極１１と第２の外部電極１２との間に電圧を印加した際、仮想格子点Ｔ１～Ｔｘの位置によって、第１のビア導体５および第２のビア導体６に流れる電流の大きさが異なる。電圧印加時に流れる電流が小さいビア導体に対応する仮想格子点に第１のビア導体５および第２のビア導体６を配置しない構成とすることにより、ＥＳＬの増加を抑制することができる。
　すなわち、基準配置の最外周に位置する仮想格子点よりも内側に位置する仮想格子点のうち、基準配置において第１の外部電極１１と第２の外部電極１２との間に電圧が印加されたときに流れる電流が小さいビア導体に対応する仮想格子点に、第１のビア導体５および第２のビア導体６を配置しない構成とすることにより、静電容量の増大と、ＥＳＬの増加の抑制とを両立させることができる。
　ここで、図４に示す基準配置において第１の外部電極１１と第２の外部電極１２との間に電圧が印加されたときに、仮想格子点Ｔ１～Ｔ５の位置のビア導体７に流れる電流が大きく、仮想格子点Ｔ２１～Ｔ２５の位置のビア導体７に流れる電流が小さい場合に、流れる電流が小さい最外周の仮想格子点Ｔ２１～Ｔ２５にビア導体７を配置しない構成とすることが考えられる。ただし、そのような積層セラミックコンデンサを基板等に実装する際、仮想格子点Ｔ１～Ｔ５側と仮想格子点Ｔ２１～Ｔ２５側の向きを逆にして実装してしまうと、ＥＳＬの増加を抑制できず、逆にＥＳＬを増大させてしまう。
　しかしながら、本実施形態における積層セラミックコンデンサ１００では、基準配置に対して最外周に位置する仮想格子点よりも内側に位置する仮想格子点に、第１のビア導体５および第２のビア導体６が配置されていないので、上述したような積層セラミックコンデンサ１００の実装時の向きによるＥＳＬの増加の影響を受けにくい。例えば、第１のビア導体５および第２のビア導体６が配置されている複数の仮想格子点が線対称や点対称のように、対称性のある配置である場合には、積層セラミックコンデンサ１００の実装時の向きによるＥＳＬの増加の影響を受けることがないので好ましい。特に、図５に示すように、第１のビア導体５および第２のビア導体６が配置されている複数の仮想格子点が点対称の配置となっている場合には、積層セラミックコンデンサ１００の実装時の向きによるＥＳＬの増加の影響を受けることがないのでより好ましい。
　本実施形態において、第１のビア導体５の数と、第２のビア導体６の数との差は、１つ以下である。第１のビア導体５の数と第２のビア導体６の数との差が多いと、第１のビア導体５に流れる電流の分布と、第２のビア導体６に流れる電流の分布との間の偏りが大きくなり、ＥＳＬが増加する。しかしながら、第１のビア導体５の数と第２のビア導体６の数との差を１つ以下とすることにより、上述したＥＳＬの増加を抑制することができる。特に、第１のビア導体５の数と、第２のビア導体６の数との差が０の構成の場合、第１のビア導体５に流れる電流の分布と、第２のビア導体６に流れる電流の分布との間の偏りをより抑制することができ、上述したＥＳＬの増加をより抑制することができるので好ましい。
　図７（ａ）および（ｂ）は、ｍ＝ｎ（＝５）であって、基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の仮想格子点に、第１のビア導体５および第２のビア導体６が配置されていない別の構成例をそれぞれ示す図である。図７（ａ）に示す例では、第１のビア導体５の数と第２のビア導体６の数は同じである。図７（ｂ）に示す例では、第１のビア導体５の数と第２のビア導体６の数の差は１つである。図７（ａ）および図７（ｂ）に示すように、基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する仮想格子点のうち、任意の仮想格子点に第１のビア導体５および第２のビア導体６が配置されない構成とすることができるが、上述したように、電圧印加時に流れる電流が小さいビア導体に対応する仮想格子点に、第１のビア導体５および第２のビア導体６を配置しない構成とすることが好ましい。
　図８（ａ）および（ｂ）は、ｍ＝ｎではなく、基準配置に対して、最外周に位置する仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の仮想格子点に、第１のビア導体５および第２のビア導体６が配置されていない構成例をそれぞれ示す図である。図８では、ｍ＝４、ｎ＝６とした例を示しているが、上述したように、ｍおよびｎは任意の自然数を取り得る。図８（ａ）および（ｂ）に示すように、第１の主面１ａ、および、第１の主面１ａと相対する第２の主面１ｂはそれぞれ、長方形の形状を有する。
　図８（ａ）および図８（ｂ）に示す例では、第１のビア導体５の数と第２のビア導体６の数は同じである。また、図８（ｂ）に示す例では、第１のビア導体５および第２のビア導体６が配置されている複数の仮想格子点が点対称の配置となっているため、積層セラミックコンデンサ１００の実装時に向きが１８０°変わっても、ＥＳＬの増加の影響を受けることがない。
　図９は、本実施形態における積層セラミックコンデンサ１００、図４に示す基準配置の積層セラミックコンデンサ（以下、比較例１の積層セラミックコンデンサと呼ぶ）、および、図４に示す基準配置に対して最外周の一部の仮想格子点Ｔ１～Ｔ６、Ｔ１１、Ｔ１６およびＴ２１に第１のビア導体５および第２のビア導体６が配置されていない積層セラミックコンデンサ（以下、比較例２の積層セラミックコンデンサと呼ぶ）の電気特性を測定した結果を示す図である。それぞれの積層セラミックコンデンサは、図６に示すように、容量成分、抵抗成分およびインダクタンス成分を含むものとする。図９（ａ）は、静電容量を、図９（ｂ）は、ＥＳＲを、図９（ｃ）は、ＥＳＬを示す。
　図９（ａ）に示すように、本実施形態における積層セラミックコンデンサ１００は、比較例１の積層セラミックコンデンサと比べて、静電容量が増加している。一方、図９（ｂ）および図９（ｃ）に示すように、本実施形態における積層セラミックコンデンサ１００のＥＳＲは、比較例１の積層セラミックコンデンサのＥＳＲよりも高いが、比較例２の積層セラミックコンデンサのＥＳＲよりも低い。また、本実施形態における積層セラミックコンデンサ１００のＥＳＬは、比較例１の積層セラミックコンデンサのＥＳＬよりも高いが、比較例２の積層セラミックコンデンサのＥＳＬよりも低い。
　すなわち、本実施形態における積層セラミックコンデンサ１００は、全ての仮想格子点にビア導体が配置された比較例１の積層セラミックコンデンサよりも静電容量が大きく、かつ、標準配置に対して最外周の仮想格子点の一部にビア導体が配置されていない比較例２の積層セラミックコンデンサよりも、ＥＳＲおよびＥＳＬが低い。
　本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。例えば、第１の外部電極１１および第２の外部電極１２は、コンデンサ本体１の表面のうち、積層方向Ｔに相対する第１の主面１ａおよび第２の主面１ｂのうちの一方の主面にのみ設けられているものとして説明したが、第１の主面１ａおよび第２の主面１ｂの両方に設けられていてもよい。
１　　　コンデンサ本体
２　　　誘電体層
３　　　第１の内部電極
４　　　第２の内部電極
５　　　第１のビア導体
６　　　第２のビア導体
７　　　ビア導体
１１　　第１の外部電極
１２　　第２の外部電極
１００　積層セラミックコンデンサ
Ｔ１～Ｔ２５　仮想格子点

Claims (6)

  1. 　複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体と、
    　前記コンデンサ本体の内部に設けられ、複数の前記第１の内部電極と電気的に接続されている第１のビア導体と、
    　前記コンデンサ本体の内部に設けられ、複数の前記第２の内部電極と電気的に接続されている第２のビア導体と、
    　前記コンデンサ本体の表面に設けられ、前記第１のビア導体と電気的に接続されている第１の外部電極と、
    　前記コンデンサ本体の表面に設けられ、前記第２のビア導体と電気的に接続されている第２の外部電極と、
    を備え、
    　前記コンデンサ本体を前記誘電体層、前記第１の内部電極および前記第２の内部電極の積層方向に見たときに、ｍ×ｎ（ｍ、ｎはそれぞれ３以上の自然数）個の仮想格子点を設定し、前記第１のビア導体および前記第２のビア導体を含むビア導体が全ての前記仮想格子点に配置された基準配置に対して、最外周に位置する前記仮想格子点よりも内側に位置する１以上（ｍ－２）×（ｎ－２）以下の数の前記仮想格子点に前記第１のビア導体および前記第２のビア導体が配置されていないことを特徴とする積層セラミックコンデンサ。
  2. 　前記第１のビア導体の数と、前記第２のビア導体の数との差は、１つ以下であることを特徴とする請求項１に記載の積層セラミックコンデンサ。
  3. 　前記第１のビア導体および前記第２のビア導体が配置されていない前記仮想格子点は、前記基準配置の前記最外周に位置する前記仮想格子点よりも内側に位置する前記仮想格子点のうち、前記基準配置において前記第１の外部電極と前記第２の外部電極との間に電圧が印加されたときに流れる電流が小さい前記ビア導体に対応する前記仮想格子点であることを特徴とする請求項１または２に記載の積層セラミックコンデンサ。
  4. 　前記第１のビア導体および前記第２のビア導体は、前記基準配置の前記最外周に位置する前記仮想格子点よりも内側に位置する全ての前記仮想格子点に配置されていないことを特徴とする請求項１または２に記載の積層セラミックコンデンサ。
  5. 　前記第１のビア導体および前記第２のビア導体が配置されている複数の前記仮想格子点は、対称性のある配置であることを特徴とする請求項１～４のいずれか一項に記載の積層セラミックコンデンサ。
  6. 　前記第１の外部電極および前記第２の外部電極は、前記コンデンサ本体の表面のうち、前記積層方向に相対する第１の主面および第２の主面のうちの一方の主面にのみ設けられていることを特徴とする請求項１～５のいずれか一項に記載の積層セラミックコンデンサ。
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