JP5549494B2 - キャパシタおよびその製造方法、回路基板、半導体装置 - Google Patents
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Description
電源電圧に変動が生じた場合においても安定な電流供給を可能とし、またノイズの除去などを行っている。最近のCPUの動作速度の向上および電圧動作の低下に伴い, この機能は益々重要になっている。
図1は第1の実施形態によるキャパシタ素子10の構成を示す断面図である。
これらのビアホール形成・ビアプラグ形成は, 熱処理を施したエアロゾルデポジション膜に対して行ってもいいが, 熱処理を施さないエアロゾルデポジション膜に対して行ってもよい。
堆積直後の状態および熱処理後の状態いずれでも構わない。また, ビアホールの形成は, ふっ硝酸によるケミカルエッチング, ICPエッチャー,RIE,イオンミリング, レーザなどドライエッチングも適用できるとともに, レジスト形成後, 成膜し, レジストを除去するリフトオフプロセスも適用可能である。
比較例1では、実施例1と同じ構造のキャパシタ素子を、同じ条件で、ただし図2Jで説明した通電接合法の代わりにホットプレス法を使って形成した。この比較例1の場合には、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、安定なキャパシタ素子を形成できないことが確認された。
比較例2では、実施例1と同じ構造のキャパシタ素子を、同じ条件で、ただし図2Jで説明したパルス通電接合法の代わりに、連続的に直流電圧を印加して接合を行って形成した。この比較例2の場合にも、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、やはり安定なキャパシタ素子を形成できないことが確認された。このことは、図2Jで説明したパルス通電接合の際、パルスの立ち上がりおよび立ち下がりにおいて接合しようとしている誘電体膜中に、おそらくは結晶粒界に沿って電流が瞬間的に流れ、その結果、例えば誘電体膜12と銅電極パターン13A,13Bあるいはビアプラグパタ―ン13Cとの間に接合が生じることを示していると考えられる。
比較例3では、前記実施例1と同じ構造のキャパシタ素子を、同じ条件で、ただし各誘電体膜のエアロゾルデポジションによる形成の際、平均粒径10μmのBaTiO3粒子を原料として前記図4Aの原料容器163に充填して使って形成した。この比較例3の場合にも、銅電極パターンあるいはビアパタ―ンを介した誘電体膜同士の接合が分離してしまい、安定なキャパシタ素子を形成できないことが確認された。
形式は異なるが、グリーンシート法により、BaTiO3よりなる誘電体膜を20層積層したキャパシタ素子を、100μmのビアプラグ径および350μmのビアピッチで作製したところ、一層の誘電体膜の膜厚は5μmとなり、また個々の誘電体膜の比誘電率は3000と、非常に大きな値を示したものの、得られたキャパシタは10μF/cm2にしかならず、一方キャパシタ全体でのインダクタンスは8pHと、上記実施例1に比べて大幅に増加することが見出された。なお比較例4では、電極パターンとして、耐熱金属である抵抗値の大きいニッケルを使っている。
形式は異なるが、シリコン酸化膜で覆われたシリコン基板上に、スパッタ法によりBaTiO3よりなる誘電体膜を積層したキャパシタを、前記実施例1と同じビアプラグ径および同じビアピッチで作製した。この比較例では、キャパシタ電極として白金を使っている。かかる形式のキャパシタ素子では、スパッタ法を使っているため、個々の誘電体膜の膜厚が200nm〜300nm程度にしかならず、誘電体膜内部において焼結のための熱処理(大気もしくは, 酸素を含むガス雰囲気中で)に伴ってクラックが発生し、このため、誘電体膜を多数積層しようとしても、3層の積層が限界であった。また得られたキャパシタンスは3.5〜4.5μF/cm2程度、誘電体膜の比誘電率は200〜300程度にしかならず、さらに、このようにして得られたキャパシタのインダクタンスは10pHに達するのが確認された。
図5A〜図5Gは、前記図1のキャパシタ素子10の、第2の実施形態による製造方法を示す図である。
図6は、ビルドアップ層61〜65を積層した樹脂積層体中に先の実施形態のキャパシタ10を実装した積層回路基板60を、また図7は前記積層回路基板60上に半導体チップ71をフリップチップ実装した半導体装置70を示す断面図である。
(付記1)
金属よりなる第1の基体上に第1のセラミック膜を形成する工程と、
金属よりなる第2の基体上に第2のセラミック膜を形成する工程と、
前記第1および第2のセラミック膜の一方の表面に銅よりなる第1の電極パタ―ンと第1のビアプラグパタ―ンとを、相互に離間して形成する工程と、
前記第1および第2の基体を、前記第1の電極パタ―ンが前記第1のセラミック膜と前記第2のセラミック膜とに挟持されるように配置し、前記第1および第2の基体を互いに押圧することにより、前記第1のセラミック膜と前記第2のセラミック膜とを、前記第1の電極パタ―ンおよび前記第1のビアプラグパタ―ンを介して互いに押圧し、前記第1の基体と前記第2の基体とが押圧された状態で、前記第1の基体と前記第2の基体との間にパルス電圧を印加することにより、前記第1および第2のセラミック膜を、前記第1の電極パターンおよび前記第1のビアプラグパタ―ンを介して相互に接合する工程と、
前記第2の基体を除去する工程と、を含むキャパシタの製造方法
(付記2)
前記第1のセラミック膜を形成する工程および第2のセラミック膜を形成する工程は、前記第1および第2のセラミック膜がいずれも50nm以上300nm以下の粒径の大粒径粒子と、1nm以上20nm以下の粒径の小粒径粒子とにより構成されるように、それぞれエアロゾルデポジションプロセスにより実行される、付記1記載のキャパシタの製造方法。
(付記3)
前記第1のセラミック膜を形成する工程および前記第2のセラミック膜を形成する工程は、平均粒径が10μm未満の原料粉末の混合物を原料に使ってそれぞれエアロゾルデポジションプロセスにより実行される、請求項1記載のキャパシタの製造方法。
(付記4)
前記第1のセラミック膜を形成する工程および前記第2のセラミック膜を形成する工程は、平均粒径が1nm〜100nmの原料粉末と平均粒径が100〜800nmの原料粉末の混合物か、もしくは平均粒径100nm〜800nmの原料のみを使って、それぞれエアロゾルデポジションプロセスにより実行される、付記1〜3のうち、いずれか一項記載のキャパシタの製造方法。
(付記5)
前記それぞれのエアロゾルデポジションプロセスは、先端部がスリット状に絞られた形状のノズルを使って実行される、付記3または4記載のキャパシタの製造方法。
(付記6)
前記第1および第2のセラミック膜を接合する工程の前に、前記第1および第2のセラミック層をそれぞれ、銅の融点未満の温度で焼結する工程を含む、付記1〜5のうち、いずれか一項記載のキャパシタの製造方法。
(付記7)
前記第1および第2のセラミック膜を接合する工程の後に、前記第1および第2のセラミック膜を、同時に銅の融点未満の温度で焼結する工程を含む、付記1〜5のうち、いずれか一項記載のキャパシタの製造方法。
(付記8)
前記第1および第2のセラミック膜を接合する工程は、前記第1および第2の基体の間に10Hz〜300kHzの電圧パルスを繰り返し印加することにより実行される、付記1〜7のうち、いずれか一項記載のキャパシタの製造方法。
(付記9)
前記第1および第2のセラミック膜を接合する工程は、前記第1および第2の基体を、モリブデン、タングステン、チタン、あるいはそれらの合金よりなる治具により押圧しながら実行される、付記1〜8のうち、いずれか一項記載のキャパシタの製造方法。
(付記10)
前記第1のセラミック膜と前記第2のセラミック膜を接合する工程の前に、前記第1の電極パターンおよび第1のビアプラグパタ―ンにそれぞれ対応して、前記第2のセラミック膜に第2および第3のビアプラグパタ―ンを形成する工程を含む、付記1〜9のうち、いずれか一項記載のキャパシタの製造方法。
(付記11)
前記第1のセラミック膜と前記第2のセラミック膜を接合する工程の後に、前記第1の電極パターンおよび第1のビアプラグパタ―ンに対応して、前記第2のセラミック膜に第2および第3のビアプラグパタ―ンをそれぞれ形成する工程を含む、付記1〜9のうち、いずれか一項記載のキャパシタの製造方法。
(付記12)
前記第1および第2のセラミック膜の接合する工程の後、前記第2のセラミック膜のうち、前記第1のセラミック膜に対面する側と反対側の表面に、前記第2のビアプラグに対応して第4のビアプラグを、また前記第3のビアプラグに対応して第2の電極パターンを、相互に離間して、また前記第2の電極パターンが前記第1の電極パターンと、前記第2のセラミック膜を介して対向するように形成することを含む付記10または11記載のキャパシタの製造方法。
(付記13)
金属よりなる基体と、
前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、
前記複数のキャパシタ誘電体膜に含まれる第1のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第1のキャパシタ誘電体膜に隣接する第2のキャパシタ誘電体膜との間には、銅よりなる第1の電極パターンと銅よりなる第1のビアプラグパタ―ンとが相互に離間して介在し、
前記第2のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第2のキャパシタ誘電体膜に前記第1のキャパシタ誘電体膜とは反対の側で隣接する第3のキャパシタ誘電体膜との間には、銅よりなる第2の電極パターンと銅よりなる第2のビアプラグパタ―ンとが相互に離間して介在し、
前記第1の電極パターンと前記第2の電極パターンとは、前記第2のキャパシタ誘電体膜を介して対向し、
前記第1のビアプラグパタ―ンは前記第2の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された第3のビアプラグパタ―ンを介して電気的に接続され、前記第2のビアプラグパタ―ンは前記第1の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された第4のビアプラグパタ―ンを介して電気的に接続されており、
前記第1の電極パターンは第1の端子に、前記第2の電極パターンは第2の端子に電気的に接続されているキャパシタ。
(付記14)
前記複数のキャパシタ誘電体膜は、平均粒径が5nm以上で500nm以下のグラニュラー構造を有する付記13記載のキャパシタ。
(付記15)
前記第1の電極パタ―ンと前記第1のビアプラグ、および前記第2の電極パタ―ンと前記第2のビアプラグの間は、前記セラミックにより充填されている付記13または14記載のキャパシタ。
(付記16)
前記セラミックはBaTiO3,SrBaTiO3,PbTiZrO3,(Ba,Sr)TiO3,Ba(Zr,Ti)O3,KNbO 3,K0.5Na0.5NbO3,KNbO3・NaNbO3・LiNbO3, (Bi1/2K1/2)TiO3,(Bi1/2Na1/2)TiO3,BiFeO3,(Sr,Ca)2NaNb5O15,(Sr,Ba)NbO6,Ba2(Na,K)Nb5O15,Bi4Ti3O12,SrBiTiTaO3,SiBi2Ta2O9,SrBi2Nb2O9,(Sr,Ca)2Bi4Ti5O18,CaBi4Ti4O15,LiNbO3,LiTaO3,PbNb2O6のいずれかをベース組成とした材料よりなる付記13〜15のうち、いずれか一項記載のキャパシタ。
(付記17)
前記複数のキャパシタ誘電体膜の各々は、0.3μm以上で5μm以下の膜厚を有する付記13〜16のうち、いずれか一項記載のキャパシタ。
(付記18)
前記キャパシタは、80μm厚以下であり, 望ましくは20μm以下の厚さを有することを特徴とする付記13〜17のうち、いずれか一項記載のキャパシタ。
(付記19)
複数の樹脂ビルドアップ膜の積層よりなり、第1の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第1の側に対向する第2の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、
前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第1のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第1のキャパシタ誘電体膜に隣接する第2のキャパシタ誘電体膜との間には、銅よりなる第1の電極パターンと銅よりなる第1のビアプラグが相互に離間して介在し、前記第2のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第2のキャパシタ誘電体膜に前記第1のキャパシタ誘電体膜とは反対の側で隣接する第3のキャパシタ誘電体膜との間には、銅よりなる第2の電極パターンと銅よりなる第2のビアプラグとが相互に離間して介在し、前記第1の電極パターンと前記第2の電極パターンとは、前記第2のキャパシタ誘電体膜を介して対向し、前記第1のビアプラグは前記第2の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第3のビアプラグを介して電気的に接続され、前記第2のビアプラグは前記第1の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第4のビアプラグを介して電気的に接続されており、前記第1の電極パターンは第1の端子に、前記第2の電極パターンは第2の端子に電気的に接続されている回路基板。
(付記20)
複数の樹脂ビルドアップ膜の積層よりなり、第1の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第1の側に対向する第2の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、
複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、
前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第1のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第1のキャパシタ誘電体膜に隣接する第2のキャパシタ誘電体膜との間には、銅よりなる第1の電極パターンと銅よりなる第1のビアプラグが相互に離間して介在し、前記第2のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第2のキャパシタ誘電体膜に前記第1のキャパシタ誘電体膜とは反対の側で隣接する第3のキャパシタ誘電体膜との間には、銅よりなる第2の電極パターンと銅よりなる第2のビアプラグとが相互に離間して介在し、前記第1の電極パターンと前記第2の電極パターンとは、前記第2のキャパシタ誘電体膜を介して対向し、前記第1のビアプラグは前記第2の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第3のビアプラグを介して電気的に接続され、前記第2のビアプラグは前記第1の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第4のビアプラグを介して電気的に接続されており、前記第1の電極パターンは第1の端子に、前記第2の電極パターンは第2の端子に電気的に接続されている半導体装置。
10A,10B,10C ビアプラグ
11,41,42 基体
12,14,16,18,20 セラミック誘電体膜
12A,12B,14A,14B,14C,16A,16B,16C,17A,17B,17C,18A,18B,18C,20A,20B,20C ビアプラグパタ―ン
12L 大粒径粒子
12N ナノ粒子
12a,12b,14a,14b,14c ビアホール
13A,13B,15A,15B,15C,17A,17B,19A,19B,19C,21A,21B,21C 銅電極パターン
13C,15D,15E,17C,19D,19E 銅ビアプラグパタ―ン
51,52 治具
52A 熱電対
60 積層回路基板
61,62,63,64,65 ビルドアップ層
61A,61B,61D,61E,61F,61G,61H,62A,62B,62C,63A,63B,64A,64B,65A,65N.65C,65F ビアプラグ
61P1,61P2,61P3,62P1,62P2,62P3,63P1,63P2,63P3,64P1,64P2,64P3,64P4 配線パタ―ン
61a〜61c,65a〜65g ビアホール
62Ap 開口部
65T1,65T2,65T3,65T4,65T5,65T6,65T7 電極パッド
70 半導体装置
71 半導体チップ
71A〜71G 電極パッド
72A〜72G 半田バンプ
132 ステージ駆動機構
133 排気経路
160 エアロゾルデポジション装置
161 処理容器
161A ステージ
161B ノズル
161V 搬送用配管部
161b ノズル開口部
161c エアロゾルジェット
162,162A 真空ポンプ
163 原料容器
163A 振動台
163B バルブ
163a 原料
164 高圧ガス源
164A 質量流量コントローラ
VT1,VT2,VT3,VT4 貫通ビアプラグ
Claims (10)
- 金属よりなる第1の基体上に第1のセラミック膜を形成する工程と、
金属よりなる第2の基体上に第2のセラミック膜を形成する工程と、
前記第1および第2のセラミック膜の一方の表面に銅よりなる第1の電極パタ―ンと第1のビアプラグパタ―ンとを、相互に離間して形成する工程と、
前記第1および第2の基体を、前記第1の電極パタ―ンが前記第1のセラミック膜と前記第2のセラミック膜とに挟持されるように配置し、前記第1および第2の基体を互いに押圧することにより、前記第1のセラミック膜と前記第2のセラミック膜とを、前記第1の電極パタ―ンおよび前記第1のビアプラグパタ―ンを介して互いに押圧し、前記第1の基体と前記第2の基体とが押圧された状態で、前記第1の基体と前記第2の基体との間にパルス電圧を印加することにより、前記第1および第2のセラミック膜を、前記第1の電極パターンおよび前記第1のビアプラグパタ―ンを介して相互に接合する工程と、
前記第2の基体を除去する工程と、を含むキャパシタの製造方法。 - 前記第1のセラミック膜を形成する工程および前記第2のセラミック膜を形成する工程は、平均粒径が10μm未満の原料粉末の混合物を原料に使ってそれぞれエアロゾルデポジションプロセスにより実行される、請求項1記載のキャパシタの製造方法。
- 前記第1および第2のセラミック膜を接合する工程は、前記第1および第2の基体の間に10Hz〜300kHzの電圧パルスを繰り返し印加することにより実行される、請求項1または2記載のキャパシタの製造方法。
- 前記第1のセラミック膜と前記第2のセラミック膜を接合する工程の前に、前記第1の電極パターンおよび第1のビアプラグパタ―ンにそれぞれ対応して、前記第2のセラミック膜に第2および第3のビアプラグパタ―ンを形成する工程を含む、請求項1〜3のうち、いずれか一項記載のキャパシタの製造方法。
- 前記第1のセラミック膜と前記第2のセラミック膜を接合する工程の後に、前記第1の電極パターンおよび第1のビアプラグパタ―ンに対応して、前記第2のセラミック膜に第2および第3のビアプラグパタ―ンをそれぞれ形成する工程を含む、請求項1〜3のうち、いずれか一項記載のキャパシタの製造方法。
- 前記第1および第2のセラミック膜の接合する工程の後、前記第2のセラミック膜のうち、前記第1のセラミック膜に対面する側と反対側の表面に、前記第2のビアプラグに対応して第4のビアプラグを、また前記第3のビアプラグに対応して第2の電極パターンを、相互に離間して、また前記第2の電極パターンが前記第1の電極パターンと、前記第2のセラミック膜を介して対向するように形成することを含む請求項4または5記載のキャパシタの製造方法。
- 金属よりなる基体と、
前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、
前記複数のキャパシタ誘電体膜に含まれる第1のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第1のキャパシタ誘電体膜に隣接する第2のキャパシタ誘電体膜との間には、銅よりなる第1の電極パターンと銅よりなる第1のビアプラグパタ―ンとが相互に離間して介在し、
前記第2のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第2のキャパシタ誘電体膜に前記第1のキャパシタ誘電体膜とは反対の側で隣接する第3のキャパシタ誘電体膜との間には、銅よりなる第2の電極パターンと銅よりなる第2のビアプラグパタ―ンとが相互に離間して介在し、
前記第1の電極パターンと前記第2の電極パターンとは、前記第2のキャパシタ誘電体膜を介して対向し、
前記第1のビアプラグパタ―ンは前記第2の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された第3のビアプラグパタ―ンを介して電気的に接続され、前記第2のビアプラグパタ―ンは前記第1の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された第4のビアプラグパタ―ンを介して電気的に接続されており、
前記第1の電極パターンは第1の端子に、前記第2の電極パターンは第2の端子に電気的に接続されているキャパシタ。 - 前記複数のキャパシタ誘電体膜は、平均粒径が5nm以上で500nm以下のグラニュラー構造を有する請求項7記載のキャパシタ。
- 複数の樹脂ビルドアップ膜の積層よりなり、第1の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第1の側に対向する第2の側に電源パッドと接地バッドを含む複数の電極パッドを担持した積層回路基板本体と、
前記積層回路基板本体中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第1のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第1のキャパシタ誘電体膜に隣接する第2のキャパシタ誘電体膜との間には、銅よりなる第1の電極パターンと銅よりなる第1のビアプラグが相互に離間して介在し、前記第2のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第2のキャパシタ誘電体膜に前記第1のキャパシタ誘電体膜とは反対の側で隣接する第3のキャパシタ誘電体膜との間には、銅よりなる第2の電極パターンと銅よりなる第2のビアプラグとが相互に離間して介在し、前記第1の電極パターンと前記第2の電極パターンとは、前記第2のキャパシタ誘電体膜を介して対向し、前記第1のビアプラグは前記第2の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第3のビアプラグを介して電気的に接続され、前記第2のビアプラグは前記第1の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第4のビアプラグを介して電気的に接続されており、前記第1の電極パターンは第1の端子に、前記第2の電極パターンは第2の端子に電気的に接続されている回路基板。 - 複数の樹脂ビルドアップ膜の積層よりなり、第1の側に電源端子と接地端子を含む複数の外部接続端子を担持し、前記第1の側に対向する第2の側に電源パッドと接地バッドを含む複数の電極パッドを担持した回路基板と、
複数のバンプ電極を有し、前記積層回路基板上に前記複数のバンプ電極を、それぞれ対応する電極パッドに接合されてフリップチップ実装された半導体チップと、
前記回路基板中の単一の樹脂ビルドアップ膜中に埋設されたキャパシタと、
を含み、
前記キャパシタは、銅よりなる基体と、前記基体上に繰り返し積層されたセラミックよりなる複数のキャパシタ誘電体膜と、を含み、前記複数のキャパシタ誘電体膜に含まれる第1のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ前記第1のキャパシタ誘電体膜に隣接する第2のキャパシタ誘電体膜との間には、銅よりなる第1の電極パターンと銅よりなる第1のビアプラグが相互に離間して介在し、前記第2のキャパシタ誘電体膜と、前記複数のキャパシタ誘電体膜に含まれ、前記第2のキャパシタ誘電体膜に前記第1のキャパシタ誘電体膜とは反対の側で隣接する第3のキャパシタ誘電体膜との間には、銅よりなる第2の電極パターンと銅よりなる第2のビアプラグとが相互に離間して介在し、前記第1の電極パターンと前記第2の電極パターンとは、前記第2のキャパシタ誘電体膜を介して対向し、前記第1のビアプラグは前記第2の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第3のビアプラグを介して電気的に接続され、前記第2のビアプラグは前記第1の電極パターンに、前記第2のキャパシタ誘電体膜中に形成された銅よりなる第4のビアプラグを介して電気的に接続されており、前記第1の電極パターンは第1の端子に、前記第2の電極パターンは第2の端子に電気的に接続されている半導体装置。
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