CN112349835A - 芯片部件 - Google Patents

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CN112349835A CN202010787332.4A CN202010787332A CN112349835A CN 112349835 A CN112349835 A CN 112349835A CN 202010787332 A CN202010787332 A CN 202010787332A CN 112349835 A CN112349835 A CN 112349835A
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Abstract

本发明提供一种芯片部件，其包括：具有第1面及其相反侧的第2面的衬底；多个壁部，其利用所述衬底的一部分形成于所述第1面侧，具有一端部和另一端部，并且所述壁部由多个柱单元形成；支承部，其利用所述衬底的一部分形成于所述壁部的周围，且与所述壁部的所述一端部和所述另一端部中的至少一者连结；和依照所述壁部的表面形成的电容部，各所述柱单元在俯视时包括中央部和从所述中央部向相互不同的3个方向延伸的3个凸部，所述壁部是通过将相邻的所述柱单元的所述凸部彼此连结而形成的。由此，能够实现元件的小型化和电容部的大容量化。

Description

芯片部件
技术领域
本发明涉及具有电容部的芯片部件。
背景技术
专利文献1公开了一种芯片电容器包括：衬底；形成在衬底上的第1导电体膜和第1焊盘膜；形成在第1导电体膜上和第1焊盘膜上的电介质膜；形成在电介质膜上的包括第2连接区域和第2电容器形成区域的第2导电体膜。第1导电体膜包括第1连接区域和第1电容器形成区域。在第1导电体膜的第1连接区域接合有第1外部电极，在第2导电体膜的第2连接区域接合有第2外部电极。
现有技术文献
专利文献
专利文献1：日本特开2017-195322号公报。
发明内容
发明要解决的技术问题
专利文献1的芯片电容器具有规定容量的电容区域。形成该电容区域的构造为形成于衬底上的第1导电体膜、电介质膜和第2导电体膜的层叠膜。因此，电容区域的容量受到衬底的平面尺寸的限制。因此，难以同时实现维持元件的小型化和电容器的大容量化这两者。
本发明的目的在于，提供能够实现元件的小型化和电容部的大容量化这两者的芯片部件。
用于解决问题的技术手段
本发明的一个方面的芯片部件包括：具有第1面及其相反侧的第2面的衬底；多个壁部，其利用上述衬底的一部分形成于上述第1面侧，具有一端部和另一端部，并且上述壁部由多个柱单元形成；支承部，其利用上述衬底的一部分形成于上述壁部的周围，且与上述壁部的上述一端部和上述另一端部中的至少一者连结；和依照上述壁部的表面形成的电容部，各上述柱单元在俯视时包括中央部和从上述中央部向相互不同的3个方向延伸的3个凸部，上述壁部是通过将相邻的上述柱单元的上述凸部彼此连结而形成的。
发明效果
依据本发明的一个方面的芯片部件，形成于衬底的壁部由多个柱单元形成。各柱单元在俯视时包括中央部和从中央部向相互不同的3个方向延伸的3个凸部。由此，相比于壁部由例如四棱柱等的柱单元的连结构成的情况，能够扩展壁部的表面积。并且，因为电容部依照壁部的表面形成，电容部的容量不受衬底的平面尺寸的限制，能够通过提高壁部的高度而实现大容量化。也就是说，即使衬底的平面尺寸较小也能够较大地确保电容部的容量，因此能够实现元件的小型化和电容部的大容量化这两者。
另外，连结多个柱单元而形成的壁部相比相互独立的柱单元稳定性优异。并且，壁部的一端部和另一端部的至少一者与壁部的周围的支承部连结。由此，至少能够从侧方单侧支承壁部，因此能够加强对壁部施加的横向的力。其结果是，即使提高壁部的高度也能够维持壁部的稳定性，所以能够提高元件的可靠性。
附图说明
图1是本发明的第1实施方式的芯片部件的示意性的立体图。
图2是本发明的第1实施方式的芯片部件的示意性俯视图。
图3是表示上述芯片部件的内部构造的俯视图。
图4是图3的芯片部件的主要部分放大图。
图5是本发明的第1实施方式的芯片部件的示意性截面图。
图6A～图6L是表示本发明的第1实施方式的芯片部件的制造工序的一部分的图。
图7是本发明的第2实施方式的芯片部件的主要部分放大图。
图8是由图7的两点划线VIII包围的部分的放大图。
图9A～图9F是表示本发明的第2实施方式的芯片部件的制造工序的一部分的图。
图10是本发明的第3实施方式的芯片部件的示意性的截面图。
具体实施方式
首先，列举本发明的实施方式进行说明。本发明的一个实施方式的芯片部件包括：具有第1面及其相反侧的第2面的衬底；多个壁部，其利用上述衬底的一部分形成于上述第1面侧，具有一端部和另一端部，并且上述壁部由多个柱单元形成；支承部，其利用上述衬底的一部分形成于上述壁部的周围，且与上述壁部的上述一端部和上述另一端部中的至少一者连结；和依照上述壁部的表面形成的电容部，各上述柱单元在俯视时包括中央部和从上述中央部向相互不同的3个方向延伸的3个凸部，上述壁部是通过将相邻的上述柱单元的上述凸部彼此连结而形成的。
依据该结构，形成于衬底的壁部由多个柱单元形成。各柱单元在俯视时包括中央部和从中央部向相互不同的3个方向延伸的3个凸部。由此，相比于壁部由例如四棱柱等的柱单元的连结构成的情况，能够扩展壁部的表面积。并且，因为电容部依照壁部的表面形成，电容部的容量不受衬底的平面尺寸的限制，能够通过提高壁部的高度而实现大容量化。也就是说，即使衬底的平面尺寸较小也能够较大地确保电容部的容量，因此能够实现元件的小型化和电容部的大容量化这两者。
另外，连结多个柱单元而形成的壁部相比相互独立的柱单元稳定性优异。并且，壁部的一端部和另一端部的至少一者与壁部的周围的支承部连结。由此，至少能够从侧方单侧支承壁部，因此能够加强对壁部施加的横向的力。其结果是，即使提高壁部的高度也能够维持壁部的稳定性，所以能够提高元件的可靠性。
本发明的一个实施方式的芯片部件中，在各上述柱单元中，各上述凸部与相邻的上述凸部之间形成120°的角度，并且与上述相邻的上述凸部在上述中央部交叉。
依据该结构，对于壁部从任何方向施加力，3个凸部的至少1个凸部也能够承担防止壁部的倒塌的控制壁的作用。其结果是，能够进一步提高壁部的稳定性。
本发明的一个实施方式的芯片部件中，多个上述壁部中的第1壁部包括：第1主部，其在第1方向上延伸且与上述支承部连结；和第1支部，其在与上述第1方向交叉的第2方向上延伸，且沿着上述第1方向排列为梳齿状，各上述第1支部由上述第1壁部的各上述柱单元的上述凸部中的第1凸部形成。
本发明的一个实施方式的芯片部件中，上述第1壁部的各上述柱单元的上述凸部还包括除上述第1凸部以外的第2凸部和第3凸部，上述第1主部是通过将相邻的上述柱单元的上述第2凸部和上述第3凸部连结而形成的。
本发明的一个实施方式的芯片部件中，多个上述壁部包括与上述第1壁部相邻的第2壁部，上述第2壁部包括：第2主部，其沿着上述第1方向延伸，且与上述支承部连结；和梳齿状的第2支部，其向上述第1主部延伸，且与上述梳齿状的第1支部啮合，各上述第2支部由上述第2壁部的各上述柱单元的上述凸部中的第4凸部形成。
本发明的一个实施方式的芯片部件中，上述第2壁部的各上述柱单元的上述凸部还包括除上述第4凸部以外的第5凸部和第6凸部，上述第2主部是通过将相邻的上述柱单元的上述第5凸部和上述第6凸部连结而形成的。
本发明的一个实施方式的芯片部件中，上述柱单元的上述凸部的宽度W与上述壁部的高度H之比(W/H)为2/50～2/100。
依据该结构，因为壁部的高度比较高，因此能够进一步增大电容部的容量。而且，即使像这样提高壁部的高度，由于壁部由支承部支承，所以也能够维持壁部的稳定性。
本发明的一个实施方式的芯片部件中，上述支承部形成为包围上述多个壁部的环状，上述壁部包括与上述支承部连结的一端部和另一端部。
依据该结构，壁部的一端部和另一端部这两者连结于支承部，能够从两侧支承壁部。其结果是，能够进一步提高壁部的稳定性。
本发明的一个实施方式的芯片部件，包括形成于上述壁部的表面的绝缘膜，上述电容部包括：形成于上述绝缘膜上的下部电极；形成于上述下部电极上的电容膜；和形成于上述电容膜上的上部电极。
本发明的一个实施方式的芯片部件中，上述上部电极包括被埋入于相邻的上述壁部之间的空间中的埋入电极。
本发明的一个实施方式的芯片部件中，上述下部电极和上述上部电极包含多晶硅电极，上述电容膜包含氧化膜。
本发明的一个实施方式的芯片部件中，形成在上述衬底上的与上述下部电极电连接的第1电极膜；形成在上述衬底上的与上述上部电极电连接的第2电极膜；覆盖上述第1电极膜和上述第2电极膜的表面绝缘膜；形成在上述表面绝缘膜上的贯通上述表面绝缘膜而与上述第1电极膜电连接的第1外部电极；和形成在上述表面绝缘膜上的贯通上述表面绝缘膜而与上述第2电极膜电连接的第2外部电极。
本发明的一个实施方式的芯片部件中，上述第1电极膜在上述第1外部电极的正下方的区域中与上述下部电极连接。
本发明的一个实施方式的芯片部件中，上述第2电极膜在上述第2外部电极的正下方的区域中与上述上部电极连接。
本发明的一个实施方式的芯片部件中，上述第1电极膜和上述第2电极膜包含铝电极膜。
本发明的一个实施方式的芯片部件中，上述第1外部电极和上述第2外部电极包括通过镀层生长而形成的镀层。
本发明的一个实施方式的芯片部件中，上述壁部形成于上述第1外部电极与上述第2外部电极之间的区域，以及上述第1外部电极和上述第2外部电极的正下方的区域。
本发明的一个实施方式的芯片部件中，上述下部电极在与上述电容膜的接触面具有凹凸构造。
依据该结构，因为在下部电极形成有凹凸构造，能够使下部电极的表面积增加。其结果是，能够使下部电极以较广的面积与上部电极相对，能够进一步增大电容部的容量。
本发明的一个实施方式的芯片部件中，上述衬底包括半导体衬底。
<本发明的实施方式的详细说明>
接着，参照附图详细地说明本发明的实施方式。
[第1实施方式]
图1是本发明的第1实施方式的芯片部件1的示意性立体图。图2是本发明的第1实施方式的芯片部件1的示意性平面图。图3是表示芯片部件1的内部构造的平面图。图4是图3的芯片部件1的主要部分放大图。图5是本发明的第1实施方式的芯片部件1的示意性截面图。
此外，图5不是表示芯片部件1的特定的剖切面的截面构造，而是为了便于理解芯片部件1的构造，而表示了芯片部件1的主要部分的截面构造。
芯片部件1是单独地搭载有电容构造的芯片电容器，包括构成芯片主体的大致长方体形状的衬底2。衬底2可以是硅衬底等的半导体衬底，除此之外，也可以是陶瓷衬底、玻璃衬底等的绝缘性衬底。另外，在半导体衬底的情况下，衬底2可以是p型衬底，也可以是n型衬底。
衬底2的沿着长边方向的长边的长度L例如是0.4mm～2mm。沿着短边方向的短边的长度D例如为0.2mm～2mm。衬底2的厚度T例如是0.1mm～0.5mm。
衬底2具有第1面3和位于其相反侧的第2面4，以及连接第1面3与第2面4的第3面5。衬底2的第1面3和第2面4从其法线方向看的俯视图(以下简称为“俯视图”)中形成为长方形。
衬底2的第1面3、第2面4和第3面5也可以分别称为衬底2的正面、背面和侧面。另外，第3面5在该实施方式中，由于衬底2在俯视时形成为长方形，所以被划分为在衬底2的长边方向上相对的1对面和在衬底2的短边方向上相对的1对面这样的共计4个面。另一方面，第3面5例如即使衬底2在俯视时为圆形、俯视时为椭圆形或者俯视时为长方形，在各角部被倒角的情况下(如图2所示，具有圆形形状的角部6的情况)，与图1不同，可以不被明确地划分为多个面。
在衬底2的第1面3上形成有第1外部电极7和第2外部电极8。第1外部电极7配置在衬底2的长边方向的一侧端部。第2外部电极8配置在衬底2的长边方向的另一侧端部。第1外部电极7和第2外部电极8均形成为具有沿着衬底2的短边方向的一对长边的、俯视时为长方形的形状。
如图3和图5所示，该芯片部件1中，通过有选择地除去衬底2的第1面3侧的部分，衬底2的剩余部分形成多个壁部9和支承部10。
多个壁部9分别在衬底2的短边方向D1(第1方向)上延伸。在该实施方式中，从沿着衬底2的长边方向D2(第2方向)的一对周边缘部(接近第3面5的部分)的一方延伸到另一方。另外，多个壁部9在衬底2的长边方向D2上相互隔开间隔地排列。由此，如图3所示，多个壁部9形成为在俯视时为条带状。
另外，在该实施方式中，条带状的壁部9如图3所示，形成在第1外部电极7与第2外部电极8之间的区域，以及第1外部电极7和第2外部电极8的正下方的区域中。因此，在衬底2的厚度方向上，条带状的壁部9的一部分不与第1外部电极7和第2外部电极8相对，其余部分与第1外部电极7和第2外部电极8相对。此外，条带状的壁部9也可以仅形成在第1外部电极7与第2外部电极8之间的区域中。在该情况下，在第1外部电极7和第2外部电极8的正下方的区域的衬底2的第1面3也可以是平坦面。
另一方面，支承部10在该实施方式中，是形成在多个壁部9的周围的衬底2的其余部分。在该实施方式中，沿着衬底2的第3面5形成为环状(框状)的部分整体称为支承部10，支承部10不是必须为环状。例如，也可以仅将包括沿着衬底2的长边方向D2的一对第3面5、5的部分，且为与各壁部9的长边方向(延伸方向)一端部9A和/或另一端部9B连结的部分称为支承部10。
参照图3，支承部10一体地包括：具有相对窄的宽度的第1支承部11；和具有与第1支承部11相比相对宽的宽度的第2支承部12。在该实施方式中，第1支承部11为沿着衬底2的长边方向D2的一对的部分，第2支承部12为沿着衬底2的短边方向D1的一对的部分，它们也可以彼此相反地配置。
接着，参照图4和图5具体地说明壁部9的构造。
参照图4，壁部9由多个柱单元13形成。在此，“壁部9由多个柱单元13形成”是指例如在俯视时，彼此相同形状的柱状物(该实施方式中是柱单元13)相连而形成线状的壁部9。换言之，壁部9自身不是形成为柱状，而是如图4中用虚线所示，能够用假想线将壁部9分割为彼此相同形状的柱单元13。因此，在彼此相邻的柱单元13的凸部15彼此的交界部，衬底2的原材料部分(该实施方式中是半导体部分)相连续。由此，相邻的凸部15彼此经由衬底2的原材料部分连接成一体。
各柱单元13在俯视时包括中央部14和从中央部14向相互不同的3个方向延伸的3个凸部15。壁部9通过相邻的柱单元13的凸部15彼此的连结而形成。更具体而言，在各柱单元13中，各凸部15与相邻的凸部15之间形成120°的角度θ1、θ2、θ3，并且在中央部14中相邻的凸部15相交叉。
此外，角度θ1、θ2、θ3在该实施方式中为彼此相等的120°，但它们也可以彼此不同。例如，在后述的第2凸部21与第3凸部22之间的角度θ3为160°，第1凸部20与第2凸部21之间的角度θ1以及第1凸部20与第3凸部22之间的角度θ2均为100°。
另外，在该实施方式中，也可以将多个壁部9之中彼此相邻的一对壁部9称为第1壁部16和第2壁部17。
第1壁部16包括：第1主部18，其在衬底2的短边方向D1上延伸，并且与支承部10(第1支承部11)连结；和第1支部19，其在衬底2的长边方向D2上延伸，且沿着衬底2的短边方向D1排列为梳齿状。各第1支部19由第1壁部16的各柱单元13的凸部15中的第1凸部20形成。
另一方面，第1壁部16的各柱单元13的凸部15还包括除第1凸部20以外的第2凸部21和第3凸部22。第1主部18是通过将相邻的柱单元13的第2凸部21和第3凸部22连结而形成的。即，在该实施方式中，第2凸部21和第3凸部22沿着衬底2的短边方向D1交替地配置，作为整体，在俯视时形成波形(锯齿形)的第1主部18。
形成第1主部18的一端部9A和另一端部9B(在图4中未图示)的凸部15连结于支承部10(第1支承部11)。更具体而言，在支承部10与第1主部18的交界部，衬底2的原材料部分(在该实施方式中是半导体部分)是连续的。由此，支承部10和第1主部18经由衬底2的原材料部分连接成一体。
第2壁部17包括：第2主部23，其沿着衬底2的短边方向D1，并且与支承部10(第1支承部11)连结；和梳齿状的第2支部24，其向着第1主部18延伸，并且与梳齿状的第1支部19啮合。各第2支部24由第2壁部17的各柱单元13的凸部15中的第4凸部形成。
另一方面，第2壁部17的各柱单元13的凸部15还包括除第4凸部25以外的第5凸部26和第6凸部27。第2主部23是通过将相邻的柱单元13的第5凸部26和第6凸部27连结而形成的。即，在该实施方式中，第5凸部26和第6凸部27沿着衬底2的短边方向D1交替地配置，作为整体，在俯视时形成有波形(锯齿形)的第2主部23。
形成第2主部23的一端部9A和另一端部9B(在图4中未图示)的凸部15连结于支承部10(第1支承部11)。更具体而言，在支承部10与第2主部23的交界部，衬底2的原材料部分(在该实施方式中为半导体部分)是连续的。由此，支承部10和第2主部23经由衬底2的原材料部分连接成一体。
并且，在该实施方式中，梳齿状地啮合的第1壁部16和第2壁部17构成的一对壁部9沿着衬底2的长边方向D2依次形成。即，沿着衬底2的长边方向D2，第1壁部16和第2壁部17交替地排列。在第1壁部16与第2壁部17之间形成有间隙28。间隙28是衬底2的原材料被除去了的部分，并且是被壁部9和支承部10包围的部分。间隙28的宽度W1例如是2μm～8μm。此外，在图3和图4中，为了明确化，在间隙28标注了阴影。
间隙28在该实施方式中可以包括第1间隙29和第2间隙30。第1间隙29形成在梳齿状地啮合的第1壁部16与第2壁部17之间，并且形成为曲折状。第2间隙30隔着与梳齿相反侧的面形成在相对的第1壁部16与第2壁部17之间，并且形成为波形(锯齿形)。
另外，在该实施方式中，如图5所示，柱单元13的凸部15的宽度W2与壁部9的高度H(间隙28的深度)的比(W2/H)可以是2/50～2/100。凸部15的宽度W2如图4所示，可以定义为与各凸部15自中央部14起的延伸方向正交的方向上的宽度。
具体而言，柱单元13的凸部15的宽度W2例如可以是2μm～8μm。另一方面，壁部9的高度H可以是50μm～400μm。
参照图3，在支承部10中，在沿着壁部9形成的第2支承部12，可以形成有朝向壁部9突出的多个凸部31。多个凸部31朝向壁部9延伸，可以排列为与梳齿状的第1支部19或者第2支部24(在图3中未图示)啮合的梳齿状。
如图1和图5所示，在衬底2的第1面3，以覆盖该衬底2的第1面3的整个区域的方式形成有绝缘膜32。绝缘膜32不仅形成在衬底2的平坦面即第1面3，而且形成在壁部9的表面(上表面34和侧面35)整体。绝缘膜32具有与衬底2的第3面5一致的端面。绝缘膜32例如可以是SiO2膜或者SiN膜。绝缘膜32的厚度例如可以是
Figure BDA0002622477560000101
Figure BDA0002622477560000102
(2μm～4μm)。
在该绝缘膜32上形成有电容部33。电容部33依照壁部9的上表面34和侧面35而形成。换言之，电容部33至少具有与壁部9的宽度方向和高度方向各自的凹凸形状一致的下部电极36。在该实施方式中，下部电极36形成在绝缘膜32上，作为具有与壁部9的上表面34和侧面35相接触的一个面、和位于与壁部9的上表面34以及侧面35等距离的另一个面的电极膜形成。换言之，下部电极36沿着壁部9的上表面34和侧面35具有一定的厚度。并且，在下部电极36上形成有电容膜37，在电容膜37上形成有上部电极38。
下部电极36一体地包括第1部分39和第2部分40，上述第1部分39与壁部9的上表面34和侧面35相对，且包括与上部电极38相对的相对电极，第2部分40从第1部分39引出到衬底2的第1面3上，包括与第1外部电极7相对的接触部分。下部电极36的第1部分39和第2部分40根据各自的作用可以称为下部电极36的电容区域和接触区域。下部电极36的第2部分40的接触区域比上部电极38更向外侧引出，在衬底2的厚度方向上没有与上部电极38相对。
另外，下部电极36例如可以是多晶硅等的半导体材料，也可以是含有Cu或Al的金属材料。在金属材料的情况下，例如也可以由Cu、Al、AlSi或者AlCu形成。另外，下部电极36的厚度例如可以是
Figure BDA0002622477560000103
Figure BDA0002622477560000104
(400nm～600nm)。
电容膜37依照下部电极36的形状而形成，与壁部9的在宽度方向和高度方向各自上的凹凸形状一致。电容膜37至少覆盖下部电极36的第1部分39即可。
另外，电容膜37例如可以是SiO2膜或SiN膜，也可以是它们的层叠膜。例如，可以是SiO2/SiN层叠膜、SiO2/SiN/SiO2层叠膜。并且，电容膜37也可以是由高介电材料(High-k材料)形成的绝缘膜。作为高介电材料，例如五氧化二钽(Ta2O5)、氧化铪(HfO2)，除此以外，还能够举例钛酸锶(SrTiO3)、钛酸锶钡(BaxSr1-x)TiO3等的钙钛矿化合物。另外，电容膜37的厚度例如是
Figure BDA0002622477560000111
(10nm～100nm)。
上部电极38被埋入在间隙28中，且沿着衬底2的第1面3形成。上部电极38一体地包括：被埋入在间隙28中的第1部分41；和与第1部分41的上端连结的、沿着衬底2的第1面3平坦地形成的第2部分42。上部电极38的第1部分41和第2部分42根据各自的形态也可以称为上部电极38的埋入部分和平坦部分。
第1部分41的全体和第2部分42中的与下部电极36相对的部分为上部电极38的电容器区域43。另外，第2部分42中的从壁部9的形成区域被引出到衬底2的第1面3上的区域是与第2外部电极8的接触区域44。如图5所示，上部电极38的接触区域44与下部电极36的第2部分40的一部分(除了接触区域以外的部分)可以隔着电容膜37相对。由此，该层叠构造部也能够作为电容使用，能够进一步增大电容部33的容量。
另外，上部电极38例如可以是多晶硅等的半导体材料，也可以是含有Cu或Al的金属材料。在金属材料的情况下，例如可以由Cu、Al、AlSi或者AlCu形成。另外，上部电极38(第2部分42)的厚度例如可以是
Figure BDA0002622477560000112
(500nm～1000nm)。
在衬底2上，进一步形成有第1绝缘膜45和第2绝缘膜46。第1绝缘膜45覆盖绝缘膜32和上部电极38，并且层叠在它们上。第2绝缘膜46层叠在第1绝缘膜45上。第1绝缘膜45和第2绝缘膜46具有与衬底2的第3面5一致的端面。因此，绝缘膜32、第1绝缘膜45和第2绝缘膜46在图5所示的截面视图中具有在衬底2的第3面5的延长线上露出的层叠界面。
第1绝缘膜45和第2绝缘膜46形成有使下部电极36的第2部分40(接触区域)露出的第1接触孔47，和使上部电极38的接触区域44露出的第2接触孔48。第1接触孔47和第2接触孔48分别形成在第1外部电极7和第2外部电极8的正下方的区域中。另外，第1接触孔47和第2接触孔48分别沿着衬底2的短边方向D1形成为线条状。
此外，第1接触孔47和第2接触孔48的形成位置和形状只要能够使下部电极36和上部电极38露出，就没有特别的限制。例如，第1接触孔47和第2接触孔48分别形成在第1外部电极7与第2外部电极8之间的区域。另外，第1接触孔47和第2接触孔48分别可以形成为圆形、四边形等的形状。
主要参照图2和图5，在第2绝缘膜46上，第1电极膜49和第2电极膜50相互隔开间隔地形成。
第1电极膜49一体地包括第1焊垫部51和第1引出部52，上述第1焊垫部51配置在第1外部电极7的正下方，与第1外部电极7相对，上述第1引出部52从第1焊垫部51沿着衬底2的第1面3向第2外部电极8侧被引出，并且形成于第1外部电极7与第2外部电极8之间。第1焊垫部51进入到第1接触孔47中，连接于下部电极36。
第2电极膜50一体地包括第2焊垫部53和第2引出部54，上述第2焊垫部53配置在第2外部电极8的正下方，与第2外部电极8相对，上述第2引出部54从第2焊垫部53沿着衬底2的第1面3向第1外部电极7侧被引出，形成在第1外部电极7与第2外部电极8之间。第2焊垫部53进入到第2接触孔48中，连接于上部电极38。
如图2所示，第1电极膜49和第2电极膜50在除了它们之间的间隙55(例如，2μm左右)的区域以外，作为整体形成于衬底2的第1面3的大致整体。由此，因为衬底2的第1面3的大致整个区域由电极膜49、50覆盖，所以能够使施加于第1面3的外力均匀地分散，能够缓和冲击。
另外，关于第1电极膜49和第2电极膜50，作为其电极材料可以适用含有Al的材料。作为这样的材料，例如能够举例AlCu、AlSiCu等，优选为AlCu。
另外，在图2中，第2电极膜50形成得比第1电极膜49大，在俯视时，覆盖条带状的壁部9的大部分(图3参照)。但是，第1电极膜49和第2电极膜50的大小关系没有特定的限制，例如根据适当设定间隙55的位置和形状而可以变更。例如，第1电极膜49也可以比第2电极膜50大。
在衬底2上进一步形成有表面绝缘膜56。表面绝缘膜56覆盖第1電極膜49和第2电极膜50。表面绝缘膜56例如可以是SiO2膜或SiN膜。表面绝缘膜56的厚度例如可以是
Figure BDA0002622477560000131
(1μm～1.5μm)。
另外，表面绝缘膜56一体地包括：覆盖衬底2的第1面3上的区域的第1部分57；和覆盖衬底2的第3面5的第2部分58。由此，衬底2的第2面4为露出的面，而其他的面整体被表面绝缘膜56覆盖。
在表面绝缘膜56的第1部分57上形成有表面保护膜59。表面保护膜59例如可以是聚酰亚胺膜等的树脂膜。表面保护膜59的厚度例如是
Figure BDA0002622477560000132
(2μm～10μm)。
另外，表面保护膜59在第1外部电极7与第2外部电极8之间以衬底2的长边方向D2的中央部向上方(从衬底2的第1面3离开的方向)鼓起的方式形成。
在表面绝缘膜56和表面保护膜59形成有使第1焊垫部51露出的第1焊垫开口60。另外，在表面绝缘膜56和表面保护膜59形成有使第2焊垫部53露出的第2焊垫开口61。
在第1焊垫开口60内形成有第1外部电极7。第1外部电极7在第1焊垫开口60内与第1焊垫部51电连接。由此，第1外部电极7经由第1电极膜49与下部电极36电连接。
在第2焊垫开口61内形成有第2外部电极8。第2外部电极8在第2焊垫开口61内与第2焊垫部53电连接。由此，第2外部电极8经由第2电极膜50与上部电极38电连接。
第1外部电极7和第2外部电极8分别具有从表面保护膜59的表面突出的第1突出部62和第2突出部63。
第1突出部62具有从第1焊垫开口60沿着衬底2的第1面3向第2外部电极8侧引出的、形成于第1外部电极7与第2外部电极8之间的引出部。同样地，第2突出部63具有从第2焊垫开口61沿着衬底2的第1面3向第1外部电极7侧引出的、形成于第1外部电极7与第2外部电极8之间的引出部。
另外，第1外部电极7和第2外部电极8例如可以是包括从衬底2侧起依次地层叠的Ni膜、Pd膜和Au膜的Ni/Pd/Au层叠膜。另外，这些层叠膜也可以是通过镀层生长而形成的镀层。
并且，依据该芯片部件1，形成在衬底2的壁部9由多个柱单元13形成。各柱单元13在俯视时，包括中央部14和从中央部14向相互不同的3个方向延伸的3个凸部15。由此，壁部9与例如由四棱柱等的柱单元的连结构成的情况相比，能够扩大壁部9的表面积。
并且，下部电极36、电容膜37和上部电极38依照壁部9的上表面34和侧面35而形成，因此电容部33的容量不受衬底2的平面尺寸限制，通过增高壁部9的高度H能够实现大容量化。也就是说，即使衬底2的平面尺寸小，也能够较大地确保电容部33的容量，能够实现元件的小型化和电容部33的大容量化这两者。
另外，如果是将多个柱单元13连结而形成的壁部9，则与相互独立的柱单元13相比稳定性优异。并且，壁部9的一端部9A和另一端部9B与壁部9的周围的支承部10连结。由此，能够从两侧方支承壁部9，能够加强对壁部9施加的横向的力。其结果是，即使增高壁部9的高度H也能够维持壁部9的稳定性，能够使元件的可靠性提高。
更具体而言，柱单元13的凸部15的宽度W2与壁部9的高度H(间隙28的深度)的比(W2/H)可以是2/50～2/100。即使以这样的方式增高壁部9的高度H，由于壁部9被支承部10支承，也能够维持壁部9的稳定性。
另外，在各柱单元13中，各凸部15与相邻凸部15之间形成120°的角度θ1、θ2、θ3，并且与相邻的凸部15在中央部14交叉。因此，对于壁部9从任何的方向施加力，3个凸部15的至少1个凸部15也能够承担防止壁部9的倒塌的控制壁的作用。其结果是，能够使壁部9的稳定性进一步提高。
图6A～图6L是表示本发明的第1实施方式的芯片部件1的制造工序的一部分的图。
在制造芯片部件1时，首先，如图6A所示，准备成为衬底2的基础的晶片73。并且，晶片73的第1面3例如通过热氧化而形成由SiO2构成的掩模74(硬质掩模)。接着，在掩模74上涂敷抗蚀剂75。
接着，如图6B所示，在抗蚀剂75和掩模74形成了开口76之后，经由掩模74从第1面3侧起有选择地对晶片73进行蚀刻。由此，在晶片73的被除去了的部分形成间隙28，并且在除间隙28以外的部分形成壁部9和支承部10。作为蚀刻方法，优选采用干式蚀刻。通过干式蚀刻，能够使柱单元13的凸部15的宽度W2与壁部9的高度H之比(W2/H)提高(高纵横比)。
接着，如图6C所示，晶片73的第1面3、壁部9的上表面34和侧面35例如通过热氧化而形成由SiO2构成的绝缘膜32。接着，例如利用CVD法，依次地形成下部电极36、电容膜37和上部电极38。在下部电极36、电容膜37和上部电极38的成膜工艺中，与其各自相应的原料气体被供给到CVD装置的腔室内。
接着，如图6D所示，上部电极38、电容膜37和下部电极36依次被图案化，由此有选择地除去上部电极38、电容膜37和下部电极36。在被除去了的区域中露出绝缘膜32。
接着，如图6E所示，例如利用CVD法形成第1绝缘膜45。
接着，如图6F所示，例如利用CVD法形成第2绝缘膜46。接着，通过将第2绝缘膜46和第1绝缘膜45图案化，有选择地除去第2绝缘膜46和第1绝缘膜45。由此，形成第1接触孔47和第2接触孔48。接着，例如利用溅射法将第1电极膜49和第2电极膜50的材料成膜后，将其图案化，由此形成第1电极膜49和第2电极膜50。
接着，如图6G所示，进行经由掩模(未图示)的等离子体蚀刻，有选择地除去晶片73。由此，在相邻元件区域(形成各个芯片部件1的区域)之间的交界区域中，晶片73的材料被除去。其结果是，能够形成从晶片73的第1面3到达至晶片73的厚度的中途的规定深度的槽77。槽77由彼此相对的1对侧面(芯片部件1的第3面5)、和连结该1对第3面5的下端(晶片73的第2面4侧的端)之间的底面78区划。例如，以晶片73的第1面3为基准的槽77的深度大约为100μm，槽77的宽度(相对的第3面5的间隔)为大约20μm，且在深度方向整个区域上可以是一定的。
接着，如图6H所示，例如利用CVD法，在晶片73的第1面3的整个区域上形成表面绝缘膜56的材料。这时，在槽77的内面(第3面5和底面78)的整个区域也形成表面绝缘膜56。
接着，如图6I所示，对晶片73从表面绝缘膜56上喷涂表面保护膜59的材料(例如，由聚酰亚胺构成的感光性树脂的液体)，形成感光性树脂的表面保护膜59。这时，为了使该液体不进入到槽77内，隔着具有在俯视时仅覆盖槽77的图案的掩模(未图示)，将该液体对晶片73进行涂敷。其结果是，该液状的感光性树脂仅形成在晶片73上，在晶片73上成为表面保护膜59。
此外，由于该液体没有进入槽77内，所以在槽77内没有形成表面保护膜59。另外，除了将感光性树脂的液体进行喷涂以外，通过将该液体进行旋涂、或者将由感光性树脂构成的片粘贴在晶片73的第1面3，也可以形成表面保护膜59。
接着，对表面保护膜59实施热处理(固化处理)。由此，表面保护膜59的厚度热收缩，并且表面保护膜59固化，膜质稳定。
接着，如图6J所示，例如使用光刻工艺，例如通过RIE(ReactiveIon Etching：反应性离子蚀刻)等的干式蚀刻有选择地除去表面保护膜59而进行图案化。由此，同时形成第1焊垫开口60和第2焊垫开口61。
接着，如图6K所示，例如利用无电解镀层叠Ni、Pd和Au，由此能够同时形成第1外部电极7和第2外部电极8。
接着，如图6L所示，从第2面4磨削晶片73。具体而言，在形成了槽77之后，将例如由PET(聚对苯二甲酸乙二醇酯)构成的薄板状且具有粘贴面的支承胶带(未图示)粘贴在第1外部电极7和第2外部电极8侧(即，第1面3)。并且，在晶片73被支承胶带支承的状态下，从第2面4侧磨削晶片73。通过磨削，晶片73变薄至达到槽77的底面78时，连结相邻芯片部件1的部分消失，所以能够以槽77为界分割晶片73，成为芯片部件1的完成品。即，在槽77(换言之，在交界区域)中分割(切断)晶片73，由此，切出独立的芯片部件1。此外，通过将晶片73从第2面4侧蚀刻至槽77的底面78，也可以切出芯片部件1。
此外，通过对完成了的芯片部件1的衬底2的第2面4进行研磨或者蚀刻来进行镜面化，可以使第2面4更好看。
[第2实施方式]
图7是本发明的第2实施方式的芯片部件101的主要部分放大图。此外，在第2实施方式中，对于与上述的第1实施方式共同的部分，分别标注与图1～图5的情况相同的参照附图标记而省略说明。
芯片部件101如图7所示，代替上述的下部电极36和电容膜37而具有下部电极102和电容膜103。下部电极102形成在绝缘膜32上，在该下部电极102上形成电容膜103。在电容膜103上形成有上述的上部电极38。
下部电极102在与电容膜103的接触面具有凹凸构造104。凹凸构造104如图7所示，形成在与电容膜103的接触面的整个面。凹凸构造104通过凹部105和凸部106沿着壁部9的上表面34和侧面35交替地反复而形成。
另外，下部电极102可以包括与绝缘膜32接触的第1层107，和形成在第1层107上的与电容膜103接触的第2层108。凹凸构造104如图7所示，可以形成至第2层108的厚度方向中途。即，第1层107的一个面和另一个面均为平坦的膜状，第2层108的一个面(与第1层107相接的面)是平坦的，另一个面(与电容膜103相接的面)可以是具有凹凸构造104的膜状。
第1层107例如可以是多晶硅等的半导体材料，也可以是包含Cu或Al的金属材料。在金属材料的情况下，例如也可以由Cu、Al、AlSi或者AlCu构成。另外，第1层107的厚度例如可以是
Figure BDA0002622477560000171
(100nm～1000nm)。
第2层108例如可以是多晶硅等的半导体材料，也可以是包含Cu或Al的金属材料。在金属材料的情况下，例如也可以由Cu、Al、AlSi或者AlCu构成。尤其是，凹凸构造104为图8所示的构造的情况下，第2层108优选为非晶质多晶硅。另外，第2层108的厚度例如可以是
Figure BDA0002622477560000172
(1nm～100nm)。
图8是图7的两点划线VIII包围的部分的放大图。接着，参照图8对凹凸构造104的具体例进行说明。此外，凹凸构造104并不限定于图8所示的构造。
参照图8，下部电极102(在该实施方式中是第2层108)包括：相互隔开间隔地形成的山状的多个凸部109；和在相邻凸部109之间的凹部111所形成的球状部110。
凸部109可以具有位于球状部110的高度方向(下部电极102的厚度方向)中途的顶部112。顶部112如图8所示，可以是平坦的面也可以是尖的。通过将凸部109的顶部112彼此连续地相连接，如图8中由点划线所示，构成下部电极102的基底面113。
球状部110在相邻凸部109之间的各凹部111中各配置有1个，在凹部111的底部形成为一体。球状部110在图8中表示为截面视正圆形状，例如根据球状部110的形成条件，可以形成为从各凹部111的底部延伸的蘑菇状。在该情况下，代替球状部110，也称为从凹部111延伸的延伸部。另外，球状部110以从各凹部111突出到外侧的尺寸形成。在该实施方式中，球状部110的上侧大约一半的半球状部分比基底面113突出。
由此，在下部电极102(第2层108)的与电容膜103的接触面，形成有包括从基底面113突出的半球状的凸部106、和由相邻凸部106以及凸部109的顶部112包围的凹部105的凹凸构造104。像这样的具有凹凸构造104的下部电极102(第2层108)例如也成为具有半球形状的晶粒硅层(Hemi-Spherical-Grained Silicon)。
在该实施方式中电容膜103具有进入到凹凸构造104的凹部105中的凸部114。凸部114进入到凹部105中，并且也可以进入到球状部110与凹部111之间的间隙部分115。
以上，依据第2实施方式的芯片部件101，在下部电极102形成有凹凸构造104，因此能够使下部电极102的表面积增加。其结果是，能够使下部电极102以较广的面积与上部电极38相对，能够进一步增大电容部33的容量。
图9A～图9F是表示本发明的第2实施方式的芯片部件101的制造工序的一部分的图。
在制造芯片部件101时，如上所述，如图6A～图6B所示，在晶片73形成间隙28，并且在除了间隙28以外的部分形成壁部9和支承部10(未图示)。
接着，如图9A所示，晶片73的第1面3、壁部9的上表面34和侧面35例如通过被热氧化，而形成由SiO2构成的绝缘膜32。
接着，如图9B所示，例如通过CVD法形成下部电极102的第1层107。
接着，如图9C和图9D所示，形成具有凹凸构造104的下部电极102的第2层108。第2层108例如能够通过以下的步骤形成。首先，如图9C所示，利用使用了Si2H6气体的LPCVD法，形成非晶硅层116。非晶硅层116例如具有
Figure BDA0002622477560000191
(80nm～120nm)的厚度。接着，将非晶硅层116的表面用氢氟酸(HF)水溶液进行处理，除去在非晶硅层116的表面所形成的自然氧化膜。之后，经过退火处理，从而在非晶硅层116的表面，Si原子进行结晶成长，形成图9D和图8所示的凹凸构造104。
接着，如图9E和图9F所示，例如利用CVD法依次地形成电容膜103和上部电极38。
之后，经过图6D～图6L所示的工序，从而能够获得芯片部件101。
以上，关于本发明的实施方式进行了说明，但本发明也能够通过其它的方式实施。
例如，在上述的实施方式中，电容部33具有由夹着1层的电容膜37的下部电极36和上部电极38构成的构造，但也可以是包括2层以上的电容膜和夹着该各电容膜的电极的构造。壁部9和间隙28的尺寸可以根据电容膜和电极的数量适当地调整。
另外，下部电极36也可以不必是导电膜、而是衬底2的一部分。例如，如图10所示，在衬底2的表面部，依照壁部9的上表面34和侧面35形成高浓度的杂质区域(例如，p+型区域)，由此可以将其作为下部电极79使用。在该情况下，能够省略绝缘膜32。
另外，在上述的实施方式中，芯片部件1是单独地搭载有电容构造的芯片电容器，但通过在衬底2设定二极管、保险丝等的其它元件用的区域，也可以作为复合元件。
除此以外，在权利要求书所记载的项目的范围中能够实施各种的设计变更。

Claims (19)

1.一种芯片部件，其特征在于，包括：
具有第1面及其相反侧的第2面的衬底；
多个壁部，其利用所述衬底的一部分形成于所述第1面侧，具有一端部和另一端部，并且所述壁部由多个柱单元形成；
支承部，其利用所述衬底的一部分形成于所述壁部的周围，且与所述壁部的所述一端部和所述另一端部中的至少一者连结；和
依照所述壁部的表面形成的电容部，
各所述柱单元在俯视时包括中央部和从所述中央部向相互不同的3个方向延伸的3个凸部，
所述壁部是通过将相邻的所述柱单元的所述凸部彼此连结而形成的。
2.如权利要求1所述的芯片部件，其特征在于：
在各所述柱单元中，各所述凸部与相邻的所述凸部之间形成120°的角度，并且与所述相邻的所述凸部在所述中央部交叉。
3.如权利要求1或2所述的芯片部件，其特征在于：
多个所述壁部中的第1壁部包括：第1主部，其在第1方向上延伸且与所述支承部连结；和第1支部，其在与所述第1方向交叉的第2方向上延伸，且沿着所述第1方向排列为梳齿状，
各所述第1支部由所述第1壁部的各所述柱单元的所述凸部中的第1凸部形成。
4.如权利要求3所述的芯片部件，其特征在于：
所述第1壁部的各所述柱单元的所述凸部还包括除所述第1凸部以外的第2凸部和第3凸部，
所述第1主部是通过将相邻的所述柱单元的所述第2凸部和所述第3凸部连结而形成的。
5.如权利要求3所述的芯片部件，其特征在于：
多个所述壁部包括与所述第1壁部相邻的第2壁部，
所述第2壁部包括：第2主部，其沿着所述第1方向延伸，且与所述支承部连结；和梳齿状的第2支部，其向所述第1主部延伸，且与所述梳齿状的第1支部啮合，
各所述第2支部由所述第2壁部的各所述柱单元的所述凸部中的第4凸部形成。
6.如权利要求5所述的芯片部件，其特征在于：
所述第2壁部的各所述柱单元的所述凸部还包括除所述第4凸部以外的第5凸部和第6凸部，
所述第2主部是通过将相邻的所述柱单元的所述第5凸部和所述第6凸部连结而形成的。
7.如权利要求1、2和4～6中任一项所述的芯片部件，其特征在于：
所述柱单元的所述凸部的宽度W与所述壁部的高度H之比(W/H)为2/50～2/100。
8.如权利要求1、2和4～6中任一项所述的芯片部件，其特征在于：
所述支承部形成为包围所述多个壁部的环状，
所述壁部包括与所述支承部连结的一端部和另一端部。
9.如权利要求1、2和4～6中任一项所述的芯片部件，其特征在于：
包括形成于所述壁部的表面的绝缘膜，
所述电容部包括：形成于所述绝缘膜上的下部电极；形成于所述下部电极上的电容膜；和形成于所述电容膜上的上部电极。
10.如权利要求9所述的芯片部件，其特征在于：
所述上部电极包括被埋入于相邻的所述壁部之间的空间中的埋入电极。
11.如权利要求9所述的芯片部件，其特征在于：
所述下部电极和所述上部电极包含多晶硅电极，
所述电容膜包含氧化膜。
12.如权利要求9所述的芯片部件，其特征在于，包括：
形成在所述衬底上的与所述下部电极电连接的第1电极膜；
形成在所述衬底上的与所述上部电极电连接的第2电极膜；
覆盖所述第1电极膜和所述第2电极膜的表面绝缘膜；
形成在所述表面绝缘膜上的贯通所述表面绝缘膜而与所述第1电极膜电连接的第1外部电极；和
形成在所述表面绝缘膜上的贯通所述表面绝缘膜而与所述第2电极膜电连接的第2外部电极。
13.如权利要求12所述的芯片部件，其特征在于：
所述第1电极膜在所述第1外部电极的正下方的区域中与所述下部电极连接。
14.如权利要求12或13所述的芯片部件，其特征在于：
所述第2电极膜在所述第2外部电极的正下方的区域中与所述上部电极连接。
15.如权利要求12或13所述的芯片部件，其特征在于：
所述第1电极膜和所述第2电极膜包含铝电极膜。
16.如权利要求12或13所述的芯片部件，其特征在于：
所述第1外部电极和所述第2外部电极包括通过镀层生长而形成的镀层。
17.如权利要求12或13所述的芯片部件，其特征在于：
所述壁部形成于所述第1外部电极与所述第2外部电极之间的区域，以及所述第1外部电极和所述第2外部电极的正下方的区域。
18.如权利要求9所述的芯片部件，其特征在于：
所述下部电极在与所述电容膜的接触面具有凹凸构造。
19.如权利要求1、2、4～6、10～13和18中任一项所述的芯片部件，其特征在于：
所述衬底包括半导体衬底。
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