JP2021028975A - チップ部品 - Google Patents

Abstract

【課題】ダイオード領域を有し、かつ素子の小型化とキャパシタ部の大容量化とを両立することができるチップ部品を提供する。【解決手段】チップ部品は、キャパシタ領域およびダイオード領域を有する基板２と、基板２の一部を利用して第１面３側に形成され、一端部９Ａおよび他端部を有し、かつ複数の柱単位１３で形成された複数の壁部９と、基板２の一部を利用して壁部９の周囲に形成され、少なくとも壁部９の一端部９Ａおよび他端部の一方に連結された支持部１０（第１支持部１１）と、壁部９の表面に倣って形成されたキャパシタ部とを含み、各柱単位１３は、平面視において、中央部１４と、中央部１４から互いに異なる３方向に延びる３つの凸部１５とを含み、壁部９は、隣り合う柱単位１３の凸部１５同士の連結によって形成されている。【選択図】図４

Description

本発明は、キャパシタ領域およびダイオード領域を有するチップ部品に関する。

特許文献１は、基板と、基板上に形成された第１導電体膜および第１パッド膜と、第１導電体膜上および第１パッド膜上に形成された誘電体膜と、誘電体膜上に形成され、第２接続領域および第２コンデンサ形成領域を含む第２導電体膜とを備える、チップコンデンサを開示している。第１導電体膜は、第１接続領域および第１コンデンサ形成領域を含む。第１導電体膜の第１接続領域には、第１外部電極が接合されており、第２導電体膜の第２接続領域には、第２外部電極が接合されている。

特開２０１７−１９５３２２号公報

特許文献１のチップコンデンサは、所定容量のキャパシタ領域を有している。このキャパシタ領域を形成する構造は、基板上に形成された第１導電体膜、誘電体膜および第２導電体膜の積層膜である。そのため、キャパシタ領域の容量が基板の平面サイズに制約され。
一方で、キャパシタおよびダイオードを共通の基板に混載することによって構成された、ＥＳＤ（Electro-Static Discharge）保護機能が付与されたキャパシタがある。この場合、キャパシタ領域およびダイオード領域が基板上で重ならないように配置する必要があるため、キャパシタ領域の一部がダイオード領域に置き換えられ、キャパシタ領域の縮小化が余儀なくされる。したがって、素子の小型化の維持とキャパシタの大容量化とを両立することが難しい。

本発明の目的は、ダイオード領域を有し、かつ素子の小型化とキャパシタ部の大容量化とを両立することができるチップ部品を提供することである。

本発明の一の局面に係るチップ部品は、第１面およびその反対側の第２面を有し、かつ前記第１面にキャパシタ領域およびダイオード領域を有する半導体基板と、前記半導体基板の一部を利用して前記キャパシタ領域に形成され、一端部および他端部を有し、かつ複数の柱単位で形成された複数の壁部と、前記半導体基板の一部を利用して前記壁部の周囲に形成され、少なくとも前記壁部の前記一端部および前記他端部の一方に連結された支持部と、前記壁部の表面に倣って形成されたキャパシタ部と、前記ダイオード領域おいて前記半導体基板に形成された第１導電型のベース領域と、前記ベース領域に形成された第２導電型の第１不純物領域とを含み、各前記柱単位は、平面視において、中央部と、前記中央部から互いに異なる３方向に延びる３つの凸部とを含み、前記壁部は、隣り合う前記柱単位の前記凸部同士の連結によって形成されている。

本発明の一の局面に係るチップ部品によれば、半導体基板に形成された壁部は、複数の柱単位で形成されている。各柱単位は、平面視において、中央部と、中央部から互いに異なる３方向に延びる３つの凸部とを含んでいる。これにより、壁部が、たとえば四角柱等の柱単位の連結によって構成される場合に比べて、壁部の表面積を広くすることができる。そして、キャパシタ部が壁部の表面に倣って形成されているので、キャパシタ部の容量が半導体基板の平面サイズに制約されず、壁部の高さを高くすることで大容量化を達成することができる。つまり、半導体基板の平面サイズが小さくてもキャパシタ部の容量を大きく確保することができる。その結果、半導体基板にダイオード領域が形成されていても、素子の小型化とキャパシタ部の大容量化とを両立することができる。また、ダイオード領域を備えていることによって、チップ部品にＥＳＤ保護機能を付与することもできる。

また、複数の柱単位を連結して形成された壁部であれば、互いに独立した柱単位に比べて安定性に優れる。さらに、壁部の一端部および他端部の少なくとも一方が、壁部の周囲の支持部に連結されている。これにより、少なくとも壁部を側方から片持ち支持することができるので、壁部に対して加わる横方向の力に対する補強をすることができる。その結果、壁部の高さを高くしても壁部の安定性を維持することができるので、素子の信頼性を向上させることができる。

図１は、本発明の第１実施形態に係るチップ部品の模式的な斜視図である。 図２は、本発明の第１実施形態に係るチップ部品の模式的な平面図である。 図３は、前記チップ部品の内部構造を示す平面図である。 図４は、図３のチップ部品の要部拡大図である。 図５は、本発明の第１実施形態に係るチップ部品の模式的な断面図（キャパシタ領域）である。 図６は、本発明の第１実施形態に係るチップ部品の模式的な断面図（ダイオード領域）である。 図７は、本発明の第１実施形態に係るチップ部品の模式的な断面図（ダイオード領域）である。 図８Ａは、本発明の第１実施形態に係るチップ部品の製造工程の一部を示す図である。 図８Ｂは、本発明の第１実施形態に係るチップ部品の製造工程の一部を示す図である。 図９Ａは、図８Ａの次の工程を示す図である。 図９Ｂは、図８Ｂの次の工程を示す図である。 図１０Ａは、図９Ａの次の工程を示す図である。 図１０Ｂは、図９Ｂの次の工程を示す図である。 図１１Ａは、図１０Ａの次の工程を示す図である。 図１１Ｂは、図１０Ｂの次の工程を示す図である。 図１２Ａは、図１１Ａの次の工程を示す図である。 図１２Ｂは、図１１Ｂの次の工程を示す図である。 図１３Ａは、図１２Ａの次の工程を示す図である。 図１３Ｂは、図１２Ｂの次の工程を示す図である。 図１４Ａは、図１３Ａの次の工程を示す図である。 図１４Ｂは、図１３Ｂの次の工程を示す図である。 図１５Ａは、図１４Ａの次の工程を示す図である。 図１５Ｂは、図１４Ｂの次の工程を示す図である。 図１６Ａは、図１５Ａの次の工程を示す図である。 図１６Ｂは、図１５Ｂの次の工程を示す図である。 図１７Ａは、図１６Ａの次の工程を示す図である。 図１７Ｂは、図１６Ｂの次の工程を示す図である。 図１８Ａは、図１７Ａの次の工程を示す図である。 図１８Ｂは、図１７Ｂの次の工程を示す図である。 図１９Ａは、図１８Ａの次の工程を示す図である。 図１９Ｂは、図１８Ｂの次の工程を示す図である。 図２０は、本発明の第２実施形態に係るチップ部品の要部拡大図である。 図２１は、図２０の二点鎖線XXIで囲まれた部分の拡大図である。 図２２Ａは、本発明の第２実施形態に係るチップ部品の製造工程の一部を示す図である。 図２２Ｂは、図２２Ａの次の工程を示す図である。 図２２Ｃは、図２２Ｂの次の工程を示す図である。 図２２Ｄは、図２２Ｃの次の工程を示す図である。 図２２Ｅは、図２２Ｄの次の工程を示す図である。 図２２Ｆは、図２２Ｅの次の工程を示す図である。 図２３は、本発明の第３実施形態に係るチップ部品の模式的な断面図である。 図２４Ａ〜図２４Ｃは、チップ部品の等価回路のバリエーションを示す図である。

＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係るチップ部品は、第１面およびその反対側の第２面を有し、かつ前記第１面にキャパシタ領域およびダイオード領域を有する半導体基板と、前記半導体基板の一部を利用して前記キャパシタ領域に形成され、一端部および他端部を有し、かつ複数の柱単位で形成された複数の壁部と、前記半導体基板の一部を利用して前記壁部の周囲に形成され、少なくとも前記壁部の前記一端部および前記他端部の一方に連結された支持部と、前記壁部の表面に倣って形成されたキャパシタ部と、前記ダイオード領域おいて前記半導体基板に形成された第１導電型のベース領域と、前記ベース領域に形成された第２導電型の第１不純物領域とを含み、各前記柱単位は、平面視において、中央部と、前記中央部から互いに異なる３方向に延びる３つの凸部とを含み、前記壁部は、隣り合う前記柱単位の前記凸部同士の連結によって形成されている。

この構成によれば、半導体基板に形成された壁部は、複数の柱単位で形成されている。各柱単位は、平面視において、中央部と、中央部から互いに異なる３方向に延びる３つの凸部とを含んでいる。これにより、壁部が、たとえば四角柱等の柱単位の連結によって構成される場合に比べて、壁部の表面積を広くすることができる。そして、キャパシタ部が壁部の表面に倣って形成されているので、キャパシタ部の容量が半導体基板の平面サイズに制約されず、壁部の高さを高くすることで大容量化を達成することができる。つまり、半導体基板の平面サイズが小さくてもキャパシタ部の容量を大きく確保することができる。その結果、半導体基板にダイオード領域が形成されていても、素子の小型化とキャパシタ部の大容量化とを両立することができる。また、ダイオード領域を備えていることによって、チップ部品にＥＳＤ保護機能を付与することもできる。

また、複数の柱単位を連結して形成された壁部であれば、互いに独立した柱単位に比べて安定性に優れる。さらに、壁部の一端部および他端部の少なくとも一方が、壁部の周囲の支持部に連結されている。これにより、少なくとも壁部を側方から片持ち支持することができるので、壁部に対して加わる横方向の力に対する補強をすることができる。その結果、壁部の高さを高くしても壁部の安定性を維持することができるので、素子の信頼性を向上させることができる。

本発明の一実施形態に係るチップ部品では、各前記柱単位において、各前記凸部は、隣り合う前記凸部との間に１２０°の角度を形成し、かつ前記隣り合う前記凸部と前記中央部で交差していてもよい。
この構成によれば、壁部に対して如何なる方向から力が加わっても、３つの凸部の少なくとも１つの凸部が、壁部の倒壊を防止する控え壁の役割を担うことができる。その結果、壁部の安定性を一層向上させることができる。

本発明の一実施形態に係るチップ部品では、複数の前記壁部のうちの第１壁部は、第１方向に延び、かつ前記支持部に連結された第１主部と、前記第１方向に交差する第２方向に延び、前記第１方向に沿って櫛歯状に配列された第１枝部とを含み、各前記第１枝部は、前記第１壁部の各前記柱単位の前記凸部のうちの第１凸部によって形成されていてもよい。

本発明の一実施形態に係るチップ部品では、前記第１壁部の各前記柱単位の前記凸部は、前記第１凸部以外の第２凸部および第３凸部を含み、前記第１主部は、隣り合う前記柱単位の前記第２凸部と前記第３凸部との連結によって形成されていてもよい。
本発明の一実施形態に係るチップ部品では、複数の前記壁部は、前記第１壁部に隣り合う第２壁部を含み、前記第２壁部は、前記第１方向に延び、かつ前記支持部に連結された第２主部と、前記第１主部に向かって延び、前記櫛歯状の第１枝部に噛み合う櫛歯状の第２枝部とを含み、各前記第２枝部は、前記第２壁部の各前記柱単位の前記凸部のうちの第４凸部によって形成されていてもよい。

本発明の一実施形態に係るチップ部品では、前記第２壁部の各前記柱単位の前記凸部は、前記第４凸部以外の第５凸部および第６凸部を含み、前記第２主部は、隣り合う前記柱単位の前記第５凸部と前記第６凸部との連結によって形成されていてもよい。
本発明の一実施形態に係るチップ部品では、前記壁部の高さＨに対する前記柱単位の前記凸部の幅Ｗの比（Ｗ／Ｈ）は、２／５０〜２／１００であってもよい。

この構成によれば、壁部の高さが比較的高いので、キャパシタ部の容量を一層大きくすることができる。しかも、壁部の高さをこのように高くしても、壁部が支持部で支持されているため、壁部の安定性も維持することができる。
本発明の一実施形態に係るチップ部品では、前記支持部は、前記複数の壁部を取り囲む環状に形成されており、前記壁部は、前記支持部に連結された一端部および他端部を含んでいてもよい。

この構成によれば、壁部の一端部および他端部の両方が支持部に連結されており、壁部が側方から両持ち支持されている。その結果、壁部の安定性を一層向上させることができる。
本発明の一実施形態に係るチップ部品は、前記壁部の表面に形成された絶縁膜を含み、前記キャパシタ部は、前記絶縁膜上に形成された下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極とを含んでいてもよい。

本発明の一実施形態に係るチップ部品では、前記上部電極は、隣り合う前記壁部の間の空間に埋め込まれた埋め込み電極を含んでいてもよい。
本発明の一実施形態に係るチップ部品では、前記下部電極および前記上部電極は、ポリシリコン電極を含み、前記容量膜は、酸化膜を含んでいてもよい。
本発明の一実施形態に係るチップ部品は、前記半導体基板上に形成され、前記下部電極に電気的に接続された第１電極膜と、前記半導体基板上に形成され、前記上部電極に電気的に接続された第２電極膜と、前記第１電極膜および前記第２電極膜を覆う表面絶縁膜と、前記表面絶縁膜上に形成され、前記表面絶縁膜を貫通して前記第１電極膜に電気的に接続された第１外部電極と、前記表面絶縁膜上に形成され、前記表面絶縁膜を貫通して前記第２電極膜に電気的に接続された第２外部電極とを含んでいてもよい。

本発明の一実施形態に係るチップ部品では、前記第１電極膜は、前記第１外部電極の直下の領域で前記下部電極に接続されていてもよい。
本発明の一実施形態に係るチップ部品では、前記第２電極膜は、前記第２外部電極の直下の領域で前記上部電極に接続されていてもよい。
本発明の一実施形態に係るチップ部品では、前記第１電極膜および前記第２電極膜は、アルミニウム電極膜を含んでいてもよい。

本発明の一実施形態に係るチップ部品では、前記第１外部電極および前記第２外部電極は、めっき成長によって形成されためっき層を含んでいてもよい。
本発明の一実施形態に係るチップ部品では、前記壁部は、前記第１外部電極と前記第２外部電極との間の領域、かつ前記第１外部電極および前記第２外部電極の直下の領域に形成されていてもよい。

本発明の一実施形態に係るチップ部品は、前記第１不純物領域から間隔を空けて前記ベース領域に形成された第２導電型の第２不純物領域を含み、前記第１電極膜は、前記第１不純物領域に電気的に接続されており、前記第２電極膜は、前記第２不純物領域に電気的に接続されていてもよい。
この構成によれば、ダイオード領域に双方向ツェナーダイオードを設けることができる。

本発明の一実施形態に係るチップ部品では、前記下部電極は、前記容量膜との接触面に凹凸構造を有していてもよい。
この構成によれば、下部電極に凹凸構造が形成されているので、下部電極の表面積を増加させることができる。その結果、上部電極に対して、下部電極を広い面積で対向させることができ、キャパシタ部の容量を一層大きくすることができる。

本発明の一実施形態に係るチップ部品では、前記キャパシタ領域は、前記ダイオード領域を取り囲む環状に形成されており、前記壁部は、前記支持部に連結された一端部と、前記ダイオード領域に連結された他端部とを含んでいてもよい。
本発明の一実施形態に係るチップ部品では、前記半導体基板は、シリコン基板を含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係るチップ部品１の模式的な斜視図である。図２は、本発明の第１実施形態に係るチップ部品１の模式的な平面図である。図３は、チップ部品１の内部構造を示す平面図である。図４は、図３のチップ部品１の要部拡大図である。図５は、本発明の第１実施形態に係るチップ部品１の模式的な断面図（キャパシタ領域６４）である。図６および図７は、本発明の第１実施形態に係るチップ部品１の模式的な断面図（ダイオード領域６５）である。

なお、図５〜図７は、チップ部品１の特定の切断面における断面構造を示しているのではなく、チップ部品１の構造を理解し易くするため、チップ部品１の要部の断面構造を示している。また、図６は、基板２の長手方向Ｄ_２（第２方向）におけるチップ部品１の要部断面構造を示し、図７は、基板２の短手方向Ｄ_１（第１方向）におけるチップ部品１の要部断面構造を示している。

チップ部品１は、キャパシタ構造およびダイオード構造が共通の基板２に搭載された複合素子であり、チップ本体を構成する略直方体形状の基板２を含む。基板２は、シリコン基板等の半導体基板であってもよく、その他、セラミックス基板、ガラス基板等の絶縁性基板であってもよい。
基板２の長手方向に沿う長辺の長さＬは、たとえば０．４ｍｍ〜２ｍｍである。短手方向に沿う短辺の長さＤは、たとえば０．２ｍｍ〜２ｍｍである。基板２の厚さＴは、たとえば０．１ｍｍ〜０．５ｍｍである。

基板２は、第１面３と、その反対側に位置する第２面４と、第１面３および第２面４を接続する第３面５とを有している。基板２の第１面３および第２面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において長方形状に形成されている。
基板２の第１面３、第２面４および第３面５は、それぞれ、基板２の表面、裏面および側面と称されてもよい。また、第３面５は、この実施形態では、基板２が平面視長方形状に形成されている関係上、基板２の長手方向に対向する１対の面と、基板２の短手方向に対向する１対の面との合計４つの面に区画されている。一方で、第３面５は、たとえば、基板２が平面視円形、平面視楕円形、または平面視長方形であっても各角部が面取りされている場合（図２に示すように、ラウンド形状のコーナー部６を有する場合）には、図１とは異なり、明確に複数の面に区画されていなくてもよい。

基板２の第１面３上には第１外部電極７と、第２外部電極８とが形成されている。第１外部電極７は、基板２の長手方向の一方側端部に配置されている。第２外部電極８は、基板２の長手方向の他方側端部に配置されている。第１外部電極７および第２外部電極８は、いずれも、基板２の短手方向に沿う一対の長辺を有する平面視長方形状に形成されている。

図３に示すように、このチップ部品１では、基板２の第１面３にキャパシタ領域６４およびダイオード領域６５が設定されている。この実施形態では、平面視において、ダイオード領域６５が基板２の中央部に形成されており、キャパシタ領域６４は、ダイオード領域６５を取り囲む環状に形成されている。むろん、キャパシタ領域６４およびダイオード領域６５の形状は適宜変更することができる。たとえば、基板２の長手方向における約半分の領域がキャパシタ領域６４として設定され、残りの半分の領域がダイオード領域６５として設定されてもよい。また、ダイオード領域６５が、基板２の１つの角部に設定され、３つの角部を含む残りの領域にキャパシタ領域６４が設定されてもよい。

図３および図５に示すように、キャパシタ領域６４では、基板２の第１面３側の部分が選択的に除去されることによって、基板２の残りの部分が複数の壁部９および支持部１０を形成している。
複数の壁部９は、それぞれ、基板２の短手方向Ｄ_１に延びている。この実施形態では、基板２の長手方向Ｄ_２に沿う一対の周縁部（第３面５に近い部分）の一方から他方まで延びている。また、複数の壁部９は、基板２の長手方向Ｄ_２において、互いに間隔を空けて配列されている。これにより、図３に示すように、複数の壁部９は、平面視でストライプ状に形成されている。

また、この実施形態では、ストライプ状の壁部９は、図３に示すように、第１外部電極７と第２外部電極８との間の領域、かつ第１外部電極７および第２外部電極８の直下の領域に形成されている。したがって、基板２の厚さ方向において、ストライプ状の壁部９のいくつかは第１外部電極７および第２外部電極８に対向しておらず、残りは第１外部電極７および第２外部電極８に対向している。なお、ストライプ状の壁部９は、第１外部電極７と第２外部電極８との間の領域のみに形成されていてもよい。この場合、第１外部電極７および第２外部電極８の直下の領域の基板２の第１面３は、平坦面であってもよい。

一方、支持部１０は、この実施形態では、複数の壁部９の周囲に形成された基板２の残りの部分である。この実施形態では、基板２の第３面５に沿って環状（枠状）に形成された部分全体を支持部１０と称しているが、支持部１０は環状である必要はない。たとえば、基板２の長手方向Ｄ_２に沿う一対の第３面５，５を含む部分であり、各壁部９の長手方向（延出方向）一端部９Ａおよび／または他端部９Ｂに連結された部分のみを支持部１０と称してもよい。

図３を参照して、支持部１０は、相対的に狭い幅を有する第１支持部１１と、第１支持部１１に比べて相対的に広い幅を有する第２支持部１２とを一体的に含む。この実施形態では、第１支持部１１が基板２の長手方向Ｄ_２に沿う一対の部分であり、第２支持部１２が基板２の短手方向Ｄ_１に沿う一対の部分であるが、これらは互いに逆に配置されていてもよい。

次に、図４および図５を参照して、壁部９の構造を具体的に説明する。
図４を参照して、壁部９は、複数の柱単位１３で形成されている。ここで、「壁部９が複数の柱単位１３で形成されている」とは、たとえば、平面視において、互いに同一形状の柱状物（この実施形態では、柱単位１３）が連なってライン状の壁部９を形成していることを意味していてもよい。言い換えれば、壁部９自体は柱状に形成されていないが、図４に破線で示すように、壁部９を仮想線によって互いに同一形状の柱単位１３に分割することができる。したがって、互いに隣り合う柱単位１３の凸部１５同士の境界部において、基板２の素材部分（この実施形態では、半導体部分）が連続している。これにより、隣り合う凸部１５同士が、基板２の素材部分を介して一体的に繋がっている。

各柱単位１３は、平面視において、中央部１４と、中央部１４から互いに異なる３方向に延びる３つの凸部１５とを含む。壁部９は、隣り合う柱単位１３の凸部１５同士の連結によって形成されている。より具体的には、各柱単位１３において、各凸部１５は、隣り合う凸部１５との間に１２０°の角度θ_１，θ_２，θ_３を形成し、かつ中央部１４において隣り合う凸部１５と交差している。

なお、角度θ_１，θ_２，θ_３は、この実施形態では、互いに１２０°で等しいが、これらは互いに異なっていてもよい。たとえば、後述する第２凸部２１と第３凸部２２との間の角度θ_３が１６０°であり、第１凸部２０と第２凸部２１との間の角度θ_１および第１凸部２０と第３凸部２２との間の角度θ_２が共に１００°であってもよい。
また、この実施形態では、複数の壁部９のうち、互いに隣り合う一対の壁部９を第１壁部１６および第２壁部１７と称してもよい。

第１壁部１６は、基板２の短手方向Ｄ_１に延び、かつ支持部１０（第１支持部１１）に連結された第１主部１８と、基板２の長手方向Ｄ_２に延び、基板２の短手方向Ｄ_１に沿って櫛歯状に配列された第１枝部１９とを含む。各第１枝部１９は、第１壁部１６の各柱単位１３の凸部１５のうちの第１凸部２０によって形成されている。
一方、第１壁部１６の各柱単位１３の凸部１５は、第１凸部２０以外の第２凸部２１および第３凸部２２を含んでいる。第１主部１８は、隣り合う柱単位１３の第２凸部２１と第３凸部２２との連結によって形成されている。つまり、この実施形態では、基板２の短手方向Ｄ_１に沿って第２凸部２１および第３凸部２２が交互に配置され、全体として、平面視において波形（ジグザグ形）の第１主部１８が形成されている。

第１主部１８の一端部９Ａおよび他端部９Ｂ（図４では図示せず）を形成する凸部１５は、支持部１０（第１支持部１１）に連結されている。より具体的には、支持部１０と第１主部１８との境界部において、基板２の素材部分（この実施形態では、半導体部分）が連続している。これにより、支持部１０と第１主部１８が、基板２の素材部分を介して一体的に繋がっている。

第２壁部１７は、基板２の短手方向Ｄ_１に延び、かつ支持部１０（第１支持部１１）に連結された第２主部２３と、第１主部１８に向かって延び、櫛歯状の第１枝部１９に噛み合う櫛歯状の第２枝部２４とを含む。各第２枝部２４は、第２壁部１７の各柱単位１３の凸部１５のうちの第４凸部によって形成されている。
一方、第２壁部１７の各柱単位１３の凸部１５は、第４凸部２５以外の第５凸部２６および第６凸部２７を含んでいる。第２主部２３は、隣り合う柱単位１３の第５凸部２６と第６凸部２７との連結によって形成されている。つまり、この実施形態では、基板２の短手方向Ｄ_１に沿って第５凸部２６および第６凸部２７が交互に配置され、全体として、平面視において波形（ジグザグ形）の第２主部２３が形成されている。

第２主部２３の一端部９Ａおよび他端部９Ｂ（図４では図示せず）を形成する凸部１５は、支持部１０（第１支持部１１）に連結されている。より具体的には、支持部１０と第２主部２３との境界部において、基板２の素材部分（この実施形態では、半導体部分）が連続している。これにより、支持部１０と第２主部２３が、基板２の素材部分を介して一体的に繋がっている。

そして、この実施形態では、櫛歯状に噛み合う第１壁部１６および第２壁部１７からなる一対の壁部９が、基板２の長手方向Ｄ_２に沿って順に形成されている。つまり、基板２の長手方向Ｄ_２に沿って、第１壁部１６および第２壁部１７が交互に配列されている。第１壁部１６と第２壁部１７との間には、隙間２８が形成されている。隙間２８は、基板２の素材が除去された部分であって、壁部９および支持部１０に囲まれた部分である。隙間２８の幅Ｗ_１は、たとえば、２μｍ〜８μｍであってもよい。なお、図３および図４では、明瞭化のため、隙間２８にハッチングを付している。

隙間２８は、この実施形態では、第１隙間２９および第２隙間３０を含んでいてもよい。第１隙間２９は、櫛歯状に噛み合う第１壁部１６と第２壁部１７との間に形成され、かつ葛折状に形成されていてもよい。第２隙間３０は、櫛歯と反対側の面を介して対向する第１壁部１６と第２壁部１７との間に形成され、かつ波形（ジグザグ形）に形成されていてもよい。

また、この実施形態では、図５に示すように、壁部９の高さＨ（隙間２８の深さ）に対する柱単位１３の凸部１５の幅Ｗ_２の比（Ｗ_２／Ｈ）は、２／５０〜２／１００であってもよい。凸部１５の幅Ｗ_２は、図４に示すように、各凸部１５の中央部１４からの延出方向に対して直交する方向における幅と定義してもよい。
具体的には、柱単位１３の凸部１５の幅Ｗ_２は、たとえば、２μｍ〜８μｍであってもよい。一方、壁部９の高さＨは、５０μｍ〜４００μｍであってもよい。

図３を参照して、支持部１０のうち、壁部９に沿って形成された第２支持部１２には、壁部９に向かって突出する複数の凸部３１が形成されていてもよい。複数の凸部３１は、壁部９に向かって延び、櫛歯状の第１枝部１９もしくは第２枝部２４（図３では図示せず）に噛み合う櫛歯状に配列されていてもよい。
ダイオード領域６５は、キャパシタ領域６４の支持部１０と同様に、その全体が基板２の第１面３を形成する平坦面を有していてもよい。

図６および図７を参照して、基板２には、基板２の第１面３から露出するようにｐ型のベース領域６６が形成されている。この実施形態では、基板２の第１面３から第２面４までの基板２の厚さ方向全体にわたってｐ型不純物が導入されている。これにより、ベース領域６６が基板２の全域に形成されており、かつ、基板２がｐ型基板と見なせる態様とされている。基板２の比抵抗は、ｐ型不純物の導入によって５ｍΩ・ｃｍ程度とされていてもよい。

なお、前述の説明では特に言及しなかったが、このベース領域６６は、ダイオード領域６５に選択的に形成されているものではなく、キャパシタ領域６４を含む基板２の全体にわたって形成されている。したがって、キャパシタ領域６４の壁部９および支持部１０は、ｐ型のベース領域６６で形成されている。
図２、図３、図５および図６を参照して、第１外部電極７と第２外部電極８との間においてベース領域６６の表面部には、第１外部電極７および第２外部電極８に電気的に接続される、複数（この実施形態では３つ）の第１不純物領域群６７と、複数（この実施形態では３つ）の第２不純物領域群６８とが形成されている。

第１不純物領域群６７は、基板２の長手方向Ｄ_２に沿って延びるように設けられており、基板２の長手方向Ｄ_２に沿って間隔を空けて配列された複数（この実施形態では５つ）のｎ型の第１不純物領域６９を含む。第２不純物領域群６８は、第１不純物領域群６７に対して平行に延びるように設けられており、基板２の長手方向に沿って間隔を空けて配列された複数（本実施形態では５つ）のｎ型の第２不純物領域７０を含む。第１不純物領域群６７および第２不純物領域群６８は、基板２の短手方向Ｄ_１に沿って交互に配列されており、全体としてストライプ状をなしている。

第１不純物領域６９および第２不純物領域７０は、基板２の短手方向Ｄ_１に隣接するように配列されている。したがって、第１不純物領域６９および第２不純物領域７０も基板２の短手方向Ｄ_１に沿って交互に配列されている。このように、基板２の第１面３には、第１不純物領域６９および第２不純物領域７０が、６行５列の行列状に整列して配列されている。

図３において上側から順に第１行目、第２行目・・・第１２行目と定義し、左側から順に第１列目、第２列目と定義すると、第１不純物領域群６７が偶数行に設けられており、第２不純物領域群６８が奇数行に設けられている。各第１不純物領域群６７において、第１不純物領域６９は、第１列目〜第５列目に一つずつ形成されている。同様に、各第２不純物領域群６８において、第２不純物領域７０は、第１列目〜第５列目に一つずつ形成されている。

第１不純物領域６９および第２不純物領域７０は、同一の深さおよび同一のｎ型不純物濃度で形成されていてもよい。第１不純物領域６９および第２不純物領域７０の各ｎ型不純物濃度は、たとえば１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であってもよい。第１不純物領域６９および第２不純物領域７０は、いずれも、図３に示す平面視で同一形状および同一面積で形成されている。第１不純物領域６９および第２不純物領域７０は、平面視で基板２の長手方向に延び、四隅が切除された長方形状（角が丸められた長方形状）に形成されている。

第１不純物領域６９は、ベース領域６６との間でｐｎ接合を形成している。第１不純物領域６９およびベース領域６６のｐｎ接合部によって、第１ツェナーダイオードＤｉ_１が形成されている。一方、第２不純物領域７０は、ベース領域６６との間でｐｎ接合を形成している。第２不純物領域７０およびベース領域６６のｐｎ接合部によって、第２ツェナーダイオードＤｉ_２が形成されている。第１ツェナーダイオードＤｉ_１および第２ツェナーダイオードＤｉ_２は、ベース領域６６を介して逆直列に接続されている。第１不純物領域６９および第２不純物領域７０は、第１不純物領域６９とベース領域６６とのｐｎ接合部から拡がる空乏層と、第２不純物領域７０とベース領域６６とのｐｎ接合部から拡がる空乏層とが重ならないように間隔を空けて形成されている。これにより、ダイオード領域６５には、第１ツェナーダイオードＤｉ_１および第２ツェナーダイオードＤｉ_２からなる双方向ツェナーダイオードが形成されている。

また、図３を参照して、キャパシタ領域６４とダイオード領域６５との境界部において、壁部９の一端部９Ａもしくは他端部９Ｂは、ダイオード領域６５に連結されていてもよい。つまり、ダイオード領域６５が設定された領域では、壁部９は、ダイオード領域６５を挟んで一方側および他方側（この実施形態では、基板２の短手方向Ｄ_１の一方側および他方側）に分断されている。そのため、当該分断された壁部９は、その一端部９Ａもしくは他端部９Ｂがダイオード領域６５に連結されることとなる。

図１および図５〜図７に示すように、基板２の第１面３には、当該基板２の第１面３全域を覆うように絶縁膜３２が形成されている。絶縁膜３２は、基板２の平坦面である第１面３に加え、壁部９の表面（上面３４および側面３５）全体にも形成されている。絶縁膜３２は、基板２の第３面５に一致する端面を有している。絶縁膜３２は、たとえば、ＳｉＯ_２膜やＳｉＮ膜であってもよい。絶縁膜３２の厚さは、たとえば、２００００Å〜４００００Å（２μｍ〜４μｍ）であってもよい。

キャパシタ領域６４では、この絶縁膜３２上に、キャパシタ部３３が形成されている。キャパシタ部３３は、壁部９の上面３４および側面３５に倣って形成されている。他の言い方では、キャパシタ部３３は、少なくとも、壁部９の幅方向および高さ方向それぞれにおける凹凸形状に一致する下部電極３６を有している。この実施形態では、下部電極３６は、絶縁膜３２上に形成されており、壁部９の上面３４および側面３５に接する一方面と、壁部９の上面３４および側面３５から等距離にある他方面とを有する電極膜として形成されている。言い換えれば、下部電極３６は、壁部９の上面３４および側面３５に沿って一定の厚さを有している。

そして、下部電極３６上に容量膜３７が形成され、容量膜３７上に上部電極３８が形成されている。
下部電極３６は、壁部９の上面３４および側面３５に対向し、上部電極３８に対する対向電極を含む第１部分３９と、第１部分３９から基板２の第１面３上に引き出され、第１外部電極７に対するコンタクト部分を含む第２部分４０とを一体的に含む。下部電極３６の第１部分３９および第２部分４０は、それぞれの役割に応じて、下部電極３６のキャパシタ領域およびコンタクト領域と称してもよい。下部電極３６の第２部分４０のコンタクト領域は、上部電極３８よりも外側に引き出され、基板２の厚さ方向において上部電極３８と対向していない。

また、下部電極３６は、たとえば、ポリシリコン等の半導体材料であってもよいし、ＣｕやＡｌを含む金属材料であってもよい。金属材料の場合、たとえば、Ｃｕ、Ａｌ、ＡｌＳｉまたはＡｌＣｕからなっていてもよい。また、下部電極３６の厚さは、たとえば、４０００Å〜６０００Å（４００ｎｍ〜６００ｎｍ）であってもよい。
容量膜３７は、下部電極３６の形状に倣って形成されており、壁部９の幅方向および高さ方向それぞれにおける凹凸形状に一致している。容量膜３７は、少なくとも下部電極３６の第１部分３９を覆っていればよい。

また、容量膜３７は、たとえば、ＳｉＯ_２膜やＳｉＮ膜であってもよいし、これらの積層膜であってもよい。たとえば、ＳｉＯ_２／ＳｉＮ積層膜、ＳｉＯ_２／ＳｉＮ／ＳｉＯ_２積層膜であってもよい。さらに、容量膜３７は、高誘電材料（Ｈｉｇｈ−ｋ材料）からなる絶縁膜であってもよい。高誘電材料としては、たとえば、五酸化タンタル（Ｔａ_２Ｏ_５）、酸化ハフニウム（ＨｆＯ_２）の他、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸バリウムストロンチウム（Ｂａ_ｘＳｒ_１−ｘ）ＴｉＯ_３等のペロブスカイト化合物が挙げられる。また、容量膜３７の厚さは、たとえば、１００Å〜１０００Å（１０ｎｍ〜１００ｎｍ）であってもよい。

上部電極３８は、隙間２８に埋め込まれ、かつ基板２の第１面３に沿って形成されている。上部電極３８は、隙間２８に埋め込まれた第１部分４１と、第１部分４１の上端に連結され、基板２の第１面３に沿って平坦に形成された第２部分４２とを一体的に含む。上部電極３８の第１部分４１および第２部分４２は、それぞれの形態に応じて、上部電極３８の埋め込み部分および平坦部分と称してもよい。

第１部分４１の全体および第２部分４２のうち下部電極３６に対向する部分は、上部電極３８のキャパシタ領域４３である。また、第２部分４２のうち壁部９の形成領域から基板２の第１面３上に引き出された領域は、第２外部電極８に対するコンタクト領域４４である。図５に示すように、上部電極３８のコンタクト領域４４は、下部電極３６の第２部分４０の一部（コンタクト領域を除く部分）と、容量膜３７を介して対向していてもよい。これにより、この積層構造部もキャパシタとして使用することができるので、キャパシタ部３３の容量を一層大きくすることができる。

また、上部電極３８は、たとえば、ポリシリコン等の半導体材料であってもよいし、ＣｕやＡｌを含む金属材料であってもよい。金属材料の場合、たとえば、Ｃｕ、Ａｌ、ＡｌＳｉまたはＡｌＣｕからなっていてもよい。また、上部電極３８（第２部分４２）の厚さは、たとえば、５０００Å〜１００００Å（５００ｎｍ〜１０００ｎｍ）であってもよい。

基板２上には、さらに、第１絶縁膜４５および第２絶縁膜４６が形成されている。第１絶縁膜４５は、絶縁膜３２および上部電極３８を覆い、かつこれらの上に積層されている。第２絶縁膜４６は、第１絶縁膜４５上に積層されている。第１絶縁膜４５および第２絶縁膜４６は、基板２の第３面５に一致する端面を有している。したがって、絶縁膜３２、第１絶縁膜４５および第２絶縁膜４６は、図５に示す断面視において、基板２の第３面５の延長線上において露出する積層界面を有していてもよい。

第１絶縁膜４５および第２絶縁膜４６には、下部電極３６の第２部分４０（コンタクト領域）を露出させる第１コンタクト孔４７と、上部電極３８のコンタクト領域４４を露出させる第２コンタクト孔４８とが形成されている。第１コンタクト孔４７および第２コンタクト孔４８は、それぞれ、第１外部電極７および第２外部電極８の直下の領域に形成されている。また、第１コンタクト孔４７および第２コンタクト孔４８は、それぞれ、基板２の短手方向Ｄ_１に沿って延びるライン状に形成されている。

なお、第１コンタクト孔４７および第２コンタクト孔４８の形成位置や形状は、下部電極３６および上部電極３８を露出させることができれば、特に制限されない。たとえば、第１コンタクト孔４７および第２コンタクト孔４８は、それぞれ、第１外部電極７と第２外部電極８との間の領域に形成されていてもよい。また、第１コンタクト孔４７および第２コンタクト孔４８は、それぞれ、円形、四角形等の形状で形成されていてもよい。

また、第１絶縁膜４５および第２絶縁膜４６には、さらに、第１不純物領域６９を露出させる第３コンタクト孔７１と、第２不純物領域７０を露出させる第４コンタクト孔７２とが形成されている。第３コンタクト孔７１および第４コンタクト孔７２は、絶縁膜３２も貫通している。
主に図２および図５〜図７を参照して、第２絶縁膜４６上には、第１電極膜４９および第２電極膜５０が互いに間隔を空けて形成されている。

第１電極膜４９は、第１外部電極７の直下に配置され、第１外部電極７に対向する第１パッド部５１と、第１パッド部５１から基板２の第１面３に沿って第２外部電極８側に引き出され、第１外部電極７と第２外部電極８との間に形成された第１引き出し部５２とを一体的に含む。
第１パッド部５１は、第１コンタクト孔４７に入り込み、下部電極３６に接続されている。第１引き出し部５２は、それぞれ、複数の第１不純物領域群６７を一対一対応で覆うように、基板２の長手方向Ｄ_２に沿って第１パッド部５１から第２外部電極８へ向かって直線状に引き出されている。各第１引き出し部５２は、第１不純物領域６９の幅よりも広く形成されている。第１引き出し部５２は、第３コンタクト孔７１に入り込み、第１不純物領域６９との間でオーミック接触を形成している。

なお、第１引き出し部５２は、第１ツェナーダイオードＤｉ_１の配線部であることから、第１配線部と称してもよい。また、この実施形態では、第１引き出し部５２のうち、基板２の短手方向Ｄ_１の最も外側の第１不純物領域群６７を覆う第１引き出し部５２は、基板２の周縁部に至るように幅広に形成されている。
第２電極膜５０は、第２外部電極８の直下に配置され、第２外部電極８に対向する第２パッド部５３と、第２パッド部５３から基板２の第１面３に沿って第１外部電極７側に引き出され、第１外部電極７と第２外部電極８との間に形成された第２引き出し部５４とを一体的に含む。

第２パッド部５３は、第２コンタクト孔４８に入り込み、上部電極３８に接続されている。第２引き出し部５４は、それぞれ、複数の第２不純物領域群６８を一対一対応で覆うように、基板２の長手方向Ｄ_２に沿って第２パッド部５３から第１外部電極７へ向かって直線状に引き出されている。各第２引き出し部５４は、第２不純物領域７０の幅よりも広く形成されている。第２引き出し部５４は、第４コンタクト孔７２に入り込み、第２不純物領域７０との間でオーミック接触を形成している。

なお、第２引き出し部５４は、第２ツェナーダイオードＤｉ_２の配線部であることから、第２配線部と称してもよい。また、この実施形態では、第２引き出し部５４のうち、基板２の短手方向Ｄ_１の最も外側の第２不純物領域群６８を覆う第２引き出し部５４は、基板２の周縁部に至るように幅広に形成されている。
図２に示すように、第１電極膜４９および第２電極膜５０は、これらの間の隙間５５（たとえば、２μｍ程度）の領域を除いて、全体として、基板２の第１面３のほぼ全体に形成されている。これにより、基板２の第１面３のほぼ全域が電極膜４９，５０で覆われるので、第１面３に加わる外力を均等に分散させることができ、衝撃を緩和することができる。

また、第１電極膜４９および第２電極膜５０は、その電極材料として、Ａｌを含む材料が適用されてもよい。そのような材料としては、たとえば、ＡｌＣｕ、ＡｌＳｉＣｕ等が挙げられるが、ＡｌＣｕが好ましい。
基板２上には、さらに、表面絶縁膜５６が形成されている。表面絶縁膜５６は、第１電極膜４９および第２電極膜５０を覆っている。表面絶縁膜５６は、たとえば、ＳｉＯ_２膜やＳｉＮ膜であってもよい。表面絶縁膜５６の厚さは、たとえば、１００００Å〜１５０００Å（１μｍ〜１.５μｍ）であってもよい。

また、表面絶縁膜５６は、基板２の第１面３上の領域を覆う第１部分５７と、基板２の第３面５を覆う第２部分５８とを一体的に含む。これにより、基板２は、第２面４が露出する面である一方、その他の面全体が表面絶縁膜５６によって覆われている。
表面絶縁膜５６の第１部分５７上には、表面保護膜５９が形成されている。表面保護膜５９は、たとえば、ポリイミド膜等の樹脂膜であってもよい。表面保護膜５９の厚さは、たとえば、２００００Å〜１０００００Å（２μｍ〜１０μｍ）であってもよい。

また、表面保護膜５９は、第１外部電極７と第２外部電極８との間において、基板２の長手方向Ｄ_２の中央部が上方（基板２の第１面３から離れる方向）に膨らむように形成されている。
表面絶縁膜５６および表面保護膜５９には、第１パッド部５１を露出させる第１パッド開口６０が形成されている。また、表面絶縁膜５６および表面保護膜５９には、第２パッド部５３を露出させる第２パッド開口６１が形成されている。

第１パッド開口６０内には、第１外部電極７が形成されている。第１外部電極７は、第１パッド開口６０内において第１パッド部５１に電気的に接続されている。これにより、第１外部電極７は、第１電極膜４９を介して下部電極３６および第１不純物領域６９に電気的に接続されている。
第２パッド開口６１内には、第２外部電極８が形成されている。第２外部電極８は、第２パッド開口６１内において第２パッド部５３に電気的に接続されている。これにより、第２外部電極８は、第２電極膜５０を介して上部電極３８および第２不純物領域７０に電気的に接続されている。

第１外部電極７および第２外部電極８は、それぞれ、表面保護膜５９の表面から突出した第１突出部６２および第２突出部６３を有している。
第１突出部６２は、第１パッド開口６０から基板２の第１面３に沿って第２外部電極８側に引き出され、第１外部電極７と第２外部電極８との間に形成された引き出し部を有している。同様に、第２突出部６３は、第２パッド開口６１から基板２の第１面３に沿って第１外部電極７側に引き出され、第１外部電極７と第２外部電極８との間に形成された引き出し部を有している。

また、第１外部電極７および第２外部電極８は、たとえば、基板２側から順に積層されたＮｉ膜と、Ｐｄ膜と、Ａｕ膜とを含むＮｉ／Ｐｄ／Ａｕ積層膜であってもよい。また、これらの積層膜は、めっき成長によって形成されためっき層であってもよい。
そして、このチップ部品１によれば、基板２に形成された壁部９は、複数の柱単位１３で形成されている。各柱単位１３は、平面視において、中央部１４と、中央部１４から互いに異なる３方向に延びる３つの凸部１５とを含んでいる。これにより、壁部９が、たとえば四角柱等の柱単位の連結によって構成される場合に比べて、壁部９の表面積を広くすることができる。

そして、下部電極３６、容量膜３７および上部電極３８が壁部９の上面３４および側面３５に倣って形成されているので、キャパシタ部３３の容量が基板２の平面サイズに制約されず、壁部９の高さＨを高くすることで大容量化を達成することができる。つまり、基板２の平面サイズが小さくてもキャパシタ部３３の容量を大きく確保できるので、素子の小型化とキャパシタ部３３の大容量化とを両立することができる。また、ダイオード領域６５を備えていることによって、チップ部品１にＥＳＤ保護機能を付与することもできる。

また、複数の柱単位１３を連結して形成された壁部９であれば、互いに独立した柱単位１３に比べて安定性に優れる。さらに、壁部９の一端部９Ａおよび他端部９Ｂが、壁部９の周囲の支持部１０およびダイオード領域６５に連結されている。これにより、壁部９を側方から両持ち支持することができるので、壁部９に対して加わる横方向の力に対する補強をすることができる。その結果、壁部９の高さＨを高くしても壁部９の安定性を維持することができるので、素子の信頼性を向上させることができる。

より具体的には、壁部９の高さＨ（隙間２８の深さ）に対する柱単位１３の凸部１５の幅Ｗ_２の比（Ｗ_２／Ｈ）は、２／５０〜２／１００であってもよい。壁部９の高さＨをこのように高くしても、壁部９が支持部１０で支持されているため、壁部９の安定性も維持することができる。
また、各柱単位１３において、各凸部１５は、隣り合う凸部１５との間に１２０°の角度θ_１，θ_２，θ_３を形成し、かつ隣り合う凸部１５と中央部１４で交差している。そのため、壁部９に対して如何なる方向から力が加わっても、３つの凸部１５の少なくとも１つの凸部１５が、壁部９の倒壊を防止する控え壁の役割を担うことができる。その結果、壁部９の安定性を一層向上させることができる。

図８Ａ，８Ｂ〜図１９Ａ，１９Ｂは、本発明の第１実施形態に係るチップ部品１の製造工程の一部を示す図である。なお、図８Ｂのように「数字＋Ｂ」の図は、前述の図６の断面に対応するものである。
チップ部品１を製造するには、まず、図８Ａおよび図８Ｂに示すように、基板２の元となるウエハ７３が準備される。そして、ウエハ７３の第１面３が、たとえば熱酸化されることによって、ＳｉＯ_２からなるマスク７４（ハードマスク）が形成される。次に、マスク７４上に、レジスト７５が塗布される。

次に、図９Ａおよび図９Ｂに示すように、キャパシタ領域６４においてレジスト７５およびマスク７４に開口７６が形成された後、マスク７４を介してウエハ７３が第１面３側から選択的にエッチングされる。これにより、ウエハ７３の除去された部分に隙間２８が形成され、かつ隙間２８を除く部分に壁部９および支持部１０が形成される。エッチング方法としては、ドライエッチングを採用することが好ましい。ドライエッチングによって、壁部９の高さＨに対する柱単位１３の凸部１５の幅Ｗ_２の比（Ｗ_２／Ｈ）を高く（高アスペクト比）にすることができる。

次に、図１０Ａおよび図１０Ｂに示すように、ウエハ７３の第１面３、壁部９の上面３４および側面３５が、たとえば熱酸化されることによって、ＳｉＯ_２からなる絶縁膜３２が形成される。次に、たとえばＣＶＤ法によって、下部電極３６、容量膜３７および上部電極３８が順に形成される。下部電極３６、容量膜３７および上部電極３８の成膜プロセスでは、それぞれに応じた原料ガスがＣＶＤ装置のチャンバ内に供給される。

次に、図１１Ａおよび図１１Ｂに示すように、上部電極３８、容量膜３７および下部電極３６が順にパターニングされることによって、上部電極３８、容量膜３７および下部電極３６が選択的に除去される。除去された領域には、絶縁膜３２が露出する。ダイオード領域６５においては、全域にわたって絶縁膜３２が露出する。
次に、図１２Ａおよび図１２Ｂに示すように、たとえばＣＶＤ法によって、第１絶縁膜４５が形成される。次に、ウエハ７３の第１面３に選択的にｎ型不純物（たとえば、リン）が導入される。その後、たとえば、９００℃〜１０００℃のアニール処理によって、ｎ型不純物がウエハ７３の第１面３の表面部に拡散し、第１不純物領域６９（図示せず）および第２不純物領域７０が形成される。

次に、図１３Ａおよび図１３Ｂに示すように、たとえばＣＶＤ法によって、第２絶縁膜４６が形成される。次に、第２絶縁膜４６および第１絶縁膜４５がパターニングされることによって、第２絶縁膜４６および第１絶縁膜４５が選択的に除去される。これにより、第１コンタクト孔４７、第２コンタクト孔４８、第３コンタクト孔７１（図示せず）および第４コンタクト孔７２が形成される。次に、たとえばスパッタ法によって、第１電極膜４９および第２電極膜５０の材料が成膜された後、パターニングされることによって、第１電極膜４９および第２電極膜５０が形成される。

次に、図１４Ａおよび図１４Ｂに示すように、マスク（図示せず）を介したプラズマエッチングによって、ウエハ７３が選択的に除去される。これにより、隣り合う素子領域（個々のチップ部品１が形成される領域）の間の境界領域においてウエハ７３の材料が除去される。その結果、ウエハ７３の第１面３からウエハ７３の厚さ途中まで到達する所定深さの溝７７が形成される。溝７７は、互いに対向する１対の側面（チップ部品１の第３面５）と、当該１対の第３面５の下端（ウエハ７３の第２面４側の端）の間を結ぶ底面７８とによって区画されている。たとえば、ウエハ７３の第１面３を基準とした溝７７の深さは約１００μｍであり、溝７７の幅（対向する第３面５の間隔）は約２０μｍであって、深さ方向全域にわたって一定であってもよい。

次に、図１５Ａおよび図１５Ｂに示すように、たとえばＣＶＤ法によって、表面絶縁膜５６の材料がウエハ７３の第１面３の全域にわたって形成される。このとき、溝７７の内面（第３面５および底面７８）の全域にも表面絶縁膜５６が形成される。
次に、図１６Ａおよび図１６Ｂに示すように、表面保護膜５９の材料（たとえば、ポリイミドからなる感光性樹脂の液体）が、ウエハ７３に対して、表面絶縁膜５６の上からスプレー塗布されて、感光性樹脂の表面保護膜５９が形成される。この際、当該液体が溝７７内に入り込まないように、平面視で溝７７だけを覆うパターンを有するマスク（図示せず）越しに、当該液体がウエハ７３に対して塗布される。その結果、当該液状の感光性樹脂は、ウエハ７３上だけに形成され、ウエハ７３上において、表面保護膜５９となる。

なお、当該液体が溝７７内に入り込んでいないので、溝７７内には、表面保護膜５９が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートをウエハ７３の第１面３に貼り付けたりすることによって、表面保護膜５９を形成してもよい。
次に、表面保護膜５９に熱処理（キュア処理）が施される。これにより、表面保護膜５９の厚みが熱収縮するとともに、表面保護膜５９が硬化して膜質が安定する。

次に、図１７Ａおよび図１７Ｂに示すように、たとえば、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングによって表面保護膜５９が選択的に除去されてパターニングされる。これにより、第１パッド開口６０および第２パッド開口６１が同時に形成される。
次に、図１８Ａおよび図１８Ｂに示すように、たとえば無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層するによって、第１外部電極７および第２外部電極８が同時に形成される。

次に、図１９Ａおよび図１９Ｂに示すように、ウエハ７３が第２面４から研削される。具体的には、溝７７を形成した後に、たとえばＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面を有する支持テープ（図示せず）が、第１外部電極７および第２外部電極８側（つまり、第１面３）に貼着される。そして、ウエハ７３が支持テープに支持された状態で、ウエハ７３を第２面４側から研削する。研削によって、溝７７の底面７８に達するまでウエハ７３が薄化されると、隣り合うチップ部品１を連結するものがなくなるので、溝７７を境界としてウエハ７３が分割され、チップ部品１の完成品となる。つまり、溝７７（換言すれば、境界領域）においてウエハ７３が切断（分断）され、これによって、個々のチップ部品１が切り出される。なお、ウエハ７３を第２面４側から溝７７の底面７８までエッチングすることによってチップ部品１を切り出しても構わない。

なお、完成したチップ部品１における基板２の第２面４を研磨やエッチングすることによって鏡面化して第２面４を綺麗にしてもよい。
［第２実施形態］
図２０は、本発明の第２実施形態に係るチップ部品１０１の要部拡大図である。なお、第２実施形態において、前述の第１実施形態と共通する部分には、それぞれ、図１〜図７の場合と同一の参照符号を付し説明を省略する。

チップ部品１０１は、図２０に示すように、前述の下部電極３６および容量膜３７それぞれに代えて、下部電極１０２および容量膜１０３を備えている。下部電極１０２が絶縁膜３２上に形成され、この下部電極１０２上に容量膜１０３が形成されている。容量膜１０３上には、前述の上部電極３８が形成されている。
下部電極１０２は、容量膜１０３との接触面に凹凸構造１０４を有している。凹凸構造１０４は、図２０に示すように、容量膜１０３との接触面の全体にわたって形成されている。凹凸構造１０４は、壁部９の上面３４および側面３５に沿って、凹部１０５および凸部１０６が交互に繰り返されることによって形成されていてもよい。

また、下部電極１０２は、絶縁膜３２に接する第１層１０７と、第１層１０７上に形成され、容量膜１０３に接する第２層１０８とを備えていてもよい。凹凸構造１０４は、図２０に示すように、第２層１０８の厚さ方向途中まで形成されていてもよい。つまり、第１層１０７が一方面および他方面ともに平坦な膜状であり、第２層１０８は、一方面（第１層１０７に接する面）が平坦であり、他方面（容量膜１０３に接する面）に凹凸構造１０４を有する膜状であってもよい。

第１層１０７は、たとえば、ポリシリコン等の半導体材料であってもよいし、ＣｕやＡｌを含む金属材料であってもよい。金属材料の場合、たとえば、Ｃｕ、Ａｌ、ＡｌＳｉまたはＡｌＣｕからなっていてもよい。また、第１層１０７の厚さは、たとえば、１０００Å〜１００００Å（１００ｎｍ〜１０００ｎｍ）であってもよい。
第２層１０８は、たとえば、ポリシリコン等の半導体材料であってもよいし、ＣｕやＡｌを含む金属材料であってもよい。金属材料の場合、たとえば、Ｃｕ、Ａｌ、ＡｌＳｉまたはＡｌＣｕからなっていてもよい。とりわけ、凹凸構造１０４が、図２１に示す構造である場合、第２層１０８は、アモルファスポリシリコンであることが好ましい。また、第２層１０８の厚さは、たとえば、１０Å〜１０００Å（１ｎｍ〜１００ｎｍ）であってもよい。

図２１は、図２０の二点鎖線XXIで囲まれた部分の拡大図である。次に、凹凸構造１０４の具体例を、図２１を参照して説明する。なお、凹凸構造１０４は、図２１に示す構造に限られない。
図２１を参照して、下部電極１０２（この実施形態では、第２層１０８）は、互いに間隔を空けて形成された山状の複数の凸部１０９と、隣り合う凸部１０９の間の凹部１１１に形成された球状部１１０とを有している。

凸部１０９は、球状部１１０の高さ方向（下部電極１０２の厚さ方向）途中に位置する頂部１１２を有していてもよい。頂部１１２は、図２１に示すように、平坦な面であってもよいし、尖っていてもよい。凸部１０９の頂部１１２同士を連続して繋ぐことによって、図２１に一点鎖線で示すように、下部電極１０２のベース面１１３が構成されている。
球状部１１０は、隣り合う凸部１０９の間の各凹部１１１に１つずつ配置されており、凹部１１１の底部に一体的に形成されている。球状部１１０は、図２１では、断面視正円形状に示されているが、たとえば、球状部１１０の形成条件により、各凹部１１１の底部から延びるキノコ状に形成されていてもよい。この場合、球状部１１０に代えて、凹部１１１から延びる延出部と称してもよい。また、球状部１１０は、各凹部１１１から外側に突出するサイズで形成されている。この実施形態では、球状部１１０の上側約半分の半球状部分がベース面１１３よりも突出している。

これにより、下部電極１０２（第２層１０８）の容量膜１０３との接触面には、ベース面１１３から突出する半球状の凸部１０６と、隣り合う凸部１０６および凸部１０９の頂部１１２で囲まれた凹部１０５とを含む、凹凸構造１０４が形成されている。このような凹凸構造１０４を有する下部電極１０２（第２層１０８）は、たとえば、半球状グレインを有するシリコン層（Hemi-Spherical-Grained Silicon）と称してもよい。

容量膜１０３は、この実施形態では、凹凸構造１０４の凹部１０５に入り込む凸部１１４を有している。凸部１１４は、凹部１０５に入り込み、かつ、球状部１１０と凹部１１１との間の隙間部分１１５に入り込んでいてもよい。
以上、第２実施形態のチップ部品１０１によれば、下部電極１０２に凹凸構造１０４が形成されているので、下部電極１０２の表面積を増加させることができる。その結果、上部電極３８に対して、下部電極１０２を広い面積で対向させることができ、キャパシタ部３３の容量を一層大きくすることができる。

図２２Ａ〜図２２Ｆは、本発明の第２実施形態に係るチップ部品１０１の製造工程の一部を示す図である。
チップ部品１０１を製造するには、前述のように、図８Ａ，Ｂ〜図９Ａ，Ｂに示すように、ウエハ７３に隙間２８が形成され、かつ隙間２８を除く部分に壁部９および支持部１０（図示せず）が形成される。

次に、図２２Ａに示すように、ウエハ７３の第１面３、壁部９の上面３４および側面３５が、たとえば熱酸化されることによって、ＳｉＯ_２からなる絶縁膜３２が形成される。
次に、図２２Ｂに示すように、たとえばＣＶＤ法によって、下部電極１０２の第１層１０７が形成される。
次に、図２２Ｃおよび図２２Ｄに示すように、凹凸構造１０４を有する下部電極１０２の第２層１０８が形成される。第２層１０８は、たとえば、次の手順によって形成することができる。まず、図２２Ｃに示すように、Ｓｉ_２Ｈ_６ガスを用いたＬＰＣＶＤ法によって、アモルファスシリコン層１１６が形成される。アモルファスシリコン層１１６は、たとえば、８００Å〜１２００Å（８０ｎｍ〜１２０ｎｍ）の厚さを有していてもよい。次に、アモルファスシリコン層１１６の表面をフッ酸（ＨＦ）水溶液で処理することによって、アモルファスシリコン層１１６の表面に形成された自然酸化膜が除去される。その後、アニール処理を経ることによって、アモルファスシリコン層１１６の表面でＳｉ原子が結晶成長し、図２２Ｄおよび図２１に示す凹凸構造１０４が形成される。

次に、図２２Ｅおよび図２２Ｆに示すように、たとえばＣＶＤ法によって、容量膜１０３および上部電極３８が順に形成される。
その後は、図１１Ａ，Ｂ〜図１９Ａ，Ｂに示す工程を経ることによって、チップ部品１０１が得られる。
以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。

たとえば、前述の実施形態では、キャパシタ部３３は、１層の容量膜３７を挟む下部電極３６および上部電極３８からなる構造を有していたが、２層以上の容量膜と、当該各容量膜を挟む電極を備える構造であってもよい。壁部９および隙間２８の寸法は、容量膜および電極の数によって適宜調整してもよい。
また、下部電極３６は、導電膜である必要はなく、基板２の一部であってもよい。たとえば、図２３に示すように、基板２の表面部に、壁部９の上面３４および側面３５に倣って高濃度の不純物領域（たとえば、ｐ^＋型領域）を形成することによって、これを下部電極７９として使用してもよい。この場合、絶縁膜３２を省略することができる。

また、前述の実施形態では、図２４Ａに示すように、チップ部品１の等価回路は、キャパシタ部３３と、第１ツェナーダイオードＤｉ_１および第２ツェナーダイオードＤｉ_２とが、共通の第１外部電極７および第２外部電極８によって並列に接続された態様であったが、その他の態様であってもよい。たとえば、図２４Ｂに示すように、第３外部電極８０を設けることによって、チップ部品１を３端子としてもよい。さらに、図２４Ｃに示すように、第３外部電極８０に加え、第４外部電極８１を設けることによって、チップ部品１を４端子としてもよい。この場合、第１ツェナーダイオードＤｉ_１および第２ツェナーダイオードＤｉ_２からなる双方向ツェナーダイオードを互いに独立して複数設けてもよい。

また、前述の実施形態では、チップ部品１は、キャパシタ構造およびダイオード構造が搭載された複合素子であったが、当該複合素子は、ヒューズ等の他の素子用の領域を基板２にさらに含んでいてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ チップ部品
２ 基板
３ 第１面
４ 第２面
７ 第１外部電極
８ 第２外部電極
９ 壁部
９Ａ 一端部
９Ｂ 他端部
１０ 支持部
１１ 第１支持部
１２ 第２支持部
１３ 柱単位
１４ 中央部
１５ 凸部
１６ 第１壁部
１７ 第２壁部
１８ 第１主部
１９ 第１枝部
２０ 第１凸部
２１ 第２凸部
２２ 第３凸部
２３ 第２主部
２４ 第２枝部
２５ 第４凸部
２６ 第５凸部
２７ 第６凸部
２８ 隙間
２９ 第１隙間
３０ 第２隙間
３２ 絶縁膜
３３ キャパシタ部
３４ （壁部の）上面
３５ （壁部の）側面
３６ 下部電極
３７ 容量膜
３８ 上部電極
４９ 第１電極膜
５０ 第２電極膜
５６ 表面絶縁膜
６４ キャパシタ領域
６５ ダイオード領域
６６ ベース領域
６７ 第１不純物領域群
６８ 第２不純物領域群
６９ 第１不純物領域
７０ 第２不純物領域
１０１ チップ部品
１０２ 下部電極
１０３ 容量膜

Claims (21)

1. 第１面およびその反対側の第２面を有し、かつ前記第１面にキャパシタ領域およびダイオード領域を有する半導体基板と、
   前記半導体基板の一部を利用して前記キャパシタ領域に形成され、一端部および他端部を有し、かつ複数の柱単位で形成された複数の壁部と、
   前記半導体基板の一部を利用して前記壁部の周囲に形成され、少なくとも前記壁部の前記一端部および前記他端部の一方に連結された支持部と、
   前記壁部の表面に倣って形成されたキャパシタ部と、
   前記ダイオード領域おいて前記半導体基板に形成された第１導電型のベース領域と、
   前記ベース領域に形成された第２導電型の第１不純物領域とを含み、
   各前記柱単位は、平面視において、中央部と、前記中央部から互いに異なる３方向に延びる３つの凸部とを含み、
   前記壁部は、隣り合う前記柱単位の前記凸部同士の連結によって形成されている、チップ部品。
2. 各前記柱単位において、各前記凸部は、隣り合う前記凸部との間に１２０°の角度を形成し、かつ前記隣り合う前記凸部と前記中央部で交差している、請求項１に記載のチップ部品。
3. 複数の前記壁部のうちの第１壁部は、第１方向に延び、かつ前記支持部に連結された第１主部と、前記第１方向に交差する第２方向に延び、前記第１方向に沿って櫛歯状に配列された第１枝部とを含み、
   各前記第１枝部は、前記第１壁部の各前記柱単位の前記凸部のうちの第１凸部によって形成されている、請求項１または２に記載のチップ部品。
4. 前記第１壁部の各前記柱単位の前記凸部は、前記第１凸部以外の第２凸部および第３凸部を含み、
   前記第１主部は、隣り合う前記柱単位の前記第２凸部と前記第３凸部との連結によって形成されている、請求項３に記載のチップ部品。
5. 複数の前記壁部は、前記第１壁部に隣り合う第２壁部を含み、
   前記第２壁部は、前記第１方向に延び、かつ前記支持部に連結された第２主部と、前記第１主部に向かって延び、前記櫛歯状の第１枝部に噛み合う櫛歯状の第２枝部とを含み、
   各前記第２枝部は、前記第２壁部の各前記柱単位の前記凸部のうちの第４凸部によって形成されている、請求項３または４に記載のチップ部品。
6. 前記第２壁部の各前記柱単位の前記凸部は、前記第４凸部以外の第５凸部および第６凸部を含み、
   前記第２主部は、隣り合う前記柱単位の前記第５凸部と前記第６凸部との連結によって形成されている、請求項５に記載のチップ部品。
7. 前記壁部の高さＨに対する前記柱単位の前記凸部の幅Ｗの比（Ｗ／Ｈ）は、２／５０〜２／１００である、請求項１〜６のいずれか一項に記載のチップ部品。
8. 前記支持部は、前記複数の壁部を取り囲む環状に形成されており、
   前記壁部は、前記支持部に連結された一端部および他端部を含む、請求項１〜７のいずれか一項に記載のチップ部品。
9. 前記壁部の表面に形成された絶縁膜を含み、
   前記キャパシタ部は、前記絶縁膜上に形成された下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極とを含む、請求項１〜８のいずれか一項に記載のチップ部品。
10. 前記上部電極は、隣り合う前記壁部の間の空間に埋め込まれた埋め込み電極を含む、請求項９に記載のチップ部品。
11. 前記下部電極および前記上部電極は、ポリシリコン電極を含み、
    前記容量膜は、酸化膜を含む、請求項９または１０に記載のチップ部品。
12. 前記半導体基板上に形成され、前記下部電極に電気的に接続された第１電極膜と、
    前記半導体基板上に形成され、前記上部電極に電気的に接続された第２電極膜と、
    前記第１電極膜および前記第２電極膜を覆う表面絶縁膜と、
    前記表面絶縁膜上に形成され、前記表面絶縁膜を貫通して前記第１電極膜に電気的に接続された第１外部電極と、
    前記表面絶縁膜上に形成され、前記表面絶縁膜を貫通して前記第２電極膜に電気的に接続された第２外部電極とを含む、請求項９〜１１のいずれか一項に記載のチップ部品。
13. 前記第１電極膜は、前記第１外部電極の直下の領域で前記下部電極に接続されている、請求項１２に記載のチップ部品。
14. 前記第２電極膜は、前記第２外部電極の直下の領域で前記上部電極に接続されている、請求項１２または１３に記載のチップ部品。
15. 前記第１電極膜および前記第２電極膜は、アルミニウム電極膜を含む、請求項１２〜１４のいずれか一項に記載のチップ部品。
16. 前記第１外部電極および前記第２外部電極は、めっき成長によって形成されためっき層を含む、請求項１２〜１５のいずれか一項に記載のチップ部品。
17. 前記壁部は、前記第１外部電極と前記第２外部電極との間の領域、かつ前記第１外部電極および前記第２外部電極の直下の領域に形成されている、請求項１２〜１６のいずれか一項に記載のチップ部品。
18. 前記第１不純物領域から間隔を空けて前記ベース領域に形成された第２導電型の第２不純物領域を含み、
    前記第１電極膜は、前記第１不純物領域に電気的に接続されており、
    前記第２電極膜は、前記第２不純物領域に電気的に接続されている、請求項１２〜１７のいずれか一項に記載のチップ部品。
19. 前記下部電極は、前記容量膜との接触面に凹凸構造を有している、請求項９〜１８のいずれか一項に記載のチップ部品。
20. 前記キャパシタ領域は、前記ダイオード領域を取り囲む環状に形成されており、
    前記壁部は、前記支持部に連結された一端部と、前記ダイオード領域に連結された他端部とを含む、請求項１〜１９のいずれか一項に記載のチップ部品。
21. 前記半導体基板は、シリコン基板を含む、請求項１〜２０のいずれか一項に記載のチップ部品。

Images