KR102318995B1 - 트렌치 커패시터 - Google Patents

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KR102318995B1
KR102318995B1 KR1020200026639A KR20200026639A KR102318995B1 KR 102318995 B1 KR102318995 B1 KR 102318995B1 KR 1020200026639 A KR1020200026639 A KR 1020200026639A KR 20200026639 A KR20200026639 A KR 20200026639A KR 102318995 B1 KR102318995 B1 KR 102318995B1
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김용국
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Abstract

본 발명은 트렌치 커패시터에 관한 것으로서, 복수 개의 단위 트렌치(Trench)가 형성된 반도체 기판으로서, 단위 트렌치는 직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조로 형성되는 것이고, 복수 개의 단위 트렌치 중 인접한 두 개의 단위 트렌치는 반도체 기판 상에서 미리 정의된 이격 거리만큼 이격되어 상호 대칭되는 구조로 형성되는 것인, 반도체 기판; 각 단위 트렌치에 증착되는 유전체층; 및 유전체층에 의해 반도체 기판과 분리되는 구조로 각 단위 트렌치에 증착되는 도전성 전극층;을 포함하고, 반도체 기판 및 도전성 전극층 사이에 형성된 유전체층, 도전성 전극층으로 구성되는 제1 전극, 및 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하는 것을 특징으로 한다.

Description

트렌치 커패시터{TRENCH CAPACITOR}
본 발명은 트렌치 커패시터에 관한 것으로서, 더욱 상세하게는 딥 트렌치(Deep Trench)를 갖는 트렌치 커패시터에 관한 것이다.
바이패스 커패시터(By-pass Capacitor) 또는 디커플링 커패시터(Decoupling Capacitor) 등으로 응용되는 대용량 커패시터의 IC 집적화는 중요한 과제로서, 대용량 커패시터를 구현하기 위한 일환으로서 MLCC(Multi Layer Ceramic Capacitor) 및 SLC(Single Layer Capacitor)의 수요가 증가함과 함께, MLCC 및 SLC 대비 축전 성능 및 신뢰도가 뛰어나고 집적화가 가능한 트렌치 커패시터의 연구 개발이 지속적으로 진행되고 있다.
트렌치 커패시터는 반도체 기판 상에 형성되는 트렌치를 통해 커패시터를 구현하는 점에서 스택 커패시터 대비 단차의 문제없이 충분한 정전 용량을 확보할 수 있는 장점이 있어, 최근에는 단차의 문제없이 충분한 정전 용량을 확보할 수 있는 트렌치 커패시터가 주로 이용되고 있다.
트렌치 커패시터의 용량을 증가시키는 방법으로서, 유전율이 큰 유전체(예: BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등)를 사용하는 방법, ALD(Atomic Layer Deposition) 공정을 이용하여 두께가 작고 균일하며 신뢰성 있는 유전체를 형성시키는 방법, 및 전극의 표면적을 증가시키기 위해 딥 트렌치(Deep Trench)를 사용하는 방법 등이 적용되고 있다.
트렌치 커패시터의 용량 증대를 위하여 딥 트렌치를 사용함에 있어서, 트렌치가 50μm 또는 100μm 이상의 깊이를 갖는 고단차(high aspect ratio)로 형성될 경우, 반도체 공정상의 여러가지 문제가 야기된다. 대표적으로, 반도체 기판 상에 트렌치를 에칭(Etching)한 후 트렌치를 형성하는 반도체 기판의 측벽이 쓰러지는 Sticking 문제, 유전체 위에 전극층을 증착시킬 때 전극층이 증착되지 않는 공간이 발생하는 Void 문제, 및 딥 트렌치 구조에 기인한 반도체 기판의 Warpage와 그에 따른 기판 크랙(Crack) 문제가 있으며, 상기와 같은 문제점은 딥 트렌치 구조로 인해 반도체 기판에 인가되는 스트레스에 기인한다. 나아가, 도 1에 도시된 것과 같이 커패시터의 용량을 증가시키기 위해 반도체 기판 상에서 획일적인 반복 패턴으로 형성된 복수의 트렌치의 길이를 증가시킬 경우, 트렌치 에칭 후 및 전극층 증착 후 반도체 기판에 인가되는 스트레스가 가중되어 상기의 문제점이 심화됨으로써 후속 공정의 진행에 어려움을 야기하는 요인이 되고 있다.
따라서, 트렌치에 의해 반도체 기판에 인가되는 스트레스를 제거하여 반도체 공정상의 신뢰도를 향상시킬 수 있는 트렌치 커패시터의 구조가 요청된다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2005-0054637호(2005.06.10. 공개)에 개시되어 있다.
본 발명은 전술한 문제점을 해결하기 위해 창안된 것으로서, 본 발명의 일 측면에 따른 목적은 트렌치 커패시터의 공정 과정에서 트렌치에 의해 반도체 기판에 인가되는 스트레스로 인해 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제가 제거됨과 동시에 커패시터의 용량이 최대화될 수 있는 트렌치 배열을 갖는 트렌치 커패시터를 제공하는 것이다.
본 발명의 일 측면에 따른 트렌치 커패시터는 복수 개의 단위 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 단위 트렌치는 직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조로 형성되는 것이고, 상기 복수 개의 단위 트렌치 중 인접한 두 개의 단위 트렌치는 상기 반도체 기판 상에서 미리 정의된 이격 거리만큼 이격되어 상호 대칭되는 구조로 형성되는 것인, 반도체 기판; 상기 각 단위 트렌치에 증착되는 유전체층; 및 상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 각 단위 트렌치에 증착되는 도전성 전극층;을 포함하고, 상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하는 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는, 직선 형태의 트렌치가 상기 각도에 따라 방향이 변화되며 연장되는 단위 패턴이 반복적으로 배열되어 형성되는 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는, 적어도 부분적으로
Figure 112020022679776-pat00001
형의 트렌치 패턴 또는
Figure 112020022679776-pat00002
형의 트렌치 패턴을 포함하는 것을 특징으로 한다.
본 발명의 일 측면에 따른 트렌치 커패시터는 상호 수직인 제1 방향 및 제2 방향으로 복수 개의 단위 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 복수 개의 단위 트렌치 중 상기 제2 방향으로 인접하고 있는 두 개의 단위 트렌치는 상기 제1 방향을 기준으로 미리 정의된 거리 오프셋만큼 이격되어 형성되는 것인, 반도체 기판; 상기 각 단위 트렌치에 증착되는 유전체층; 및 상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 각 단위 트렌치에 증착되는 도전성 전극층;을 포함하고, 상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하는 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는,
Figure 112020022679776-pat00003
형의 트렌치 패턴인 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는,
Figure 112020022679776-pat00004
형의 트렌치 패턴인 것을 특징으로 한다.
본 발명에 있어 상기 제2 방향으로 인접하고 있는 두 개의 단위 트렌치는, 상기 제1 방향을 기준으로 상호 반전된 구조로 형성되는 것을 특징으로 한다.
본 발명의 일 측면에 따른 트렌치 커패시터는 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 트렌치는 미리 정의된 기준 등주 비율 이하의 등주 비율을 갖는 다각형의 단위 트렌치가 적어도 한 변을 공유하며 연속적으로 배열되어 형성되는 것인, 반도체 기판; 상기 트렌치에 증착되는 유전체층; 및 상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 트렌치에 증착되는 도전성 전극층;을 포함하고, 상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하는 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는 삼각형으로 형성됨에 따라, 상기 트렌치는
Figure 112020022679776-pat00005
형의 트렌치 패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는 사각형으로 형성됨에 따라, 상기 트렌치는
Figure 112020022679776-pat00006
형의 트렌치 패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어 상기 단위 트렌치는 형성하는 각 변에는 미리 정의된 형상에 따라 상기 단위 트렌치의 내부로 돌출된 세리프(serif) 트렌치 패턴이 형성되는 것을 특징으로 한다.
본 발명에 있어 상기 유전체층은 제1 내지 제N 유전체층을 포함하고(N은 2 이상의 자연수), 상기 도전성 전극층은 제1 내지 제N 도전성 전극층을 포함하며, 상기 제1 내지 제N 유전체층과 상기 제1 내지 제N 도전성 전극층은 상호 교번하여 상기 반도체 기판에 형성된 트렌치에 증착 형성되는 멀티 스택(Multi Stack) 구조로 형성됨으로써 병렬 커패시터를 구성하는 것을 특징으로 한다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 기판에 형성되는 트렌치를, ⅰ)직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조, ⅱ)소정 방향을 기준으로 미리 정의된 거리 오프셋만큼 이격되어 형성되는 구조, 및 ⅲ)소정의 등주 비율을 갖는 다각형 구조로 형성시킴으로써, 트렌치 커패시터의 공정 과정에서 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제를 제거함과 동시에 딥 트렌치 커패시터의 장점인 높은 정전 용량을 유지하고 커패시터의 용량을 향상시킬 수 있다.
도 1은 종래의 트렌치 커패시터에 있어서 반도체 기판에 인가되는 스트레스를 보인 예시도이다.
도 2 내지 도 19는 본 발명의 일 실시예에 따른 트렌치 커패시터에서 반도체 기판 상에 형성되는 트렌치의 배열을 보인 예시도이다.
도 20 내지 도 25는 본 발명의 일 실시예에 따른 트렌치 커패시터가 멀티스택(Multi Stack) 구조로 형성되는 예시를 그 단면과 함께 보인 예시도이다.
도 26은 본 발명의 일 실시예에 따른 트렌치 커패시터에서 기생 저항을 감소시키기 위한 구조를 보인 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 트렌치 커패시터를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2 내지 도 19는 본 발명의 일 실시예에 따른 트렌치 커패시터에서 반도체 기판 상에 형성되는 트렌치의 배열을 보인 예시도이고, 도 20 내지 도 25는 본 발명의 일 실시예에 따른 트렌치 커패시터가 멀티스택(Multi Stack) 구조로 형성되는 예시를 그 단면과 함께 보인 예시도이며, 도 26은 본 발명의 일 실시예에 따른 트렌치 커패시터에서 기생 저항을 감소시키기 위한 구조를 보인 예시도이다.
본 실시예의 트렌치 커패시터는 반도체 기판(10) 상에 형성된 트렌치(Trench, 30)에 유전체층(50)이 증착되고, 유전체층(50)이 증착된 트렌치(30)에 도전성 전극층(60)이 증착되며, 반도체 기판(10) 및 도전성 전극층(60) 사이에 형성된 유전체층(50), 도전성 전극층(60)으로 구성되는 제1 전극, 및 반도체 기판(10)으로 구성되는 제2 전극이 커패시터를 구성하도록 형성된다. 반도체 기판(10)은 P 타입 실리콘 기판(P Type Substrate) 또는 N 타입 실리콘 기판(N Type Substrate)일 수 있으며, 반도체 기판(10)이 P 타입 실리콘 기판으로 형성될 경우 트렌치가 형성되는 반도체 기판 영역에는 N 타입 도핑 영역(20)이 형성될 수도 있다. 도전성 전극층(60)은 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon)으로 형성될 수 있으나 이에 한정되지 않고 금속성 재료(구리 또는 알루미늄 등)로 형성될 수도 있다.
이하에서 설명하는, 반도체 기판(10) 상에 형성되는 트렌치(30)는 딥 트렌치로서, 50μm 또는 100μm 이상의 깊이를 갖는 고단차(high aspect ratio)로 형성된다. 본 실시예는 트렌치 커패시터의 공정 과정에서 상기와 같은 딥 트렌치에 의해 반도체 기판(10)에 인가되는 스트레스로 인해 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제가 제거됨과 동시에 커패시터의 용량이 최대화될 수 있는 트렌치 배열을 제시하며, 이하에서는 반도체 기판(10) 상에 형성되는 트렌치의 배열 및 구조에 대하여 구체적으로 설명한다.
참고로, 도 2 내지 도 19는 후술하는 도전성 전극층(60)이 형성된 상태에서 반도체 기판(10)의 상면을 바라보는 방향을 도시한 상면도로서, 트렌치 배열 및 구조의 명확한 도시를 위해 도 2 내지 도 19에서는 트렌치가 가시적으로 확인될 수 있도록 표현하였다.
도 2 및 도 3에 도시된 것과 같이 반도체 기판(10)에는 복수 개의 단위 트렌치(40)가 형성된다. 여기서, 단위 트렌치(40)는 직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조로 형성된 트렌치를 의미하는 것으로 정의된다(즉, 단위 트렌치(40)를 구성하는 각각의 직선 형태의 트렌치는 미리 정의된 각도를 형성하여 결합되는 구조를 갖는다). 도 2는 직선 형태의 트렌치가 정의된 각도 α(직각(90°))에 따라 방향이 변화되며 연장되는 구조의 단위 트렌치(40)를 도시하고 있으며, 도 3은 직선 형태의 트렌치가 정의된 각도 β(예각, 예: 60°)에 따라 방향이 변화되며 연장되는 구조의 단위 트렌치(40)를 도시하고 있다. 트렌치의 폭은 1μm 내지 3μm로 형성될 수 있으나, 이에 한정되지 않으며 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다. 마찬가지로, 단위 트렌치(40)를 구성하는 각 직선 형태의 트렌치의 길이는 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다.
한편, 단위 트렌치(40)는 미리 정의된 각도에 따라 방향이 변화되며 연장되어 형성될 때, 도 2 및 도 3에 도시된 것과 같이 소정의 규칙적인 패턴에 따라 연장되어 형성될 수도 있다. 즉, 단위 트렌치(40)는 직선 형태의 트렌치가 정의된 각도에 따라 방향이 변화되며 연장되는 단위 패턴이 반복적으로 배열되어 형성된다.
도 2를 참조할 때, 단위 트렌치(40)에서 단위 패턴은
Figure 112020022679776-pat00007
형의 패턴으로 정의될 수 있으며, 따라서 상기와 같은 단위 패턴이 반복적으로 배열되어 형성되는 단위 트렌치(40)는
Figure 112020022679776-pat00008
형의 패턴으로 형성된다. 또한, 도 3을 참조할 때, 단위 트렌치(40)에서 단위 패턴은
Figure 112020022679776-pat00009
형의 패턴으로 정의될 수 있으며, 따라서 상기와 같은 단위 패턴이 반복적으로 배열되어 형성되는 단위 트렌치(40)는
Figure 112020022679776-pat00010
형의 패턴으로 형성된다.
이에 따라, 단위 트렌치(40)는 적어도 부분적으로
Figure 112020022679776-pat00011
형의 트렌치 패턴 또는
Figure 112020022679776-pat00012
형의 트렌치 패턴을 포함하게 된다.
도 1에 도시된 것과 같이 반도체 기판(10) 상에 형성되는 각각의 딥 트렌치를 통상적인 형태(즉, 라인(Line) 내지 바(Bar) 형태)로 형성할 경우, 반도체 공정상에 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제가 발생할 수 있으며, 또한 확보될 수 있는 커패시터의 용량이 제한되는 문제가 존재한다. 따라서, 본 실시예에서는 반도체 기판(10) 상에 형성되는 각각의 단위 트렌치(40)를, 직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조로 형성시키되, 소정의 단위 패턴이 반복적으로 배열되어 형성시킴으로써 단위 트렌치(40)에 의해 반도체 기판(10)에 인가되는 스트레스가 단위 트렌치(40)의 구조를 통해 자체적으로 완화됨과 동시에 커패시터의 용량을 향상시킬 수 있다.
또한, 반도체 기판(10) 상에 형성되는 복수 개의 단위 트렌치(40) 중 인접한 두 개의 단위 트렌치(40)는, 도 2 및 도 3에 도시된 것과 같이 반도체 기판(10) 상에서 미리 정의된 이격 거리(예: 1μm 내지 3μm)만큼 이격되어 상호 대칭되는 구조로 형성된다. 즉, 인접한 두 개의 단위 트렌치(40)를 상호 대칭되는 구조로 형성시킴으로써, 각 단위 트렌치(40)가 반도체 기판(10)에 인가하는 스트레스의 방향이 반대가 되어 서로 상쇄됨에 따라 스트레스 완화 효과를 더욱 향상시킬 수 있다.
한편, 도 2 및 도 3에 따라 이상에서 설명한 실시예 대비, 반도체 기판(10)과 트렌치(30)가 반전된 구조를 통해 트렌치 커패시터가 구현될 수도 있다. 즉, 도 4 및 도 5에 도시된 것과 같이, 트렌치(30)가 위에서 설명한 패턴을 형성하는 것이 아닌, 반도체 기판(10) 상에 형성된 돌출 기판 구조가 소정의 패턴을 형성하고 돌출 기판 구조의 나머지 영역이 식각 공정을 통해 트렌치(30)를 형성하는 실시예로 구현될 수도 있다.
도 4 및 도 5에 따른 실시예는 다음과 같이 정의될 수 있다. 반도체 기판(10)에는 복수 개의 단위 돌출 기판 구조(11)가 형성되고, 상기의 단위 돌출 기판 구조(11)는 직선 형태의 돌출 기판 구조가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조로 형성되며, 복수 개의 단위 돌출 기판 구조(11) 중 인접한 두 개의 단위 돌출 기판 구조(11)는 반도체 기판(10) 상에서 미리 정의된 이격 거리만큼 이격되어 상호 대칭되는 구조로 형성되고, 반도체 기판(10) 상에 형성된 복수 개의 단위 돌출 기판 구조(11) 이외의 반도체 기판 영역은 식각 공정을 통해 트렌치(30)를 형성한다. 상기한 복수 개의 단위 돌출 기판 구조(11)의 패턴은, 앞에서 설명한 실시예 1의 복수 개의 단위 트렌치(40)의 패턴과 동일하기 때문에, 그 구체적인 패턴에 대한 설명은 생략한다.
도 6 내지 도 8에 도시된 것과 같이 반도체 기판(10)에는 상호 수직인 제1 방향 및 제2 방향으로 복수 개의 단위 트렌치(40)가 형성된다. 상기한 제1 방향과 제2 방향은 상호 수직인 방향을 의미하는 상대적 개념으로서, 특정 방향으로 한정되는 절대적 개념에 해당하지 않는다. 제1 방향에 있는 단위 트렌치(40) 간의 이격 거리와, 제2 방향에 있는 단위 트렌치(40) 간의 이격 거리는 1μm 내지 3μm로 형성될 수 있으나, 이에 한정되지 않으며 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다.
반도체 기판(10)에 인가되는 스트레스를 완화함과 동시에, 한정된 반도체 기판(10)의 영역 상에 형성될 수 있는 단위 트렌치(40)의 수가 최대화되어 커패시터의 용량이 극대화될 수 있도록, 단위 트렌치(40)는 도 6 내지 도 8에 도시된 것과 같이
Figure 112020022679776-pat00013
형의 트렌치 패턴 또는
Figure 112020022679776-pat00014
형의 트렌치 패턴일 수 있다(도 6에서 α는 예각(예: 60°)이고, 도 7에서 β는 직각(90°)일 수 있다). 또한, 단위 트렌치(40)를
Figure 112020022679776-pat00015
형 또는
Figure 112020022679776-pat00016
형의 트렌치 패턴으로 형성할 경우, 통상적인 형태(라인(Line) 내지 바(Bar) 형태)의 트렌치 대비 반도체 기판(10)에 인가되는 스트레스가 완화될 수 있다. 트렌치의 폭은 1μm 내지 3μm로 형성될 수 있으나, 이에 한정되지 않으며 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다. 마찬가지로, 단위 트렌치(40)를 구성하는 각 직선 형태의 트렌치의 길이는 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다.
이때, 반도체 기판(10)에 형성되는 복수 개의 단위 트렌치(40) 중 제2 방향으로 인접하고 있는 두 개의 단위 트렌치(40)는, 도 6 내지 도 8에 도시된 것과 같이 제1 방향을 기준으로 미리 정의된 거리 오프셋(예: 1μm 내지 3μm)만큼 이격되어 형성된다. 즉, 도 6 내지 도 8을 참조할 때, 단위 트렌치(40)의 중심점을 CP(Center Point)라 하면, 제2 방향으로 인접하고 있는 두 개의 단위 트렌치(40)의 각 CP는 제1 방향을 기준으로 거리 오프셋(D)만큼 이격되어 있다.
즉, 제2 방향으로 인접하고 있는 두 개의 단위 트렌치(40)를, 제1 방향을 기준으로 거리 오프셋만큼 이격하여 형성시킴으로써, 거리 오프셋이 존재하지 않는 경우 대비,
Figure 112020022679776-pat00017
형 또는
Figure 112020022679776-pat00018
형의 트렌치 패턴으로 구현되는 단위 트렌치(40)가 반도체 기판(10) 상에서 형성될 수 있는 수가 최대화될 수 있다.
한편, 단위 트렌치(40)가
Figure 112020022679776-pat00019
형의 트렌치 패턴으로 구현되는 실시예에서, 제2 방향으로 인접하고 있는 두 개의 단위 트렌치(40)는 도 8에 도시된 것과 같이 제1 방향을 기준으로 상호 반전된 구조로 형성될 수도 있다.
즉, 도 8의 예시에서 홀수 행에 형성된 단위 트렌치(40)와, 짝수 행에 형성된 단위 트렌치(40)를 제1 방향을 기준으로 상호 반전된 구조로 형성시킴으로써, 각 단위 트렌치(40)에 의해 반도체 기판(10)에 인가되는 스트레스가 서로 상쇄됨에 따라 스트레스 완화 효과를 더욱 향상시킬 수 있다.
한편, 도 6 내지 도 8에 따라 이상에서 설명한 실시예 대비, 반도체 기판(10)과 트렌치(30)가 반전된 구조를 통해 트렌치 커패시터가 구현될 수도 있다. 즉, 도 9 내지 도 11에 도시된 것과 같이, 트렌치(30)가 위에서 설명한 패턴을 형성하는 것이 아닌, 반도체 기판(10) 상에 형성된 돌출 기판 구조가 소정의 패턴을 형성하고 돌출 기판 구조의 나머지 영역이 식각 공정을 통해 트렌치(30)를 형성하는 실시예로 구현될 수도 있다.
도 9 내지 도 11에 따른 실시예는 다음과 같이 정의될 수 있다. 반도체 기판(10)에는 상호 수직인 제1 방향 및 제2 방향으로 복수 개의 단위 돌출 기판 구조(11)가 형성되고, 복수 개의 단위 돌출 기판 구조(11) 중 제2 방향으로 인접하고 있는 두 개의 단위 돌출 기판 구조(11)는 제1 방향을 기준으로 미리 정의된 거리 오프셋만큼 이격되어 형성된다. 상기한 복수 개의 단위 돌출 기판 구조(11)의 패턴은, 앞에서 설명한 실시예 2의 복수 개의 단위 트렌치(40)의 패턴과 동일하기 때문에, 그 구체적인 패턴에 대한 설명은 생략한다.
도 12 및 도 13에 도시된 것과 같이 반도체 기판(10)에는 트렌치가 형성되며, 본 실시예에서 트렌치는 미리 정의된 기준 등주 비율 이하의 등주 비율(Isoperimetric Quotient)을 갖는 다각형의 단위 트렌치(40)가 적어도 한 변을 공유하며 연속적으로 배열되어 형성된다.
주지된 바와 같이 등주 비율은 해당 도형의 둘레의 길이 대비, 둘레에 의해 만들어진 폐곡선의 면적의 비율을 의미하며, 따라서 등주 비율이 낮다는 것은 동일한 둘레 길이를 기준으로 해당 도형의 면적이 낮음을 의미한다. 또한, 주지된 바와 같이 정삼각형, 정사각형, 정육각형, 사분원, 반원 및 원의 등주 비율은 0.6046, 0.7854, 0.9069, 0.7740, 0.7467 및 1의 값을 갖는다.
이에 따라, 반도체 기판(10)에 인가되는 스트레스를 완화함과 동시에, 한정된 반도체 기판(10)의 영역 상에 형성될 수 있는 단위 트렌치(40)의 수가 증가되어 커패시터의 용량이 향상될 수 있도록, 단위 트렌치(40)는 미리 정의된 기준 등주 비율 이하의 등주 비율을 갖는 다각형의 트렌치 패턴일 수 있다. 기준 등주 비율은 등주 비율이 낮은 다각형을 선택하기 위한 기준이 되는 값으로서, 예를 들어 0.8의 값으로 미리 정의되어 있을 수 있으며, 이에 따라 본 실시예에서 단위 트렌치(40)는 도 12 및 도 13에 도시된 것과 같이 삼각형(예: 정삼각형) 또는 사각형(예: 정사각형)의 트렌치 패턴으로 구현될 수 있다.
단위 트렌치(40)는 적어도 한 변을 공유하며 연속적으로 배열되어 형성됨으로써 반도체 기판(10) 상에서 전체적인 트렌치 구조가 형성된다. 단위 트렌치(40)가 삼각형의 트렌치 패턴인 도 12의 예시에서 단위 트렌치(40)는 삼각형의 한 변을 공유하며 제2 방향으로 연속적으로 형성되며, 단위 트렌치(40)가 사각형의 트렌치 패턴인 도 13의 예시에서 단위 트렌치(40)는 사각형의 두 변을 공유하며 제1 및 제2 방향으로 연속적으로 형성된다. 트렌치의 폭은 1μm 내지 3μm로 형성될 수 있으나, 이에 한정되지 않으며 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다. 마찬가지로, 단위 트렌치(40)를 구성하는 각 직선 형태의 트렌치의 길이는 커패시터의 용량 및 설계 스펙 등을 고려하여 다양한 값으로 형성될 수 있다.
상기와 같이 단위 트렌치(40)가 삼각형으로 형성됨에 따라, 반도체 기판(10) 상에 형성되는 트렌치는
Figure 112020022679776-pat00020
형의 트렌치 패턴을 포함하게 되며, 또한 단위 트렌치(40)가 사각형으로 형성됨에 따라, 반도체 기판(10) 상에 형성되는 트렌치는
Figure 112020022679776-pat00021
형의 트렌치 패턴을 포함하게 된다.
상기와 같은 폐쇄 구조의 트렌치 구조에 따라 반도체 기판(10)에 인가되는 스트레스가 완화될 수 있으며, 낮은 등주 비율을 갖는 다각형 형태의 단위 트렌치(40)를 형성함으로써 커패시터의 용량 또한 증가될 수 있다.
한편, 단위 트렌치(40)는 형성하는 각 변(예: 각 변의 중점)에는 도 14 및 도 15에 미리 정의된 형상에 따라 단위 트렌치(40)의 내부로 돌출된 세리프(serif) 트렌치 패턴(41)이 형성될 수도 있다. 세리프 트렌치 패턴(41)의 형상은 도 14 및 도 15에 도시된 것과 같이 반원, 사각형 또는 삼각형의 형상이 채용될 수 있으며, 이에 따라 커패시터의 용량이 추가적으로 증가될 수 있다.
한편, 도 12 내지 도 15에 따라 이상에서 설명한 실시예 대비, 반도체 기판(10)과 트렌치(30)가 반전된 구조를 통해 트렌치 커패시터가 구현될 수도 있다. 즉, 도 16 내지 도 19에 도시된 것과 같이, 트렌치(30)가 위에서 설명한 패턴을 형성하는 것이 아닌, 반도체 기판(10) 상에 형성된 돌출 기판 구조가 소정의 패턴을 형성하고 돌출 기판 구조의 나머지 영역이 식각 공정을 통해 트렌치(30)를 형성하는 실시예로 구현될 수도 있다.
도 16 내지 도 19에 따른 실시예는 다음과 같이 정의될 수 있다. 반도체 기판(10)에는 돌출 기판 구조가 형성되고, 상기의 돌출 기판 구조는 미리 정의된 기준 등주 비율 이하의 등주 비율을 갖는 다각형의 단위 돌출 기판 구조(11)가 적어도 한 변을 공유하며 연속적으로 배열되어 형성된다. 상기한 돌출 기판 구조의 패턴은, 앞에서 설명한 실시예 3의 트렌치(30)의 패턴과 동일하기 때문에, 그 구체적인 패턴에 대한 설명은 생략한다.
이하에서는 앞서 설명한 실시예 1 내지 3의 트렌치 커패시터의 제조 공정에 대하여 설명한다.
트렌치(30)는 반도체 기판(10)에 하드 마스크(Hard Mask)를 증착하고 트렌치 형성 영역이 노출되도록 포토 리지스트(PR: Photo Resist)를 형성한 후, 하드 마스크 및 반도체 기판(10)에 대한 순차적인 식각(Etching) 공정을 통해 형성될 수 있으며, 포토 리지스트는 트렌치(30) 및 그 배열과 구조가 형성되도록 하기 위한 패턴으로서 하드 마스크 상에 형성될 수 있다.
반도체 기판(10)에 트렌치(30)가 형성된 후, 트렌치(30)가 형성된 반도체 기판 영역(P 타입 실리콘 기판(P Type Substrate))에 N 타입 도핑 영역(20)이 형성된다. N 타입 도핑 영역(20)은 n형 불순물인 비소(As) 또는 인(P) 등을 이용한 이온 주입(Ion Implantation) 공정을 통해 형성될 수도 있고, n형 불순물 소스인 POCL3를 확산로를 통해 반도체 기판(10)에 드라이브인시키는 방식으로 형성될 수도 있다. 한편, 반도체 기판(10)이 N 타입 실리콘 기판(N Type Substrate)인 경우 N 타입 도핑 영역(20)의 형성 공정은 생략될 수도 있다.
다음으로, 유전체층(50)은 트렌치(30)에 증착되고, 도전성 전극층(60)은 유전체층(50)에 의해 반도체 기판(10)과 분리되는 구조로 트렌치(30)에 증착되어 형성된다(즉, 유전체층(50)이 증착된 트렌치(30)에 증착되어 형성된다). 트렌치(30)가 형성된 구조에서, 유전체층(50)은 트렌치(30)에 증착되고, 도전성 전극층(60)은 유전체층(50)에 의해 반도체 기판(10)과 분리되는 구조로 트렌치(30)에 증착된다(즉, 유전체층(50)이 증착된 트렌치(30)에 증착되어 형성된다). 이에 따라, 반도체 기판(10) 및 도전성 전극층(60) 사이에 형성된 유전체층(50), 도전성 전극층(60)으로 구성되는 제1 전극, 및 반도체 기판(10)으로 구성되는 제2 전극이 커패시터를 구성하게 된다.
한편, 본 실시예의 트렌치 커패시터는 커패시턴스의 증가를 위해 멀티 스택(Multi Stack) 구조로 형성될 수 있다.
이를 위해, 유전체층(50)은 제1 내지 제N 유전체층을 포함하고(N은 2 이상의 자연수), 도전성 전극층(60)은 제1 내지 제N 도전성 전극층을 포함하며, 제1 내지 제N 유전체층과 제1 내지 제N 도전성 전극층은 상호 교번하여 반도체 기판(10)에 형성된 트렌치(30)에 증착 형성되는 멀티 스택(Multi Stack, N-Stack) 구조로 형성됨으로써 병렬 커패시터를 구성할 수 있다(본 실시예에서 복수의 유전체층과 복수의 도전성 전극층이 트렌치(30)에 상호 교번하여 증착되는 구조를 멀티 스택 구조로 정의하며, 트렌치(30)에 증착되는 유전체층 또는 도전성 전극층의 수(N)에 따라 N-Stack으로 표기하기로 한다). 이하에서 참조하는 도 20 내지 도 25에서는 멀티 스택 구조를 중심으로 설명하기 위해 트렌치(30)의 구조를 통상의 트렌치 구조로서 도시하였다.
도 20 및 도 21는 1-Stack 구조의 트렌치 커패시터의 예시를 도시하고 있다(N = 1). 도 20에 도시된 것과 같이 각 트렌치에 제1 유전체층(51) 및 제1 도전성 전극층(61)이 순차적으로 증착되어 형성되어 있으며, 도 21에 도시된 것과 같이 제1 도전성 전극층(61) 및 반도체 기판(10)에 전극 형성을 위한 컨택(Contact, 80)을 각각 형성함에 따라 단일의 커패시터를 갖는 트렌치 커패시터가 형성된다.
도 22 및 도 23는 2-Stack 구조의 트렌치 커패시터의 예시를 도시하고 있다(N = 2). 도 22에 도시된 것과 같이 각 트렌치에 제1 유전체층(51), 제1 도전성 전극층(61), 제2 유전체층(52) 및 제2 도전성 전극층(62)이 순차적으로 증착되어 형성되어 있으며, 도 23에 도시된 것과 같이 제1 도전성 전극층(61), 제2 도전성 전극층(62) 및 반도체 기판(10)에 전극 형성을 위한 컨택(80)을 각각 형성함에 따라 두 개의 커패시터가 병렬 연결된 구조의 트렌치 커패시터가 형성된다.
도 24 및 도 25은 3-Stack 구조의 트렌치 커패시터의 예시를 도시하고 있다(N = 3). 도 24에 도시된 것과 같이 각 트렌치에 제1 유전체층(51), 제1 도전성 전극층(61), 제2 유전체층(52), 제2 도전성 전극층(62), 제3 유전체층(53) 및 제3 도전성 전극층(63)이 순차적으로 증착되어 형성되어 있으며, 도 25에 도시된 것과 같이 제1 도전성 전극층(61), 제2 도전성 전극층(62), 제3 도전성 전극층(63) 및 반도체 기판(10)에 전극 형성을 위한 컨택(80)을 각각 형성함에 따라 세 개의 커패시터가 병렬 연결된 구조의 트렌치 커패시터가 형성된다.
즉, N 개의 유전체층 및 N 개의 도전성 전극층을 상호 교번하여 트렌치에 증착 형성시킬 경우 N 개의 커패시터가 병렬 연결된 구조의 트렌치 커패시터가 형성되어 커패시턴스를 증가시킬 수 있다. 위에서는 N이 각각 1, 2 및 3인 경우를 예시로서 설명하였으나, 트렌치에 증착되는 유전체층 또는 도전성 전극층의 수, 즉 N은 트렌치 커패시터의 설계 스펙에 따라 적절하게 선택될 수 있다. 한편, 각 유전체층은 ONO 유전체로 형성되거나, 유전율이 큰 유전체로서 BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등으로 형성될 수 있고, 각 도전성 전극층은 N 타입 도핑된 폴리실리콘(N+ Doping Polysilicon) 또는 금속성 재료(구리 또는 알루미늄 등)로 형성될 수 있다.
이후, 스페이서 산화막(Spacer Oxide), 실리사이드(Silicide), 금속 배선의 층간 물질로 기능하는 ILD(Interlayer Dielectric, 600), 도전성 전극층(60) 및 반도체 기판(10)에 대한 각 컨택(80), 컨택(80)에 대한 금속 배선, Passivation 및 PAD를 형성하는 후속 공정을 통해 트렌치 커패시터가 구성된다.
한편, 도 21, 도 23 및 도 25에서는 SMD(Planar) type에 따라 컨택(80)이 반도체 기판(10) 상부에 형성되는 경우를 예시로서 도시하였으나, 실시예에 따라서는 반도체 기판(10) 하부에 백 메탈(Back Metal)을 적용하는 Vertical type으로도 구현될 수 있으며, 두 타입에 따라 형성되는 커패시터의 용량은 동일하다.
이상에서는 트렌치 커패시터가 단일의 칩 형태로 구현되는 실시예로 설명하였으나, 실시예에 따라서는 트렌치 커패시터가 CMOS 공정 또는 BCD(Bipolar-CMOS-DMOS) 공정에 따른 집적 회로(Integrated Circuit)에 실장되는(Embedded) 형태로 구현될 수도 있다. 집적 회로에 실장되는 경우 반도체 기판(10)은 일반적으로 P 타입 실리콘 기판이 사용되며, 이 경우 도 26에 도시된 것과 같이 트렌치 커패시터가 집적 회로에 실장됨에 따라 야기되는 기생 저항(ESR: Equivalent Series Resistance)이 감소될 수 있도록, 트렌치 커패시터는 트렌치의 하부에 형성되는 N 타입 매립층(N+ Buried Layer, 90), 및 N 타입 매립층(90) 상에 형성되는 N 타입 에피택셜층(100) 및 N 타입 싱커(N+ Sinker, 110)를 더 포함하도록 구성될 수도 있다.
이와 같이 본 실시예는 반도체 기판에 형성되는 트렌치를, ⅰ)직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조, ⅱ)소정 방향을 기준으로 미리 정의된 거리 오프셋만큼 이격되어 형성되는 구조, 및 ⅲ)소정의 등주 비율을 갖는 다각형 구조로 형성시킴으로써, 트렌치 커패시터의 공정 과정에서 야기되는 Sticking 문제, Void 문제, Warpage 문제 및 기판 크랙 문제를 제거함과 동시에 딥 트렌치 커패시터의 장점인 높은 정전 용량을 유지하고 커패시터의 용량을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며 당해 기술이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
10: 반도체 기판
11: 단위 돌출 기판 구조
20: N 타입 도핑 영역
30: 트렌치
40: 단위 트렌치
41: 세리프 트렌치 패턴
50: 유전체층
51, 52, 53: 제1 내지 제3 유전체층
60: 도전성 전극층
61, 62, 63: 제1 내지 제3 도전성 전극층
70: ILD
80: 컨택
90: N 타입 매립층
100: N 타입 에피택셜층
110: N 타입 싱커

Claims (12)

  1. 복수 개의 단위 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 단위 트렌치는 직선 형태의 트렌치가 미리 정의된 각도에 따라 방향이 변화되며 연장되는 구조로 형성되는 것이고, 상기 복수 개의 단위 트렌치 중 인접한 두 개의 단위 트렌치는 상기 반도체 기판 상에서 미리 정의된 이격 거리만큼 이격되어 상호 대칭되는 구조로 형성되는 것인, 반도체 기판;
    상기 각 단위 트렌치에 증착되는 유전체층; 및
    상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 각 단위 트렌치에 증착되는 도전성 전극층;을 포함하고,
    상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하고,
    상기 단위 트렌치는, 직선 형태의 트렌치가 상기 각도에 따라 방향이 변화되며 연장되는 단위 패턴이 반복적으로 배열되어 형성되고,
    상기 단위 트렌치는, 적어도 부분적으로
    Figure 112021062512216-pat00054
    형의 트렌치 패턴 또는
    Figure 112021062512216-pat00055
    형의 트렌치 패턴을 포함하는 것을 특징으로 하는 트렌치 커패시터.
  2. 삭제
  3. 삭제
  4. 상호 수직인 제1 방향 및 제2 방향으로 복수 개의 단위 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 복수 개의 단위 트렌치 중 상기 제2 방향으로 인접하고 있는 두 개의 단위 트렌치는 상기 제1 방향을 기준으로 미리 정의된 거리 오프셋만큼 이격되어 형성되는 것인, 반도체 기판;
    상기 각 단위 트렌치에 증착되는 유전체층; 및
    상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 각 단위 트렌치에 증착되는 도전성 전극층;을 포함하고,
    상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하고,
    상기 단위 트렌치는,
    Figure 112021062512216-pat00056
    형의 트렌치 패턴이고,
    상기 제2 방향으로 인접하고 있는 두 개의 단위 트렌치는, 상기 제1 방향을 기준으로 상호 반전된 구조로 형성되는 것을 특징으로 하는 트렌치 커패시터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 트렌치(Trench)가 형성된 반도체 기판으로서, 상기 트렌치는 미리 정의된 기준 등주 비율 이하의 등주 비율을 갖는 다각형의 단위 트렌치가 적어도 한 변을 공유하며 연속적으로 배열되어 형성되는 것인, 반도체 기판;
    상기 트렌치에 증착되는 유전체층; 및
    상기 유전체층에 의해 상기 반도체 기판과 분리되는 구조로 상기 트렌치에 증착되는 도전성 전극층;을 포함하고,
    상기 반도체 기판 및 상기 도전성 전극층 사이에 형성된 상기 유전체층, 상기 도전성 전극층으로 구성되는 제1 전극, 및 상기 반도체 기판으로 구성되는 제2 전극이 커패시터를 구성하고,
    상기 단위 트렌치는 삼각형 또는 사각형으로 형성됨에 따라, 상기 트렌치는
    Figure 112021062512216-pat00057
    형의 트렌치 패턴 또는
    Figure 112021062512216-pat00058
    형의 트렌치 패턴을 포함하는 것을 특징으로 하는 트렌치 커패시터.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 단위 트렌치는 형성하는 각 변에는 미리 정의된 형상에 따라 상기 단위 트렌치의 내부로 돌출된 세리프(serif) 트렌치 패턴이 형성되는 것을 특징으로 하는 트렌치 커패시터.
  12. 제1항, 제4항 및 제8항 중 어느 한 항에 있어서,
    상기 유전체층은 제1 내지 제N 유전체층을 포함하고(N은 2 이상의 자연수),
    상기 도전성 전극층은 제1 내지 제N 도전성 전극층을 포함하며,
    상기 제1 내지 제N 유전체층과 상기 제1 내지 제N 도전성 전극층은 상호 교번하여 상기 반도체 기판에 형성된 트렌치에 증착 형성되는 멀티 스택(Multi Stack) 구조로 형성됨으로써 병렬 커패시터를 구성하는 것을 특징으로 하는 트렌치 커패시터.
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