KR20230032065A - 반도체 장치 - Google Patents

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KR20230032065A
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임한진
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최재형
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Abstract

성능 및 신뢰성을 개선할 수 있는 반도체 장치가 제공된다. 반도체 장치는 하부 전극, 하부 전극 상의 하부 유전층, 하부 유전층 상의 상부 전극, 하부 유전층과 상부 전극 사이에 형성된 상부 유전층, 및 하부 유전층과 상부 유전층 사이에 형성된 삽입 전극막을 포함하고, 상부 유전층은 티타늄 산화물을 포함한다.

Description

반도체 장치{Semiconductor Device}
본 발명은 반도체 장치에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리하는 논리 소자 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 전극, 하부 전극 상의 하부 유전층, 하부 유전층 상의 상부 전극, 하부 유전층과 상부 전극 사이에 형성된 상부 유전층, 및 하부 유전층과 상부 유전층 사이에 형성된 삽입 전극막을 포함하고, 상부 유전층은 티타늄 산화물을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 유전층, 제1 유전층 상에, 제1 유전층과 접촉하는 제1 도전층, 제1 도전층 상에, 제1 도전층과 접촉하는 제2 유전층, 및 제2 유전층 상에, 제2 유전층과 접촉하는 제2 도전층을 포함하고, 제1 도전층 및 제2 도전층은 각각 티타늄 질화물(TiN)을 포함하고, 제1 유전층은 지르코늄 산화물, 하프늄 산화물 및 알루미늄 산화물 중 적어도 하나를 포함하고, 제2 유전층은 티타늄 산화물을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 내의 트렌치, 트렌치의 일부를 채우는 게이트 전극, 게이트 전극의 적어도 일측에 배치되고, 기판과 연결되는 매몰 컨택, 매몰 컨택 상의 랜딩 패드, 및 랜딩 패드와 연결되는 커패시터를 포함하고, 커패시터는, 서로 반대되는 제1 측벽 및 제2 측벽을 포함하는 하부 전극과, 하부 전극의 제1 측벽, 제2 측벽 및 상면을 따라 연장되는 하부 유전층과, 하부 유전층 상에, 하부 유전층과 접촉하고 하부 유전층의 프로파일을 따라 연장되는 삽입 전극막과, 삽입 전극막 상에, 삽입 전극막과 접촉하고 삽입 전극막의 프로파일을 따라 연장되는 상부 유전층과, 상부 유전층 상에, 상부 유전층을 덮는 상부 전극을 포함하고, 상부 유전층은 티타늄 산화물을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃이다.
도 2는 도 1의 I-I를 따라서 절단한 예시적인 단면도이다.
도 3은 도 1의 II-II를 따라서 절단한 예시적인 단면도이다.
도 4는 도 1의 III-III를 따라서 절단한 예시적인 단면도이다.
도 5는 도 4의 R 영역을 확대하여 도시한 예시적인 도면이다.
도 6 및 도 7은 도 5의 A-B를 따라서 분포하는 제1 금속 및 제2 금속의 농도를 설명하기 위한 그래프이다.
도 8은 도 4의 R 영역을 확대하여 도시한 예시적인 도면이다.
도 9는 도 1의 I-I를 따라서 절단한 예시적인 단면도이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 도 10의 C-C 및 D-D를 따라 절단한 단면도이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하에서, 도 1 내지 도 5를 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃이다. 도 2는 도 1의 I-I를 따라서 절단한 예시적인 단면도이다. 도 3은 도 1의 II-II를 따라서 절단한 예시적인 단면도이다. 도 4는 도 1의 III-III를 따라서 절단한 예시적인 단면도이다. 도 5는 도 4의 R 영역을 확대하여 도시한 예시적인 도면이다. 도 6 및 도 7은 도 5의 A-B를 따라서 분포하는 제1 금속 및 제2 금속의 농도를 설명하기 위한 그래프이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2의 100) 내에 형성된 소자 분리막(도 2의 105)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(X)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(Y)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다.
비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
일부 실시예에서, 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 또한, 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다. 상술한 것과 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 장치는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(도 2의 191)에 연결시키는 컨택을 의미할 수 있다.
배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 2의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다.
매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다.
다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 2의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다.
도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(X) 및 제2 방향(Y)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(Y)으로 지그재그 형태(L1)로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(X)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 소자 분리막(105)과, 복수의 게이트 구조체(110)와, 복수의 배선 도전막(140)과, 비트 라인 컨택(146)과, 스토리지 컨택(120)과, 커패시터(190)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(105)은 기판(100) 내에 활성 영역(ACT)을 정의할 수 있다.
소자 분리막(105)에 의해 정의된 활성 영역(ACT)은 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)은 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(ACT)은 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)은 제1 방향(X) 및 제2 방향(Y)에 대해 소정의 각도를 갖는 제3 방향으로 연장될 수 있다.
소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리막(105)은 실리콘 산화막을 포함하는 것으로 설명한다.
도 2 내지 도 4에서, 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 3 및 도 4에서, 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(110)는 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)을 가로질러 형성될 수 있다. 즉, 하나의 게이트 구조체(110)는 게이트 구조체(110)가 연장되는 방향(X)에 위치하는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다.
도 1의 인접하는 비트 라인(BL) 사이를 제2 방향(Y)을 따라 자른 단면인 도 3에서, 인접하는 제1 및 제2 게이트 구조체(110_1, 110_2) 중 하나는 소자 분리막(105) 내에 형성되고, 다른 하나는 기판(100) 내에 형성될 수 있다.
또한, 활성 영역(ACT)이 연장되는 방향으로 자른 도 4에서, 인접하는 제1 및 제2 게이트 구조체(110_1, 110_2)는 소자 분리막(105)에 의해 정의되는 하나의 활성 영역(ACT)의 기판(100) 내에 형성될 수 있다.
게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 트렌치(114)와, 게이트 절연막(111)과, 게이트 전극(112)과, 게이트 캡핑 패턴(113)을 포함할 수 있다. 여기에서, 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다.
게이트 절연막(111)은 게이트 트렌치(114)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(111)은 게이트 트렌치(114)의 적어도 일부의 프로파일을 따라 연장될 수 있다
게이트 절연막(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
게이트 전극(112)은 게이트 절연막(111) 상에 형성될 수 있다. 게이트 전극(112)은 게이트 트렌치(114)의 일부를 채울 수 있다.
게이트 전극(112)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(112)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질 중 금속성을 갖는 물질들이 산화된 형태를 포함할 수도 있다.
게이트 캡핑 패턴(113)은 게이트 전극(112) 상에 형성될 수 있다. 게이트 캡핑 패턴(113)은 게이트 전극(112)이 형성된 나머지의 게이트 트렌치(114)를 채울 수 있다. 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 3 및 도 4에서, 게이트 캡핑 패턴(113)의 상면과, 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 게이트 절연막(111)은 게이트 캡핑 패턴(113)의 측벽을 따라 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 3에서, 기판(100) 내에 형성된 제1 게이트 구조체(110_1)의 최하부의 위치는 소자 분리막(105) 내에 형성된 제2 게이트 구조체(110_2)의 최하부의 위치는 다를 수 있다. 예를 들어, 커패시터(190)로부터 제1 게이트 구조체(110_1)의 최하부까지의 거리는 커패시터(190)로부터 제2 게이트 구조체(110_2)의 최하부까지의 거리보다 작을 수 있다.
게이트 트렌치(114)를 형성하는 공정에서, 기판(100)의 식각율과, 소자 분리막(105)의 식각율이 상이함으로 인해, 기판(100) 내에 형성된 제1 게이트 구조체(110_1)의 최하부의 위치는 소자 분리막(105) 내에 형성된 제2 게이트 구조체(110_2)의 최하부의 위치는 다를 수 있다.
도시되지 않았지만, 제1 및 제2 게이트 구조체(110_1, 110_2)는 기판(100) 및 소자 분리막(105)을 가로질러 형성되므로, 각각의 제1 및 제2 게이트 구조체(110_1, 110_2)의 바닥면은 커패시터(190)로부터 멀어졌다 가까워지는 요철 형태를 가질 수 있다.
도시되지 않았지만, 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
배선 도전막(140)은 게이트 구조체(110)가 형성된 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 도전막(140)은 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)과 교차할 수 있다.
즉, 하나의 배선 도전막(140)은 배선 도전막(140)이 연장되는 방향(Y)에 위치하는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 도전막(140)은 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 배선 도전막(140)은 비트 라인(BL)에 대응될 수 있다.
배선 도전막(140)은 단일막일 수도 있으나, 도시된 것과 같이 다중막일 수도 있다. 배선 도전막(140)이 다중막일 경우, 배선 도전막(140)은 예를 들어, 제1 도전막(141), 제2 도전막(142) 및 제3 도전막(143)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 내지 제3 도전막(141, 142, 143)은 기판(100) 및 소자 분리막(105) 상에 순차적으로 적층될 수 있다.
제1 내지 제3 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전막(141)은 도핑된 반도체 물질을 포함하고, 제2 도전막(142)은 도전성 실리사이드 화합물을 포함하고, 제3 도전막(143)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 배선 도전막(140)과 기판(100) 사이에 형성될 수 있다. 즉, 배선 도전막(140)은 비트 라인 컨택(146) 상에 형성될 수 있다.
예를 들어, 비트 라인 컨택(146)은 배선 도전막(140)이 긴 아일랜드 형상을 갖는 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 활성 영역(ACT)의 중심 부분의 기판(100)과 배선 도전막(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 배선 도전막(140)과 기판(100)을 전기적으로 연결할 수 있다. 좀 더 구체적으로, 비트 라인 컨택(146)은 인접하는 게이트 구조체(110) 사이의 기판(100)의 불순물 도핑 영역과 배선 도전막(140)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다.
예를 들어, 도 4에서, 게이트 구조체(110)의 상면으로부터 비트 라인 컨택(146)의 바닥면까지의 깊이는 게이트 구조체(110)의 상면으로부터 게이트 캡핑 패턴(113)의 하면까지의 깊이보다 작다.
비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 1의 인접하는 워드 라인(WL) 사이를 제1 방향(X)을 따라 자른 단면인 도 2에서, 인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 중 하나는 소자 분리막(105) 상에 형성되고, 다른 하나는 소자 분리막(105)에 의해 정의된 활성 영역(ACT)인 기판(100) 상에 형성될 수 있다.
제1 방향(X)으로 자른 단면도에서, 인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 사이에, 소자 분리막(105)과 기판(100)에 포함된 활성 영역(ACT)이 배치될 수 있다.
비트 라인 컨택(146)이 형성되지 않는 소자 분리막(105) 상의 제2 배선 도전막(140_2)은 제1 내지 제3 도전막(141, 142, 143)을 포함할 수 있다. 비트 라인 컨택(146)이 형성된 기판(100) 상의 제1 배선 도전막(140_1)은 예를 들어, 제2 도전막(142) 및 제3 도전막(143)을 포함할 수 있다. 비트 라인 컨택(146)의 일부가 제2 배선 도전막(140_2)의 제1 도전막(141)이 형성되는 위치에 배치될 수 있기 때문이다.
한편, 제2 방향(Y)으로 길게 연장되는 제1 배선 도전막(140_1) 중 비트 라인 컨택(146)이 형성되지 않는 소자 분리막(105) 상의 제1 배선 도전막(140_1)은 제2 배선 도전막(140_2)과 같이 제1 내지 제3 도전막(141, 142, 143)을 포함할 수 있다.
비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 비트 라인 컨택(146)은 도핑된 반도체 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
배선 캡핑막(144)은 배선 도전막(140) 상에 배치되어 제2 방향(Y)으로 연장될 수 있다. 이 때, 배선 캡핑막(144)은 실리콘 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 도전막(140)과 배선 캡핑막(144)은 비트 라인 구조체(145)에 포함될 수 있다. 인접하는 비트 라인 구조체(145) 사이의 공간은 기판(100) 및 소자 분리막(105)과 수직적으로 중첩될 수 있다.
셀 절연막(130)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 배선 도전막(140) 사이와, 소자 분리막(105) 및 배선 도전막(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
배선 스페이서(150)는 배선 도전막(140) 및 배선 캡핑막(144)의 측벽 상에 배치될 수 있다. 구체적으로, 배선 스페이서(150)는 비트 라인 컨택(146)이 형성된 배선 도전막(140)의 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 스페이서(150)는 배선 도전막(140) 및 배선 캡핑막(144)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
그러나, 비트 라인 컨택(146)이 형성되지 않은 배선 도전막(140)의 나머지 부분에서, 배선 스페이서(150)는 셀 절연막(130) 상에 형성될 수 있다. 배선 스페이서(150)는 배선 도전막(140) 및 배선 캡핑막(144)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
배선 스페이서(150)는 단일막일 수 있으나, 도시된 것처럼, 배선 스페이서(150)는 제1 스페이서(151) 및 제2 스페이서(152)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 및 제2 스페이서(151, 152)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air), 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(170)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 제1 층간 절연막(170)은 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 구조체(110)와 중첩되도록 형성될 수 있다.
제1 층간 절연막(170)은 게이트 구조체(110) 상에 형성되고, 제1 방향(X)을 따라 길게 연장될 수 있다. 제1 층간 절연막(170)은 제2 방향(Y)으로 연장되는 비트 라인 구조체(145)와 교차할 수 있다. 인접하는 제1 층간 절연막(170) 사이의 공간은 기판(100) 및 소자 분리막(105)과 수직적으로 중첩될 수 있다.
제1 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(170)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 4에서, 기판(100)의 상면으로부터 제1 층간 절연막(170)의 상면까지의 높이는 기판(100)의 상면으로부터 비트 라인 구조체(145)의 상면까지의 높이보다 낮은 것으로 도시되었지만, 이에 제한되는 것은 아니다.
매몰 컨택 리세스(125)는 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 매몰 컨택 리세스(125)는 기판(100) 및 소자 분리막(105)에 걸쳐 형성될 수 있다. 매몰 컨택 리세스(125)는 기판(100)과 연결될 수 있다.
매몰 컨택 리세스(125)는 게이트 구조체(110)의 적어도 일측에 형성될 수 있다. 또한, 매몰 컨택 리세스(125)는 배선 도전막(140)의 적어도 일측에 형성될 수 있다.
도 2에 의해 도시된 단면도에서, 소자 분리막(105)은 제1 영역(105_1) 및 제2 영역(105_2)을 포함할 수 있다. 소자 분리막의 제1 영역(105_1) 및 소자 분리막의 제2 영역(105_2)은 서로 인접하고, 서로 간에 분리될 수 있다. 인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 중 비트 라인 컨택(146)과 연결된 제1 배선 도전막(140_1)은 기판(100) 상에 형성될 수 있다. 제2 배선 도전막(140_2)은 소자 분리막의 제2 영역(105_2) 상에 형성될 수 있다.
인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 사이에, 기판(100) 및 소자 분리막의 제1 영역(105_1)이 배치될 수 있다. 도 2에서, 매몰 컨택 리세스(125)는 소자 분리막의 제1 영역(105_1)과, 소자 분리막의 제1 영역(105_1) 및 소자 분리막의 제2 영역(105_2) 사이의 기판(100) 내에 형성될 수 있다.
기판(100)의 상면으로부터 매몰 컨택 리세스(125)의 바닥면까지의 깊이는 기판(100)의 상면으로부터 비트 라인 컨택(146)의 바닥면까지의 깊이보다 작을 수 있다.
또한, 기판(100)의 상면으로부터 매몰 컨택 리세스(125)의 바닥면까지의 깊이는 기판(100)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다. 또는, 게이트 구조체(110)의 상면으로부터 매몰 컨택 리세스(125)의 바닥면까지의 깊이는 게이트 구조체(110)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다.
스토리지 컨택(120)은 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이에 형성될 수 있다. 스토리지 컨택(120)은 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)과 비트 라인 컨택(146) 사이에, 게이트 구조체(110)가 위치할 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 매몰 컨택 리세스(125)를 채울 수 있다. 또한, 스토리지 컨택(120)은 배선 스페이서(150)의 측벽 및 제1 층간 절연막(170)의 측벽을 따라 연장되는 부분을 포함할 수 있다.
스토리지 컨택(120)은 하부(121)와 상부(122)를 포함할 수 있다. 스토리지 컨택의 하부(121)는 매몰 컨택 리세스(125)를 채울 수 있다. 즉, 스토리지 컨택의 하부(121)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 스토리지 컨택의 상부(122)는 스토리지 컨택의 하부(121) 상에 형성된다. 스토리지 컨택의 상부(122)는 배선 스페이서(150)의 측벽 및 제1 층간 절연막(170)의 측벽을 따라 연장될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160)는 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(145)의 상면의 일부와 중첩될 수도 있고, 비트 라인 구조체(145)의 상면과 중첩되지 않을 수도 있다.
스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(180)은 스토리지 패드(160), 비트 라인 구조체(145) 및 제1 층간 절연막(170) 상에 형성될 수 있다. 제2 층간 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 제2 층간 절연막(180)은 스토리지 패드(160)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
제2 층간 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 제2 층간 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터(190)는 제2 층간 절연막(180)에 형성될 수 있다. 커패시터(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 즉, 커패시터(190)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다.
도 2 내지 도 7을 참고하면, 커패시터(190)는 하부 전극(191), 하부 유전층(192), 삽입 전극막(193), 상부 유전층(194) 및 상부 전극(195)을 포함할 수 있다.
하부 전극(191)은 예를 들어, 필러 형상을 가질 수 있다. 좀 더 구체적으로, 하부 전극(191)은 기판(100)의 두께 방향으로 연장될 수 있다. 도 1의 인접하는 워드 라인(WL) 사이를 제1 방향(X)을 따라 자른 단면인 도 2에서, 하부 전극(191)은 제1 측벽(191s1) 및 제2 측벽(191s2)을 포함할 수 있다. 제1 측벽(191s1) 및 제2 측벽(191s2)은 서로 반대될 수 있다.
하부 전극(191)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
하부 유전층(192)은 하부 전극(191) 상에 형성된다. 하부 유전층(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 하부 유전층(192)은 하부 전극(191)의 제1 측벽(191s1), 제2 측벽(191s2) 및 상면을 따라 연장될 수 있다.
하부 유전층(192)은 예를 들어, 지르코늄 산화물, 하프늄 산화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
삽입 전극막(193)은 하부 유전층(192) 상에 형성된다. 삽입 전극막(193)은 하부 유전층(192) 및 상부 유전층(194) 사이에 형성될 수 있다. 삽입 전극막(193)은 하부 유전층(192)의 프로파일을 따라 형성될 수 있다. 삽입 전극막(193)은 하부 유전층(192)의 외측벽을 따라 연장될 수 있다. 삽입 전극막(193)은 하부 유전층(192)과 접촉할 수 있다.
삽입 전극막(193)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 즉, 삽입 전극막(193)은 예를 들어, 티타늄 질화물을 포함할 수 있다.
상부 유전층(194)은 삽입 전극막(193) 상에 형성된다. 상부 유전층(194)은 하부 유전층(192) 및 상부 전극(195) 사이에 형성될 수 있다. 상부 유전층(194)은 삽입 전극막(193)의 프로파일을 따라 형성될 수 있다. 상부 유전층(194)은 삽입 전극막(193)의 외측벽을 따라 연장될 수 있다. 상부 유전층(194)은 삽입 전극막(193)과 접촉할 수 있다.
상부 유전층(194)은 티타늄 산화물을 포함할 수 있다. 구체적으로, 상부 유전층(194)은 제1 금속 및 제2 금속이 도핑된 티타늄 산화물을 포함할 수 있다. 제1 금속은 제2 금속과 다를 수 있다.
상부 유전층(194)은 상부 전극(195)과 멀어질수록 제1 금속 및 제2 금속의 농도가 작아질 수 있다.
참고적으로, 도 6 및 도 7의 그래프는 도 5의 상부 유전층(194) 내의 A-B를 따라 제1 금속 및 제2 금속의 농도 분포를 설명하기 위한 그래프이다. 도 6 및 도 7에 도시된 바와 같이, 상부 유전층(194)은 상부 전극(195)과 멀어질수록 제1 금속 및 제2 금속의 농도가 작아질 수 있다.
그래프의 형태는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 금속 및 제2 금속의 농도는 일차함수 그래프의 형태로 감소할 수 있다.
제1 금속은 산화물 형성시 3가 양이온이 되는 금속일 수 있다. 제1 금속은 산화물 형성시 밴드갭 에너지가 5eV 이상일 수 있다.
제1 금속은 예를 들어, 악티늄 산화물(Actinium(III) oxide; Ac2O3), 알루미늄 산화물(Aluminium oxide; Al2O3), 안티모니 삼산화물(Antimony trioxide; Sb2O3), 비소 삼산화물(Arsenic trioxide; As2O3), 비스무트 산화물(Bismuth(III) oxide; Bi2O3), 붕소 삼산화물(Boron trioxide; B2O3), 세륨 산화물(Cerium(III) oxide; Ce2O3), 크로뮴 산화물(Chromium(III) oxide; Cr2O3), 코발트 산화물(Cobalt(III) oxide; Co2O3), 이질소 삼산화물(Dinitrogen trioxide; N2O3), 디스프로슘(Dysprosium(III) oxide; Dy2O3), 에르븀 산화물(Erbium(III) oxide; Er2O3), 유로퓸 산화물(Europium(III) oxide; Eu2O3), 가돌리늄 산화물(Gadolinium(III) oxide; Gd2O3), 갈륨 산화물(Gallium(III) oxide; Ga2O3), 홀뮴 산화물(Holmium(III) oxide; Ho2O3), 인듐 산화물(Indium(III) oxide; In2O3), 철 산화물(Iron(III) oxide; Fe2O3), 란타늄 산화물(Lanthanum oxide; La2O3), 루테튬 산화물(Lutetium(III) oxide; Lu2O3), 망간 산화물(Manganese(III) oxide; Mn2O3), 네오디뮴 산화물(Neodymium(III) oxide; Nd2O3), 니켈 산화물(Nickel(III) oxide; Ni2O3), 인 일산화물(Phosphorus monoxide; PO), 인 삼산화물(Phosphorus trioxide; P4O6), 프라세오디뮴 산화물(Praseodymium(III) oxide; Pr2O3), 프로메튬 산화물(Promethium(III) oxide; Pm2O3) , 로듐 산화물(Rhodium(III) oxide; Rh2O3), 사마륨 산화물(Samarium(III) oxide; Sm2O3), 스칸듐 산화물(Scandium oxide; Sc2O3), 테르븀 산화물(Terbium(III) oxide; Tb2O3) , 탈륨 산화물(Thallium(III) oxide; Tl2O3), 툴륨 산화물(Thulium(III) oxide; Tm2O3), 티타늄 산화물(Titanium(III) oxide; Ti2O3), 텅스텐 산화물(Tungsten(III) oxide; W2O3), 바나듐 산화물(Vanadium(III) oxide; V2O3), 이테르븀 산화물(Ytterbium(III) oxide; Yb2O3), 이트륨 산화물(Yttrium(III) oxide; Y2O3) 중 적어도 하나를 포함할 수 있다.
제2 금속은 산화물 형성시 5가 양이온이 되는 금속일 수 있다. 제2 금속은 예를 들어, 안티모니 오산화물(Antimony pentoxide; Sb2O5), 비소 오산화물(Arsenic pentoxide; As2O5), 니오븀 오산화물(Niobium pentoxide; Nb2O5), 인 오산화물(Phosphorus pentoxide; P2O5), 프로트악티늄 산화물(Protactinium(V) oxide; Pa2O5), 탄탈륨 오산화물(Tantalum pentoxide; Ta2O5), 바나듐 산화물(Vanadium(V) oxide; V2O5) 중 적어도 하나를 포함할 수 있다.
상부 전극(195)은 상부 유전층(194) 상에 형성된다. 상부 전극(195)은 상부 유전층(194)의 외측벽을 감쌀 수 있다. 상부 전극(195)의 일부는 인접하는 하부 전극(191) 사이에 개재될 수 있다. 상부 전극(195)은 상부 유전층(194)과 접촉할 수 있다.
상부 전극(195)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 즉, 상부 전극(195)은 예를 들어, 티타늄 질화물을 포함할 수 있다.
도 8은 도 4의 R 영역을 확대하여 도시한 예시적인 도면이다. 도 9는 도 1의 I-I를 따라서 절단한 예시적인 단면도이다.
참고적으로, 도 8 및 도 9는 본 발명의 기술적 사상에 따른 몇몇 실시예들에 따른 반도체 장치를 예시적으로 도시한다.
도 4 및 도 8을 참고하면, 상부 유전층(194)은 복합막일 수 있다.
상부 유전층(194)은 제1 상부 유전층(194a), 제2 상부 유전층(194b) 및 제3 상부 유전층(194c)을 포함할 수 있다.
제1 상부 유전층(194a) 내지 제3 상부 유전층(194c)은 삽입 전극막(193) 상에 순서대로 적층될 수 있다. 제1 상부 유전층(194a)은 삽입 전극막(193)의 프로파일을 따라 형성될 수 있다. 제1 상부 유전층(194a)은 삽입 전극막(193)의 외측벽을 따라 연장될 수 있다. 제2 상부 유전층(194b)은 제1 상부 유전층(194a)의 프로파일을 따라 형성될 수 있다. 제2 상부 유전층(194b)은 제1 상부 유전층(194a)의 외측벽을 따라 연장될 수 있다. 제3 상부 유전층(194c)은 제2 상부 유전층(194b)의 프로파일을 따라 형성될 수 있다. 제3 상부 유전층(194c)은 제2 상부 유전층(194b)의 외측벽을 따라 연장될 수 있다.
제1 상부 유전층(194a)은 티타늄 산화물을 포함할 수 있다.
제2 상부 유전층(194b)은 제1 금속(A) 산화물을 포함할 수 있다. 제1 금속(A) 산화물은 A2O3의 형태로 산소와 결합할 수 있다. 제1 금속 산화물은 밴드갭 에너지가 5eV이상일 수 있다.
제1 금속은 예를 들어, 악티늄 산화물(Actinium(III) oxide; Ac2O3), 알루미늄 산화물(Aluminium oxide; Al2O3), 안티모니 삼산화물(Antimony trioxide; Sb2O3), 비소 삼산화물(Arsenic trioxide; As2O3), 비스무트 산화물(Bismuth(III) oxide; Bi2O3), 붕소 삼산화물(Boron trioxide; B2O3), 세륨 산화물(Cerium(III) oxide; Ce2O3), 크로뮴 산화물(Chromium(III) oxide; Cr2O3), 코발트 산화물(Cobalt(III) oxide; Co2O3), 이질소 삼산화물(Dinitrogen trioxide; N2O3), 디스프로슘(Dysprosium(III) oxide; Dy2O3), 에르븀 산화물(Erbium(III) oxide; Er2O3), 유로퓸 산화물(Europium(III) oxide; Eu2O3), 가돌리늄 산화물(Gadolinium(III) oxide; Gd2O3), 갈륨 산화물(Gallium(III) oxide; Ga2O3), 홀뮴 산화물(Holmium(III) oxide; Ho2O3), 인듐 산화물(Indium(III) oxide; In2O3), 철 산화물(Iron(III) oxide; Fe2O3), 란타늄 산화물(Lanthanum oxide; La2O3), 루테튬 산화물(Lutetium(III) oxide; Lu2O3), 망간 산화물(Manganese(III) oxide; Mn2O3), 네오디뮴 산화물(Neodymium(III) oxide; Nd2O3), 니켈 산화물(Nickel(III) oxide; Ni2O3), 인 일산화물(Phosphorus monoxide; PO), 인 삼산화물(Phosphorus trioxide; P4O6), 프라세오디뮴 산화물(Praseodymium(III) oxide; Pr2O3), 프로메튬 산화물(Promethium(III) oxide; Pm2O3) , 로듐 산화물(Rhodium(III) oxide; Rh2O3), 사마륨 산화물(Samarium(III) oxide; Sm2O3), 스칸듐 산화물(Scandium oxide; Sc2O3), 테르븀 산화물(Terbium(III) oxide; Tb2O3) , 탈륨 산화물(Thallium(III) oxide; Tl2O3), 툴륨 산화물(Thulium(III) oxide; Tm2O3), 티타늄 산화물(Titanium(III) oxide; Ti2O3), 텅스텐 산화물(Tungsten(III) oxide; W2O3), 바나듐 산화물(Vanadium(III) oxide; V2O3), 이테르븀 산화물(Ytterbium(III) oxide; Yb2O3), 이트륨 산화물(Yttrium(III) oxide; Y2O3) 중 적어도 하나를 포함할 수 있다.
제3 상부 유전층(194c)은 제2 금속(B) 산화물을 포함할 수 있다. 제2 금속은 제1 금속과 다를 수 있다. 제1 금속(B) 산화물은 B2O5의 형태로 산소와 결합할 수 있다.
제2 금속은 예를 들어, 안티모니 오산화물(Antimony pentoxide; Sb2O5), 비소 오산화물(Arsenic pentoxide; As2O5), 니오븀 오산화물(Niobium pentoxide; Nb2O5), 인 오산화물(Phosphorus pentoxide; P2O5), 프로트악티늄 산화물(Protactinium(V) oxide; Pa2O5), 탄탈륨 오산화물(Tantalum pentoxide; Ta2O5), 바나듐 산화물(Vanadium(V) oxide; V2O5) 중 적어도 하나를 포함할 수 있다.
도 9를 참고하면, 하부 전극(191)은 예를 들어, 실린더 형상을 가질 수 있다. 좀 더 구체적으로, 하부 전극(191)은 기판(100)의 두께 방향으로 연장되는 측벽부(191_1)와, 기판(100)의 상면과 나란한 바닥부(191_2)를 포함할 수 있다. 하부 전극의 바닥부(191_2)는 하부 전극의 측벽부(191_1)를 연결할 수 있다.
하부 유전층(192)은 하부 전극(191) 상에 형성된다. 하부 유전층(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 하부 유전층(192)은 하부 전극(191)의 외측벽 및 내측벽을 따라 형성될 수 있다. 하부 유전층(192)의 일부는 하부 전극의 측벽부(191_1) 사이에 개재될 수 있다.
삽입 전극막(193)은 하부 유전층(192) 상에 형성된다. 삽입 전극막(193)은 하부 유전층(192)의 프로파일을 따라 형성될 수 있다. 삽입 전극막(193)은 하부 유전층(192)의 외측벽을 따라 연장될 수 있다. 삽입 전극막(193)의 일부는 하부 전극의 측벽부(191_1) 사이에 개재될 수 있다.
상부 유전층(194)은 삽입 전극막(193) 상에 형성된다. 상부 유전층(194)은 삽입 전극막(193)의 프로파일을 따라 형성될 수 있다. 상부 유전층(194)은 삽입 전극막(193)의 외측벽을 따라 연장될 수 있다. 상부 유전층(194)의 일부는 하부 전극의 측벽부(191_1) 사이에 개재될 수 있다.
상부 전극(195)은 상부 유전층(194) 상에 형성된다. 상부 전극(195)은 상부 유전층(194)의 외측벽을 감쌀 수 있다. 상부 전극(195)의 일부는 인접하는 하부 전극(191) 사이에 개재될 수 있다. 상부 전극(195)의 일부는 하부 전극의 측벽부(191_1) 사이에 개재될 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃이다. 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 12는 도 10의 C-C 및 D-D를 따라 절단한 단면도이다.
설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 것은 간략히 하거나 생략한다.
도 10 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(200)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
몇몇 실시예들에 따른 반도체 장치는 기판(200), 복수의 제1 배선 도전막(420), 채널층(430), 게이트 전극(440), 게이트 절연막(450) 및 커패시터(480)를 포함할 수 있다.
기판(200) 상에는 하부 절연층(412)이 배치될 수 있다. 하부 절연층(412) 상에 복수의 제1 배선 도전막(420)이 제1 방향(X)으로 서로 이격되고 제2 방향(Y)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 배선 도전막(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 방향(Y)으로 연장될 수 있다. 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 배선 도전막(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 배선 도전막(420)은 비트 라인으로 기능할 수 있다.
복수의 제1 배선 도전막(420)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 배선 도전막(420)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 배선 도전막(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 배선 도전막(420)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 배선 도전막(420) 상에서 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 방향(X)에 따른 제1 폭과 제3 방향(Z)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 여기에서 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 교차하고, 예를 들어, 기판(200)의 상면과 수직인 방향일 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제3 소오스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제4 소오스/드레인 영역(도시 생략)으로 기능하며, 상기 제3 및 제4 소오스/드레인 영역 사이의 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(430)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 방향(X)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다. 게이트 전극(440)에 포함된 물질은 게이트 전극(112)에 관한 설명과 동일할 수 있다.
게이트 절연막(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 10에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연막(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연막(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연막(450)은 게이트 전극(440)의 연장 방향(즉, 제1 방향(X))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연막(450)과 접촉할 수도 있다. 예시적인 실시예들에서, 게이트 절연막(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 방향(Y)을 따라 연장될 수 있다. 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한, 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치될 수 있다. 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 제2 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 컨택(460)이 배치될 수 있다. 커패시터 컨택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(460)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 컨택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 식각 정지막(470)이 배치될 수 있다. 식각 정지막(470) 상에 커패시터(480)가 배치될 수 있다. 커패시터(480)에 관한 설명은 도 1 내지 도 8을 이용하여 설명한 커패시터(190)와 동일할 수 있다.
커패시터(480)는 하부 전극(481), 하부 유전층(482), 삽입 전극막(483), 상부 유전층(484) 및 상부 전극(485)을 포함할 수 있다.
하부 전극(481)은 식각 정지막(470)을 관통하여 커패시터 컨택(460)의 상면에 전기적으로 연결될 수 있다. 하부 전극(481)은 제3 방향(Z)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(481)은 커패시터 컨택(460)과 수직 오버랩되도록 배치되고, 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 컨택(460)과 하부 전극(481) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(481)은 육각형 형상으로 배열될 수도 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃이다. 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 것은 간략히 하거나 생략한다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(200), 복수의 제1 배선 도전막(420A), 채널 구조물(430A), 컨택 게이트 전극(440A), 복수의 제2 배선 도전막(442A) 및 커패시터(480)를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(200)에는 제1 소자 분리 패턴(412A) 및 제2 소자 분리 패턴(414A)에 의해 복수의 제2 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 제2 활성 영역(AC) 내에 배치될 수 있다. 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소오스/드레인 영역(SD1)이 배치될 수 있다. 제1 및 제2 활성 필라(430A1, 430A2)의 상측에 제2 소오스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 배선 도전막(420A)은 복수의 제2 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(Y)으로 연장될 수 있다. 복수의 제1 배선 도전막(420A) 중 하나의 제1 배선 도전막(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있다. 하나의 제1 배선 도전막(420A)은 제1 소오스/드레인 영역(SD1) 상에 배치될 수 있다. 하나의 제1 배선 도전막(420A)에 인접한 다른 하나의 제1 배선 도전막(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 배선 도전막(420A) 중 하나의 제1 배선 도전막(420A)은, 하나의 제1 배선 도전막(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(Y)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 컨택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 컨택 게이트 전극(440A)이 배치될 수 있다. 하나의 컨택 게이트 전극(440A)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 컨택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 컨택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 게이트 절연막(450A)이 배치될 수 있다. 복수의 제2 배선 도전막(442A)은 컨택 게이트 전극(440A)의 상면 상에서 제1 방향(X)으로 연장될 수 있다. 복수의 제2 배선 도전막(442A)은 반도체 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 컨택(460A)이 배치될 수 있다. 커패시터 컨택(460A)은 제2 소오스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 컨택(460A) 상에 커패시터(480)가 배치될 수 있다.
커패시터(480)에 관한 설명은 도 1 내지 도 8을 이용하여 설명한 커패시터(190)와 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 게이트 구조체
140: 배선 도전막 190, 480: 커패시터
191: 하부 전극 192: 하부 유전층
193: 삽입 전극막 194: 상부 유전층
195: 상부 전극

Claims (10)

  1. 하부 전극;
    상기 하부 전극 상의 하부 유전층;
    상기 하부 유전층 상의 상부 전극;
    상기 하부 유전층과 상기 상부 전극 사이에 형성된 상부 유전층; 및
    상기 하부 유전층과 상기 상부 유전층 사이에 형성된 삽입 전극막을 포함하고,
    상기 상부 유전층은 티타늄 산화물을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 유전층은 제1 금속 및 상기 제1 금속과 다른 제2 금속이 도핑된 티타늄 산화물을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 상부 유전층은 상기 상부 전극과 멀어질수록 제1 금속 및 제2 금속의 농도가 작아지는 반도체 장치.
  4. 제1 항에 있어서,
    상기 상부 유전층은 상기 삽입 전극막 상에 순서대로 적층되는 제1 상부 유전층, 제2 상부 유전층 및 제3 상부 유전층을 포함하고,
    상기 제1 상부 유전층은 티타늄 산화물을 포함하고,
    상기 제2 상부 유전층은 제1 금속 산화물을 포함하고,
    상기 제3 상부 유전층은 제2 금속 산화물을 포함하고,
    제1 금속(A)은 제2 금속(B)과 다르고,
    상기 제1 금속 산화물은 A2O3의 형태로 산소와 결합하고,
    상기 제2 금속 산화물은 B2O5의 형태로 산소와 결합하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 금속 산화물은 밴드갭 에너지가 5eV 이상인 반도체 장치.
  6. 제1 유전층;
    상기 제1 유전층 상에, 상기 제1 유전층과 접촉하는 제1 도전층;
    상기 제1 도전층 상에, 상기 제1 도전층과 접촉하는 제2 유전층; 및
    상기 제2 유전층 상에, 상기 제2 유전층과 접촉하는 제2 도전층을 포함하고,
    상기 제1 도전층 및 상기 제2 도전층은 각각 티타늄 질화물(TiN)을 포함하고,
    상기 제1 유전층은 지르코늄 산화물, 하프늄 산화물 및 알루미늄 산화물 중 적어도 하나를 포함하고,
    상기 제2 유전층은 티타늄 산화물을 포함하는 반도체 장치.
  7. 기판 내의 트렌치;
    상기 트렌치의 일부를 채우는 게이트 전극;
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 기판과 연결되는 매몰 컨택;
    상기 매몰 컨택 상의 랜딩 패드; 및
    상기 랜딩 패드와 연결되는 커패시터를 포함하고,
    상기 커패시터는,
    서로 반대되는 제1 측벽 및 제2 측벽을 포함하는 하부 전극과,
    상기 하부 전극의 상기 제1 측벽, 상기 제2 측벽 및 상면을 따라 연장되는 하부 유전층과,
    상기 하부 유전층 상에, 상기 하부 유전층과 접촉하고 상기 하부 유전층의 프로파일을 따라 연장되는 삽입 전극막과,
    상기 삽입 전극막 상에, 상기 삽입 전극막과 접촉하고 상기 삽입 전극막의 프로파일을 따라 연장되는 상부 유전층과,
    상기 상부 유전층 상에, 상기 상부 유전층을 덮는 상부 전극을 포함하고,
    상기 상부 유전층은 티타늄 산화물을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 상부 유전층은 제1 금속 및 상기 제1 금속과 다른 제2 금속이 도핑된 티타늄 산화물을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 상부 유전층은 상기 상부 전극과 멀어질수록 제1 금속 및 제2 금속의 농도가 작아지는 반도체 장치.
  10. 제7 항에 있어서,
    상기 상부 유전층은 상기 삽입 전극막 상에 순서대로 적층되는 제1 상부 유전층, 제2 상부 유전층 및 제3 상부 유전층을 포함하고,
    상기 제1 상부 유전층은 티타늄 산화물을 포함하고,
    상기 제2 상부 유전층은 제1 금속 산화물을 포함하고,
    상기 제3 상부 유전층은 제2 금속 산화물을 포함하고,
    제1 금속(A)은 제2 금속(B)과 다르고,
    상기 제1 금속 산화물은 A2O3의 형태로 산소와 결합하고,
    상기 제2 금속 산화물은 B2O5의 형태로 산소와 결합하는 반도체 장치.
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