KR20210155722A - 통합 고밀도 mim 커패시터를 형성하기 위한 구조물 및 방법 - Google Patents

통합 고밀도 mim 커패시터를 형성하기 위한 구조물 및 방법 Download PDF

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Abstract

초고밀도 금속-절연체-금속(super high density metal-insulator-metal; SHDMIM) 커패시터 및 반도체 디바이스를 형성하는 방법이 본 명세서에 개시된다. 방법은 반도체 기판 위에 제1 절연층 및 제1 절연층 위에 일련의 유전체층에 의해 분리된 일련의 전도성층을 퇴적하는 단계를 포함하고, 일련의 전도성층은 디바이스 전극 및 더미 금속판을 포함한다. 일련의 전도성층을 관통한 제1 세트의 콘택 플러그가 일련의 전도성층의 제1 부분의 하나 이상의 전도성층과 접촉한다. 일련의 유전체층을 관통한 제2 세트의 콘택 플러그는 일련의 전도성층의 제2 부분과의 접촉을 피하고, 일련의 전도성층의 제2 부분은 전기적으로 부유한다.

Description

통합 고밀도 MIM 커패시터를 형성하기 위한 구조물 및 방법{STRUCTURE AND METHOD FOR FORMING INTEGRATED HIGH DENSITY MIM CAPACITOR}
금속-절연체-금속(Metal-Insulator-Metal; MIM) 커패시터는 혼합 신호 회로, 아날로그 회로, 무선 주파수(Radio Frequency; RF) 회로, 동적 랜덤 액세스 메모리(Dynamic Random Access Memories; DRAM), 임베디드 DRAM 및 로직 연산 회로와 같은 기능 회로에 널리 사용되었다. 시스템 온 칩(system-on-chip) 응용에서 상이한 기능 회로에 대한 상이한 커패시터를 동일한 칩에 통합해야 상이한 용도로 사용할 수 있다. 예를 들어, 혼합 신호 회로에서 커패시터는 디커플링 커패시터 및 고주파 노이즈 필터로 사용된다. DRAM 및 임베디드 DRAM 회로의 경우 커패시터가 메모리 저장에 사용되며; RF 회로의 경우 커패시터는 커플링 및/또는 바이패싱을 위해 발진기 및 위상 편이 네트워크에 사용된다. 마이크로프로세서의 경우 커패시터가 디커플링에 사용된다. 이러한 커패시터를 동일한 칩에 결합하는 전통적인 방법은 상이한 금속층에서 이들을 제조하는 것이다.
디커플링 커패시터는 전기 네트워크의 일부를 다른 부분과 디커플링하는 데 사용된다. 특정 회로 요소로 인해 발생하는 노이즈는 디커플링 커패시터를 통해 션트되므로(shunted) 인접 회로에 대한 노이즈 생성 회로 요소의 영향을 줄인다. 또한 디커플링 커패시터는 전원 공급 장치에도 사용되므로 전원 공급 장치가 전류 인출(current-draw)의 변동을 수용할 수 있으므로 전원 공급 전압의 변동이 최소화된다. 디바이스의 전류 인출이 변경되면 전원 공급 장치 자체가 변경 사항에 즉시 응답할 수 없다. 따라서 디커플링 커패시터는 전류 인출에 응답하여 전원 공급 전압을 유지하기 위한 전원 저장소로 작동할 수 있다.
집적 회로의 패키지는 점점 더 복잡해지고 있고, 더 많은 디바이스 다이가 더 많은 기능을 성취하기 위해 동일한 패키지 내에 패키징되고 있다. 예를 들어, SoIC(System on Integrate Chip)는 동일한 패키지에 프로세서 및 메모리 큐브와 같은 복수의 디바이스 다이를 포함하도록 개발되었다. SoIC는 상이한 기술을 사용하여 형성된 디바이스 다이를 포함할 수 있으며 동일한 디바이스 다이에 상이한 기능부를 본딩하여 시스템을 형성할 수 있다. 이를 통해 제조 비용을 절감하고 디바이스 성능을 최적화할 수 있다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따라 함께 결합되는 2개의 패키지 구성 요소의 사시도를 도시한다.
도 2는 일부 실시예들에 따른 웨이퍼의 평면도를 도시한다.
도 3a 및 3b 내지 도 20a 및 20b는 일부 실시예에 따른 패키지 디바이스의 형성에 있어서 중간도를 도시한다.
도 21a, 21b, 21c 및 21d는 일부 실시예에 따른 더미 금속판층(dummy metal plate layer)의 도면을 도시한다.
도 22 내지 24는 일부 실시예에 따른 패키징된 디바이스의 다양한 구성을 도시한다.
도 25 내지 27은 제2 패키지 구성 요소 및 제1 패키지 구성 요소에 대한 제2 패키지 구성 요소의 본딩을 도시한다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 구성 요소들 및 배열들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
일부 실시예에 따라 커패시터를 포함하는 반도체 다이/웨이퍼 및 그 형성 방법이 제공된다. 커패시터를 형성하는 중간 단계들이 예증된다. 실시예의 변형예가 논의된다. 다양한 도면들 및 예증적 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다.
초고밀도 금속-절연체-금속(MIM)(MIM SHD 또는 SHDMIM) 커패시터 및 반도체 디바이스를 형성하는 방법이 여기에 개시된다. SHDMIM이 디바이스 다이의 일부 구역에 형성되고 디바이스 다이의 다른 구역에 형성되지 않은 경우, 캡핑층(capping layer)이 형성될 때, 캡핑층은 평평한(level) 상부 표면을 갖지 않을 수 있다. 그 결과, 이후에 형성되는 관통 비아 및 랜딩부(landings)는 평평하지 않은 상부 표면을 갖게 형성될 수 있다. 이러한 불균일성은 유전체 본딩층으로 더 전파되어 비평면 본딩 표면으로 인해 본드 실패(bond failure)를 일으킬 수 있다. 실시예는 유리하게는 캡핑층의 불균일성을 방지하기 위해 SHDMIM 층을 패딩하는 데 필요한 더미 금속판을 포함한다. 더미 금속판을 형성하는 프로세스는 SHDMIM 디바이스를 위한 일련의 금속층 및 교번 유전체층을 퇴적하는 단계, 각각의 금속층 후에, 제1 금속층을 SHDMIM 디바이스를 위한 금속화 및 더미 금속판을 위한 금속화로 패터닝하는 단계를 포함한다. 더미 금속판은 후속적으로 형성되는 랜딩 패드 비아 및/또는 본드 패드 비아를 위한 차단 구역(keep-out-zone; KOZ)을 포함하도록 패터닝될 수 있다. SHDMIM 디바이스를 통해 형성된 다른 랜딩 패드 비아 및/또는 본드 패드 비아는 SHDMIM 디바이스의 금속층을 반도체 기판의 하나 이상의 능동 디바이스에 결합시킨다.
도 1은 일부 실시예에 따른 중간 단계에서 SoIC 패키지 디바이스의 사시도를 도시한다. 디바이스 다이(105)는 중앙 처리 장치(Central Processing Unit; CPU) 다이, 마이크로 제어 유닛(Micro Control Unit; MCU) 다이, 입출력(input-output; IO) 다이, 베이스밴드(BaseBand; BB) 다이, 애플리케이션 프로세서(Application processor; AP) 다이 등과 같은 로직 다이일 수 있다. 디바이스 다이(105)는 또한 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이 또는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이 등과 같은 메모리 다이일 수 있다. 디바이스 다이(105)는 웨이퍼의 일부일 수 있다(도 2 참조). 디바이스 다이(405)는 디바이스 다이(105)에 전기적으로 본딩된다. 디바이스 다이(405)는 CPU 다이, MCU 다이, IO 다이, 베이스 밴드 다이 또는 AP 다이일 수 있는 로직 다이일 수 있다. 디바이스 다이(405)는 또한 메모리 다이일 수 있다. 디바이스 다이(405) 중 다수는 디바이스 다이(105)에 본딩될 수 있으며, 각각은 상이한 기능성을 갖는다.
도 2는 내부에 다수의 디바이스 다이(105)가 규정된 패키지 구성 요소(100)(도시된 바와 같이 웨이퍼일 수 있음)를 도시한다. 디바이스 다이(105)는 모두 동일한 설계 및 기능일 수 있거나 상이한 설계 및 기능일 수 있다. 점선은 디바이스 다이(105)가 후속 싱귤레이션 프로세스에서 서로 분리될 다이싱 라인(dicing lines)(106)을 나타낸다.
도 3a 및 3b 내지 도 20a 및 20b는 본 개시의 일부 실시예에 따른 SoIC 패키지와 같은 패키지 디바이스의 형성에서 중간 단계의 단면도를 도시한다. 도 3a는 패키지 구성 요소(100)의 형성에서 단면도를 도시한다. 도 3b는 패키지 구성 요소(100)의 형성에서 평면도(top-down view)(또는 평면도(plan view))를 도시한다. 도 3a의 도면은 도 3b의 라인 A-A를 따른 단면도이다. 본 개시의 일부 실시예에 따르면, 패키지 구성 요소(100)는 통합 회로 디바이스(122), 예를 들어 트랜지스터 및/또는 다이오드와 같은 능동 디바이스(102) 및 커패시터, 인덕터, 저항기 등과 같은 수동 디바이스를 포함하는 디바이스 웨이퍼의 일부이다. 능동 디바이스(102)는 단일 트랜지스터로 표현된다. 그러나, 당업자가 인식하는 바와 같이, 반도체 디바이스를 위한 설계의 원하는 구조적 및 기능적 요건을 생성하기 위해 다양한 능동 디바이스가 사용될 수 있다. 능동 디바이스(102)는 반도체 기판(120)의 표면 내부 또는 표면 상에 임의의 적절한 방법을 사용하여 형성될 수 있다. 패키지 구성 요소(100)는 내부에 복수의 디바이스 다이(105)를 포함할 수 있으며, 디바이스 다이(105)의 일부가 도시되어 있다. 이러한 도면은 단지 예시일뿐 제한이 아님을 이해해야 한다. 필요에 따라 세부 사항을 향상시키거나 세부 사항을 단순화하기 위해 예시된 피처가 축척대로 도시되지 않을 수 있다.
본 개시의 다른 실시예에 따르면, 패키지 구성 요소(100)는 수동 디바이스를(능동 디바이스는 없음) 포함한다. 일부 실시예에서, 그리고 아래 논의에서 참조되는 바와 같이, 패키지 구성 요소(100)는 디바이스 웨이퍼일 수 있다. 본 발명의 실시예는 인터포저 웨이퍼(interposer wafers)와 같은 다른 유형의 패키지 구성 요소에도 적용될 수 있다.
본 개시의 일부 실시예에 따르면, 웨이퍼(100)는 반도체 기판(120) 및 반도체 기판(120)의 상단 표면에 형성된 피처를 포함한다. 반도체 기판(120)은 결정 실리콘, 결정 게르마늄, 결정 실리콘 게르마늄 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족 화합물 반도체로 형성될 수 있다. 반도체 기판(120)은 또한 벌크 실리콘 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다. 얕은 트랜치 격리(Shallow Trench Isolation; STI) 영역(미도시됨)은 반도체 기판(120) 내의 활성 영역을 격리하기 위해 반도체 기판(120)에 형성될 수 있다. 도시되지는 않았지만, 관통 비아는 반도체 기판(120) 내로 연장되도록 형성될 수 있고, 관통 비아는 웨이퍼(100)의 양 측부 상의 피처를 전기적으로 상호 결합하는 데 사용된다.
본 개시의 일부 실시예에 따르면, 웨이퍼(100)는 반도체 기판(120)의 상단 표면 상에 형성되는 통합 회로 디바이스(122)를 포함한다. 예시적인 통합 회로 디바이스(122)는 상보성 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor; CMOS) 트랜지스터, 저항기, 커패시터, 다이오드 및/또는 등을 포함할 수 있다. 통합 회로 디바이스(122)의 세부 사항은 여기에서 설명되지 않는다. 다른 실시예들에 따르면, 웨이퍼(100)는 인터포저를 형성하기 위해 사용되며, 여기서 반도체 기판(120)은 반도체 기판 또는 유전체 기판일 수 있다.
층간 유전체(Inter-Layer Dielectric; ILD)(124)는 반도체 기판(120) 위에 형성되고, 통합 회로 디바이스(122)에서 트랜지스터의 게이트 스택들(도시되지 않음) 사이의 공간을 채운다. 일부 실시예에 따르면, ILD(124)는 실리콘 산화물로 형성된 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-Doped Phospho Silicate Glass), FSG(Fluorine-Doped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등으로 형성된다. ILD(124)는 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다.
콘택 플러그(128)는 ILD(124)에 형성되고, 통합 회로 디바이스(122)를 위에 놓인 금속 라인(134) 및 비아(136)에 전기적으로 접속하는 데 사용된다. 본 개시의 일부 실시예에 따르면, 콘택 플러그(128)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금, 및/또는 이들의 다층으로부터 선택된 전도성 재료로 형성된다. 콘택 플러그(128)의 형성은 ILD(124)에 콘택 개구를 형성하는 것과, 콘택 개구에 전도성 재료(들)를 채우고, ILD(124)의 상단 표면과 콘택 플러그(128)의 상단 표면을 수평이 되게 하기 위해 평탄화(예를 들면, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스)를 수행하는 것을 포함할 수 있다.
ILD(124) 및 콘택 플러그(128) 위에는 상호접속 구조물(130)이 존재한다. 상호접속 구조물(130)은 유전체층(132)과, 이 유전체층(132) 내에 형성된 금속 라인(134)과 비아(136)를 포함한다. 유전체층(132)은 이하에서 대안적으로 금속 간 유전체(Inter-Metal Dielectric; IMD) 층(132)으로 지칭된다. 본 개시의 일부 실시예들에 따르면, 적어도 유전체층들(132) 층 하부층들은 약 3.0 또는 약 2.5보다 낮은 유전 상수(k 값)를 갖는 로우-k 유전체 재료로 형성된다. 유전체층(132)은 블랙 다이아몬드(Applied Materials사의 등록 상표명), 탄소 함유 로우-k 유전체 재료, 수소 실세스키옥산(Hydrogen SilsesQuioxane: HSQ), 메틸실세스키옥산(MethylSilsesQuioxane: MSQ) 등으로 형성될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 유전체층들(132)의 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은, 로우-k가 아닌 유전체 재료로 형성된다. 본 개시의 일부 실시예에 따르면, 유전체층(132)의 형성은 포로겐-함유 유전체 재료를 퇴적한 다음, 포로겐을 제거하기 위해 경화 프로세스를 수행하는 것을 포함하고, 따라서 나머지 유전체층(132)은 다공성이 된다. 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 정치층(미도시됨)은 IMD 층들(132) 사이에 형성되며, 간략화를 위해 도시되지 않는다.
금속 라인(134) 및 비아(136)는 유전체층(132) 내에 형성된다. 동일한 레벨에 있는 금속 라인(134)은 이하에서 통칭하여 금속층으로 지칭된다. 본 개시의 일부 실시예에 따르면, 상호접속 구조물(130)은 비아(136)를 통해 상호접속되는 복수의 금속층을 포함한다. 금속 라인(134) 및 비아(136)는 구리 또는 구리 합금으로 형성될 수 있고, 이들은 또한 다른 금속들로 형성될 수 있다. 형성 프로세스는 단일 다마신 및 이중 다마신 프로세스를 포함할 수 있다. 단일 다마신 프로세스에서, 먼저 유전체층(132) 중 하나에 트렌치를 형성한 다음 트렌치를 전도성 재료로 채운다. 그런 다음 CMP 프로세스와 같은 평탄화 프로세스를 수행하여 IMD 층의 상단 표면보다 높은 전도성 재료의 과잉 부분을 제거하여 트렌치에 금속 라인을 남긴다. 이중 다마신 프로세스에서, 트렌치와 비아 개구는 둘 다 IMD 층에 형성되고, 비아 개구는 밑에 있고 트렌치에 접속된다. 그 다음 전도성 재료는 트렌치와 비아 개구에 채워져 각각 금속 라인과 비아를 형성한다.
전도성 재료는 확산 장벽(예를 들어, 확산 배리어층(133)) 및 확산 장벽 위의 구리 함유 금속성 재료를 포함할 수 있다. 확산 배리어층(133)은, 예를 들어 유전체층(132) 내에 금속 라인(134)을 형성하는 데 사용되는 다마신 또는 이중 다마신 프로세스 동안 유전체층(132)에 형성된다. 예를 들어, 다마신 프로세스 동안, 트렌치는 유전체층(132) 내에, 그 내부에 형성될 전도성 피처의 원하는 깊이 및 형상으로 형성된다. 이와 같이, 유전체층(132)의 표면은 유전체층(132) 내에 형성된 트렌치의 프로파일에 의해 윤곽이 형성된다. 일단 개구가 형성되면, 확산 장벽 재료가 유전체층(132)의 윤곽이 있는 표면 위에 퇴적되고 이에 부합한다(conform). 일부 실시예에서, 확산 배리어층(133)의 재료는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등을 포함할 수 있으며, 확산 배리어층(133)은 약 50 Å과 약 100 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 두께가 확산 배리어층(133)에 사용될 수 있다.
확산 배리어층(133)이 퇴적되었으면, 전도성 충전 재료(예를 들어, 구리(Cu))가 확산 배리어층(133) 위에 퇴적되고, 일부 실시예에서, 전도성 충전 재료는 트렌치의 나머지 부분이 유전체층(132)의 평면 위의 레벨까지 오버필되도록(overfilled) 퇴적될 수 있다. 퇴적되면, 확산 배리어층(133)의 초과 부분 및 유전체층(132)의 평면 위로 연장되는 전도성 충전 재료의 초과 부분을 제거하기 위해 평탄화 프로세스(예를 들어, 화학 기계적 연마(CMP))가 수행될 수 있다. 이와 같이, 확산 배리어층(133)을 포함하는 금속 라인(134)은 도 3에 도시된 바와 같이 상호접속 구조물(130)의 유전체층(132) 내에 형성된다. 확산 배리어층(133)은 금속 라인(134)의 전도성 재료(예를 들어, 구리(Cu))가 유전체층(132)으로 확산되는 것을 방지하는 기능을 갖는다. 일부 실시예에서, 금속 라인(134)은 약 5,000 Å과 약 20,000 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 두께가 금속 라인(134)에 사용될 수 있다.
금속 라인(134)은 상단 금속 라인으로 지칭될 수 있는 금속 라인(134A)을 포함한다. 상단 금속 라인(134A)은 또한 집합적으로 상단 금속층이라고 지칭된다. 각각의 상단 유전체층(132A)은 USG(Un-doped Silicate Glass), 실리콘 산화물, 실리콘 질화물 등과 같은 로우-k가 아닌 유전체 재료로 형성될 수 있다. 상단 유전체층(132A)은 또한 하부 IMD 층(132)의 유사한 재료로부터 선택될 수 있는 로우-k 유전체 재료로 형성될 수 있다.
도 4a 및 4b에서, 일부 실시예에 따라, 선택적 에칭 정치층(138)이 상호접속 구조물(130) 위에 형성될 수 있다. 그러한 실시예에서, 에칭 정치층(138)은 상호접속 구조물(130)의 상단 층 위에 유전체 재료의 블랭킷층으로서 형성될 수 있고, 이에 의해 금속 라인(134)을 임의의 후속 형성되는 층으로부터 격리시킬 수 있다. 에칭 정치층(138)은 플라즈마 강화 화학 증기 퇴적(plasma enhance chemical vapor deposition; PECVD), 저압 화학 증기 퇴적(low-pressure chemical vapor deposition; LPCVD), 원자 층 퇴적(atomic layer deposition; ALD) 등을 사용하여 퇴적될 수 있다. 그러나, 에칭 정치층(138)을 형성하기 위해 임의의 적절한 재료 및 프로세스가 사용될 수 있다. 일부 실시예에 따르면, 에칭 정치층(138)은 약 500 Å과 약 1000 Å 사이의 두께로 실리콘 질화물(SiN) 층을 포함한다. 그러나, 임의의 적절한 재료 및 임의의 적절한 두께가 에칭 정치층(138)에 사용될 수 있다. 에칭 정치층(138)은 단순성을 위해 후속 도면에서 도시에서 생략된다.
도 5a 및 5b 내지 도 12a 및 12b는 내부에 형성된 SHDMIM 디바이스를 갖는 패시베이션 구조물(예를 들어, 도 12a의 패시베이션 구조물(200))의 형성에서의 중간 단계를 도시한다. 도 5a 및 5b에서, 절연층(219)은 상호접속 구조물(130)(또는 도 4a의 선택적 에칭 정치층(138)) 위에 형성될 수 있다. 일부 실시예에서, 절연층(219)은 약 2000 Å과 약 3000 Å 사이의 두께로 PEOX-USG(Plasma Enhanced Oxide Undoped Silicon Glass)로 형성될 수 있다. 일부 실시예에서, 절연층(219)은 실리콘 산화물의 TEOS(tetraethyl orthosilicate)로 형성된 층이다. 절연층(219)은 PECVD(Plasma Enhance Chemical Vapor Deposition), LPCVD(Low-Pressure Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 사용하여 블랭킷층으로 형성될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 두께 및 임의의 적절한 프로세스가 절연층(219)을 형성하기 위해 사용될 수 있다.
도 6a 및 6b에서, 하단 전극층(221)은 절연층(219) 위에 블랭킷 금속층으로서 형성된다. 일부 실시예에 따르면, 하단 전극층(221)은 화학 증기 퇴적(chemical vapor deposition; CVD) 및 원자 층 퇴적(atomic layer deposition; ALD) 중 하나를 포함하는 기술에 의해 퇴적된다. 그러나, 하단 전극층(221)을 형성하기 위해 임의의 적절한 기술이 사용될 수 있다. 일부 실시예들에 따르면, 하단 전극층(221)은 티타늄 질화물(TiN)과 같은 금속 질화물로 형성되고, 약 400 Å과 약 600 Å 사이의 두께로 형성된다. 그러나, 임의의 적절한 재료 및 임의의 적절한 두께가 하단 전극층(221)을 형성하기 위해 사용될 수 있다.
도 7a 및 7b를 참조하면, 일부 실시예에서, 하단 전극층(221)의 원하지 않는 부분을 제거하기 위해 하단 전극층(221)의 형성 후에 에칭 프로세스가 수행될 수 있고, 이에 의해 하단 전극(223) 및 더미 금속판(225)(이는 하단 더미 금속판(225)이라고도함)를 형성한다. 예를 들어, 포토레지스트층은 하단 전극층(221) 위에 블랭킷층으로서 퇴적될 수 있다. 일단 퇴적되면, 포토레지스트층은 제거될 하단 전극층(221)의 일부를 노출하도록 패터닝될 수 있다. 하단 전극층(221)의 노출된 부분은 적절한 에칭 프로세스(예를 들어, 일부 실시예에서, 불화수소산(HF)을 포함하는 제2 프로세스 가스를 사용하는 습식 또는 건식 에칭)에 의해 제거된다. 그러나, 임의의 적절한 에칭 프로세스가 사용될 수 있고 임의의 적절한 에천트가 하단 전극층(221)의 원하지 않는 부분을 제거하기 위해 사용될 수 있다. 하단 전극층(221)의 노출된 부분을 제거하기 위해 사용되는 에칭 프로세스에 따라, 포토레지스트층의 전부 또는 일부가 에칭 중에 소모될 수 있거나, 포토레지스트층의 어느 부분도 소모되지 않을 수 있다. 예를 들어, 애싱(ashing) 프로세스에 의해 하단 전극층(221)의 나머지 부분에서 포토레지스트층의 잔류 재료가 제거될 수 있다. 그러나, 포토레지스트층의 임의의 잔류 재료를 제거하기 위해 임의의 적절한 프로세스가 사용될 수 있다.
일부 실시예에서, 하단 전극(223)은 각각 약 10 ㎛와 약 250 ㎛ 사이의 전체 길이 L1 및 약 10 ㎛와 약 250 ㎛ 사이의 전체 폭 W1을 갖도록 에칭될 수 있다. 각각의 하단 전극(223)은 각각의 MIM 디바이스의 기능적 설계에 기초하여 길이 L1 및 폭 W1을 가질 것이다. 이와 같이, 하단 전극(223) 각각에 대해 임의의 적절한 길이 및 폭이 사용될 수 있다.
더미 금속판(225)은 각각 약 10 ㎛와 약 250 ㎛ 사이의 전체 길이 L2 및 약 10 ㎛와 약 250 ㎛ 사이의 전체 폭 W2을 갖도록 에칭될 수 있다. 더미 금속판(225)이 비기능적이기 때문에, 랜딩 패드 비아 및/또는 본드 패드 비아의 각각 주위에 배치된 차단 구역(KOZ)(예를 들어, 도 13a 및 13b의 KOZ(310) 또는 도 21a 내지 21d의 KOZ(360))을 피함으로써, 더미 금속판(225)의 일부가 후속적으로 형성된 본드 패드 비아(예를 들어, 도 20a 및 20b의 본드 패드 비아(380)) 및/또는 랜딩 패드 비아(예를 들어, 도 16a 및 16b의 랜딩 패드 비아(345))를 피하기 위해 에칭되거나 위치될 수 있다는 점을 제외하고, 더미 금속판(225)은 각각 거의 동일한 크기로 조정될 수 있다.
각각의 하단 전극들(223) 사이의 간격(S1)은 약 0.5 ㎛와 약 2 ㎛ 사이일 수 있다. 유사하게, 각각의 더미 금속판(225) 사이의 간격(S2)은 약 0.5 ㎛와 약 2 ㎛ 사이일 수 있다. 하단 전극(223)과 가장 가까운 더미 금속판(225) 사이의 간격(S3)은 약 0.5 ㎛와 약 2 ㎛ 사이일 수 있다. 각각의 경우 간격 S1, S2 및/또는 S3은 약 2 ㎛를 넘지 않아야 한다. 더미 금속판(225)의 목적은 전극들 사이의 공극으로부터의 불균일성이 본딩 인터페이스(아래에서 논의됨)로 전파되지 않도록 하단 전극층을 패딩하는 것이다. 간격 S1, S2 및/또는 S3이 너무 크면 이러한 공극이 형성될 수 있다.
하단 전극들(223) 사이의 간격(S1)은 하단 전극의 기능적 요건에 따라 달라질 수 있다. 더미 금속판(225)이 비기능적이므로, 더미 금속판(225) 사이의 간격(S2)은 위에서 언급한 차단 구역을 회피하는 것을 제외하고는 규칙적(regular)일 수 있다. 더미 금속판(225)이 형성되는 구역에서 더미 금속판(225)의 밀도는 70%와 약 99.5%일 수 있으며, 나머지는 더미 금속판(225) 사이의 간격으로 제조된다. 밀도는 충분한 수직 패딩을 제공할 만큼 충분히 커야 한다. 이하 논의되는 더미 금속판(235) 및 더미 금속판(245)에 대한 간격(S2) 및 밀도는 더미 금속판(225)에 대한 간격(S2) 및 밀도와 유사할 수 있다.
도 8a 및 8b를 참조하면, 제1 커패시터 절연체 층(230)이 하단 전극(223) 및 더미 금속판(225) 위에 퇴적된다. 제1 커패시터 절연체 층(230)은 원자 층 퇴적(ALD), 화학 증기 퇴적(CVD), 물리 증기 퇴적(PVD), 이들의 조합 등과 같은 하나 이상의 퇴적 프로세스를 통해 하이-k 유전체층으로서 퇴적될 수 있다. 제1 커패시터 절연층(230)이 하단 전극(223) 및 더미 금속판(225) 위에 블랭킷 절연층(예를 들어, 유전체막층)으로서 형성되어, 블랭킷 절연층은 하단 전극(223), 더미 금속판(223), 및 절연층(219)의 평면에 부합된다(conform). 이와 같이, 제1 커패시터 절연층(230)은 절연층(219), 하단 전극(223) 및 더미 금속판(225)의 평면 위에 배치된 평면 영역을 포함하도록 형성되고, 제1 커패시터 절연층(230)이 절연층(219)에서 하단 전극(223) 또는 더미 금속판(225)으로 천이하고(transition) 하단 전극(223) 또는 더미 금속판(225)에서 절연층(219)으로 천이하는 수직 또는 각진 영역을 포함하도록 형성된다.
일부 실시예에서, 제1 커패시터 절연체 층(230)은 적층된 유전체층의 복합 층으로서 형성된다. 예를 들어, 제1 커패시터 절연체층(230)은 제1 지르코늄 산화물(ZrO2) 층, 제1 ZrO2 층 위의 알루미늄 산화물(Al2O3) 층, 및 Al2O3 층 위의 제2 ZrO2 층을 포함하는 ZrO2/Al2O3/ZrO2(ZAZ)의 층상 스택으로서 형성될 수 있다. ZAZ는 낮은 등가 산화물 두께를 갖는 이로운 피처를 가지므로 결과 커패시터의 커패시턴스 값이 높다. 본 개시의 다른 실시예들에 따르면, 제1 커패시터 절연체 층(230)은 지르코늄 산화물(ZrO2)과 같은 균질 유전체 재료의 단일 층으로서 형성된다. 제1 커패시터 절연체층(230)은 약 20 Å와 약 200 Å 사이의 두께로 형성될 수 있다.
하단 전극(223)이 또 다른 하단 전극(223) 또는 더미 금속판(225)에 가까운 일부 실시예에서, 예를 들어, 하단 전극(223)이 인접한 하단 전극(223) 또는 더미 금속판(225)으로부터 약 0.5 ㎛ 미만이면, 제1 커패시터 절연층(230)은 부분(230A)에 도시된 바와 같이, 하단 전극(223)의 상부면보다 높은 상부면을 갖는 부분과 하단 전극(223)의 하부면과 수평인 하부면을 가질 수 있다. 즉, 서로 근접한 두 개의 하단 전극(223), 서로 근접한 두 개의 더미 금속판(225), 또는 부분(230A)과 같이 서로 근접한 각각 중 하나 사이의 제1 커패시터 절연층(230)의 두께는 하단 전극(223) 위에 또는 더미 금속판(225) 위에 있는 제1 커패시터 절연층(230)의 일부의 두께보다 클 수 있다. 각 전극층 및 대응하는 커패시터 절연층에 대해 유사한 발생이 일어날 수 있다.
도 9a 및 9b는 제1 커패시터 절연체 층(230) 위에 중간 전극층을 형성하고 중간 전극층을 중간 전극(233) 및 더미 금속판(235)(중간 더미 금속판(235)으로도 지칭될 수 있음) 내로 패터닝하는 것을 도시한다. 중간 전극층은 하단 전극층(221)에 대해 전술한 바와 같은 재료 및 프로세스를 사용하여 제1 커패시터 절연체 층(230) 위에 블랭킷 금속층으로 퇴적될 수 있다. 특히, 중간 전극층은 제1 커패시터 절연층(230)과 실질적으로 부합되게 형성된다. 중간 전극층은 하단 전극층(221)과 동일한 재료 또는 다른 재료로 제조될 수 있다. 일부 실시예에서, 중간 전극층은 약 400 Å과 약 600 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 두께가 중간 전극층에 사용될 수 있다.
일단 퇴적되면, 중간 전극층의 블랭킷 금속층을 에칭하여 제1 커패시터 절연체 층(301) 위의 블랭킷 금속층의 하나 이상의 부분을 제거함으로써 중간 전극(233) 및 중간 더미 금속판(235)을 형성할 수 있다. 에칭은 하단 전극층(221)을 에칭하는 것과 관련하여 전술한 것과 같은 프로세스 및 재료를 사용하여 수행될 수 있다. 중간 전극층은 하단 전극층(221)을 에칭하는 데 사용된 것과 동일한 에칭 기술을 사용하여 에칭될 수 있거나 다른 에칭 기술을 사용하여 에칭될 수 있다.
중간 전극(233) 및 중간 더미 금속판(235)의 길이, 폭 및 간격은 하단 전극(223) 및 하단 더미 금속판(225)에 대해 전술한 바와 동일한 범위 내일 수 있다. 그러나, 중간 전극(233) 및 중간 더미 금속판(235)에는 임의의 적절한 치수가 사용될 수 있다.
중간 전극(233)은 약 0.2 ㎛와 약 1.0 ㎛ 사이의 거리 OV1만큼 하단 전극(223)의 에지와 중첩될 수 있다. 또한, 일부 실시예에 따르면, 제1 중간 전극(233)의 제1 단부는 하단 전극(223) 중 제1 하단 전극 위에 놓이고, 제1 중간 전극(233)의 제2 단부는 하단 전극(223) 중 제2 단부 위에 놓인다. 중간 더미 금속판(235)은 하나 이상의 하단 전극(233)과 중첩할 수 있다.
도 10a 및 도 10b를 참조하면, 중간 전극(233), 중간 더미 금속판(235) 및 제1 커패시터 절연층(230) 위에 제2 커패시터 절연층(240)이 퇴적된다. 제2 커패시터 절연체 층(240)은 제1 커패시터 절연체 층(230)과 관련하여 위에서 논의된 바와 같이 하나 이상의 퇴적 프로세스를 사용하여 하이-k 유전체층으로서 퇴적될 수 있다. 이와 같이, 제2 커패시터 절연층(240)은 제1 커패시터 절연체 층(230), 중간 전극(233) 및 중간 더미 금속판(235)의 평면 위에 배치된 평면 영역을 포함하도록 형성되고, 제2 커패시터 절연체 층(240)이 제1 커패시터 절연체 층(230)에서 중간 전극(233) 또는 중간 더미 금속판(235)으로 천이하고 중간 전극(233) 또는 중간 더미 금속판(235)에서 제1 커패시터 절연체 층(230)으로 천이하는 수직 또는 각진 영역을 포함하도록 형성된다.
제2 캐패시터 절연층(240)은 제1 캐패시터 절연층(230)을 퇴적하는 데 사용된 것과 동일한 재료 및 동일한 프로세스를 사용하여 퇴적될 수 있다. 그러나, 제2 커패시터 절연체층(240)을 퇴적하는 데 사용되는 재료 및 프로세스는 제1 커패시터 절연층(230)을 퇴적하는 데 사용되는 재료 및 프로세스와 다를 수 있다.
일부 실시예에서, 제2 커패시터 절연체 층(240)은 적층된 유전체층의 복합 층(예를 들면, ZAZ)으로서 형성된다. 본 개시의 다른 실시예들에 따르면, 제2 커패시터 절연체 층(240)은 균질 유전체 재료(ZrO2)와 같은 단일 층으로서 형성된다. 제2 커패시터 절연체층(240)은 약 20 Å과 약 200 Å 사이의 두께로 형성될 수 있다.
도 11a 및 11b는 제2 커패시터 절연체 층(240) 위에 상단 전극층을 형성하고 상단 전극층을 상단 전극(243) 및 상단 더미 금속판(245)(상단 더미 금속판(245)으로도 지칭될 수 있음) 내로 패터닝하는 것을 도시한다. 상단 전극층은 하단 전극층(221)에 대해 전술한 바와 같은 재료 및 프로세스를 사용하여 제2 커패시터 절연체 층(240) 위에 블랭킷 금속층으로 퇴적될 수 있다. 하지만, 특히, 상단 전극층은 제2 커패시터 절연층(240)과 실질적으로 부합되게 형성된다. 상단 전극층은 하단 전극층(221), 중간 전극(233)과 동일한 재료로, 또는 다른 재료로 제조될 수 있다. 일부 실시예에서, 상단 전극층은 약 400 Å과 약 600 Å 사이의 두께로 형성될 수도 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 두께가 상단 전극층에 사용될 수 있다.
일단 퇴적되면, 상단 전극층의 블랭킷 금속층을 에칭하여 제2 커패시터 절연체 층(240) 위의 블랭킷 금속층의 하나 이상의 부분을 제거함으로써 상단 전극(243) 및 상단 더미 금속판(245)을 형성할 수 있다. 에칭은 하단 전극층(221)을 에칭하는 것과 관련하여 전술한 것과 같은 프로세스 및 재료를 사용하여 수행될 수 있다. 상단 전극층은 하단 전극층(221) 또는 중간 전극(233)을 에칭하는 데 사용된 것과 동일한 에칭 기술을 사용하여 에칭될 수 있거나 다른 에칭 기술을 사용하여 에칭될 수 있다.
상단 전극(243) 및 상단 더미 금속판(245)의 길이, 폭 및 간격은 하단 전극(223) 및 하단 더미 금속판(225)에 대해 전술한 바와 동일한 범위 내일 수 있다. 그러나, 상단 전극(243) 및 상단 더미 금속판(245)에는 임의의 적절한 치수가 사용될 수 있다.
상단 전극(243)은 약 0.2 ㎛ 내지 약 1.0 ㎛ 사이의 거리 OV2만큼 중간 전극(233)의 에지와 중첩될 수 있다. 또한, 일부 실시예에 따르면, 제1 상단 전극(243)의 제1 단부는 중간 전극(233) 위에 놓이고, 제1 상단 전극(243)의 제2 단부는 제2 중간 전극(233) 위에 놓인다. 상단 더미 금속판(245)은 하나 이상의 중간 전극(233) 및/또는 하단 전극(223)과 중첩할 수 있다.
도 11a에 도시된 바와 같이, 하단 전극(223), 중간 전극(233), 상단 전극(243)은 제1 커패시터 절연층(230) 및 제2 커패시터 절연층(240)과 적층되어 배치되며, 중간 전극(233)을 하단 전극(223) 및 상단 전극(243) 각각으로부터 분리시킨다. 절연층에 의해 분리된 전극층의 적층 배열은 상호접속 구조물(130)의 상단 금속 라인(134A) 위에 초고밀도 금속-절연체-금속(super high density metal-insulator-metal; SHDMIM) 커패시터(250)를 형성한다. 다양한 전극층은 더미 금속판(225, 235, 245)에 의해 수직으로 패딩된다. 결과적으로, 후속 퇴적된 절연층은 더미 금속판(225, 235 및 245) 없이 발생할 수 있는 계단형, 계층형 또는 물결형 상부면보다는 실질적으로 평평한 상부면을 가질 수 있다. 임의의 수의 SHDMIM 커패시터(250)가 형성될 수 있음을 이해해야한다.
상단 전극(243)의 최상부 표면으로부터 하단 전극(223)의 하단 표면까지 측정된 SHDMIM 커패시터 층(248)의 전체 두께는 약 1200 Å과 약 2200 Å 사이일 수 있지만, 다른 두께가 고려되고 사용될 수 있다. 더미 금속판(225, 235, 245)이 없으면, SHDMIM 커패시터(250)로부터의 전극을 갖지 않는 구역은 0 Å와 400 Å 사이의 두께를 가질 것이다. 이러한 구역의 두께는 제1 및 제2 커패시터 절연층(230 및 240)이 절연층(219)을 가로 질러 연장되지 않는 실시예에서 0 Å이고, 제1 및 제2 커패시터 절연층(230 및 240)이 절연층(219)을 가로 질러 연장되는 실시예에서 최대 약 400 Å일 것이다. 이 두께는 절연층(219)을 가로 질러 증가 및 감소할 수 있다. 분산은 캡 절연층(260)의 상부 표면까지 전파될 수 있으며(도 12a 참조), 상부 표면에 계단형 수직 갭을 야기할 수 있다. 그러나 더미 금속판(225, 235, 245)과 같은 더미 금속판을 포함함으로써, SHDMIM 커패시터 층(248)의 전체 두께는 비교적 균일하다.
도 12a 및 12b를 참조하면, 캡 절연층(260)이 상단 전극(243), 상단 더미 금속판(245) 및 제2 커패시터 절연층(240)의 노출된 부분 위에 형성된다. 일부 실시예에 따라, 캡 절연층(260)은 약 1000 Å과 약 4000 Å 사이의 두께로 PEOX-USG(plasma enhanced oxide undoped silicon glass)로서 이들 층 위에 형성된다. 캡 절연층(260)은 플라즈마 강화 화학 증기 퇴적(PECVD), 저압 화학 증기 퇴적(LPCVD), 원자층 퇴적(ALD) 등을 사용하여 상단 전극(243), 상단 더미 금속판(245), 및 제2 커패시터 절연층(240)의 노출된 부분 위에 블랭킷층으로서 형성될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 두께 및 임의의 적절한 방법이 캡 절연층(260)을 형성하기 위해 활용될 수 있다.
이에 따라, 절연층(219) 및 캡 절연층(260)은, SHDMIM 커패시터(250) 및 더미 금속판(225, 235 및 245)의 다양한 층과 함께, 통합 SHDMIM 커패시터 디바이스 및 그 내부에 형성된 더미 금속판을 갖는 패시베이션 구조물(200)을 집합적으로 형성한다.
그 다음에 도 13a 및 13b에서, 비아 개구(305)는 캡 절연층(260) 내에 그리고 상단 전극(243), 제2 커패시터 절연층(240), 중간 전극(233), 제1 커패시터 절연층(230), 하단 전극(223), 절연층(219), 및 에칭 정지층(138)(사용되는 경우)을 통해 형성될 수 있다. 상호접속 구조물(130)의 상단 금속 라인(134A)의 콘택 구역을 노출시키기 위해 비아 개구(305)를 생성하기 위해 하나 이상의 포토리소그래피 프로세스(예를 들어, 다마신 또는 이중 다마신 프로세스)이 수행된다. 그러나, 비아 개구를 형성하기 위해 임의의 수의 그리고 임의의 적절한 리소그래피 프로세스가 사용될 수 있다.
일부 실시예에서, 비아 개구(305)는 예를 들어, 캡 절연층(260) 위에 형성되고 패터닝되는 포토레지스트 및/또는 하드 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 이방성 에칭은 상단 금속 라인(134A)이 비아 개구(305)에서 노출될 때까지 적절한 에천트를 사용하여 각각의 연속적인 층에서 포토레지스트 및/또는 하드 마스크를 통해 이들 트렌치를 형성하는 데 사용될 수 있다. 일부 실시예에서, 상단 전극(243), 중간 전극(233) 및 하단 전극(223) 중 하나 이상은 도 13a에 도시된 바와 같이 특정 개구(305)를 형성할 때 에칭되지 않을 수 있다. 비아 개구(305) 및 더미 금속판(225, 235, 245)의 위치는 비아 개구(305)가 더미 금속판(225, 235, 245)을 관통해 에칭되지 않도록 한다. 더미 금속판(225, 235, 245)을 비아 개구(305)로부터 떨어져서 유지하기 위해 제1 차단 구역(KOZ)(310)이 설정될 수 있다. KOZ(310)는 원형 또는 정사각형(또는 임의의 적절한 형상)일 수 있으며 비아 개구(305)와 가장 가까운 더미 금속판(225, 235 및 245) 사이에 최소 거리 d1을 설정한다. 거리 d1은 0.5 ㎛와 약 5 ㎛ 사이일 수 있다. 더미 금속판(225, 235, 245)은 KOZ(310) 외부에 배치된다.
도 14a 및 14b에서, 플러그 확산 배리어층(315)은 캡 절연층(260)의 평면 표면에 부합하고 비아 개구(305)의 측벽에 부합하며 상단 금속 라인(134A)의 노출된 콘택 구역에 부합하는 패시베이션 구조물(200) 위에 형성된다. 더미 금속판(225, 235 및 245) 때문에, 플러그 확산 배리어층(315)의 상부면은 계단형, 물결형 또는 계층형이 아니라 실질적으로 평평하다. 일부 실시예에서, 플러그 확산 배리어층(315)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등과 같은 하나 이상의 전도성 재료 층으로 형성된다. 일부 실시예에서, 플러그 확산 배리어층(315)은 화학적 증기 퇴적 기술에 의해 퇴적된 탄탈륨 질화물(TaN)의 얇은 층으로 형성된다. 일부 실시예에 따라, 플러그 확산 베리어층(315)은 약 500 Å과 약 2000 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 퇴적 방법 및 임의의 적절한 두께가 플러그 확산 배리어층(315)에 사용될 수 있다.
도 15a 및 15b 내지 16a 및 16b는 일부 실시예에 따른 전도성 플러그(340) 및 전도성 랜딩부(345)(도 16a 및 16b)의 형성을 도시한다. 도 15a 및 15b에서, 복수의 비아 개구(305)가 일단 형성되면, 포토레지스트(330)가 플러그 확산 배리어층(315) 위에 도포된다. 포토레지스트가 도포된 후, 포토레지스트(330)가 패터닝 및 현상되어 전도성 플러그(340) 및 전도성 랜딩부(345)의 상부에 따라 다양한 형태의 개구(335)를 형성할 수 있다. 도 15b에 도시된 바와 같이, 형상은 선, 정사각형, 원형, 타원형, 둥근 직사각형 등일 수 있다. 도 15b는 플러그 확산 배리어층(315) 아래의 세부 사항을 예시하기 위해 플러그 확산 배리어층(315)의 도면을 생략한다.
도 16a 및 16b에서, 비아 개구(305) 및 개구(335)는, 예를 들어, 전도성 충전 재료가 비아 개구(305)를 채우고 비아 개구(305)를 오버필하도록 두께로 퇴적 프로세스를 수행함으로써 전도성 충전 재료로 채워질 수 있어서, 전도성 충전물의 전도성층이 비아 개구(305) 위로 연장되고 플러그 확산 배리어층(315) 위의 개구(335)의 적어도 일부를 채움으로써, 비아 개구(305)(도 14a 및 14b) 내의 전도성 플러그(340)(도 16b에 점선으로 도시됨)와 개구(335)(도 15a 및 15b) 내의 전도성 랜딩부(345)를 형성하고 패시베이션 구조물(200) 위로 그리고 패시베이션 구조물(200)의 상부면 위로 수평으로 연장된다. 전도성 충전 재료는 금속, 원소 금속, 전이 금속 등을 포함한다. 일부 실시예에서, 전도성 충전 재료는 구리, 알루미늄, 텅스텐, 코발트 또는 이들의 합금(예를 들어, 알루미늄 구리 합금(AlCu)) 중 하나 이상을 포함한다. 전도성 충전 재료는 무전해 도금과 같은 선택적 도금 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 충전 재료는 시드 층(미도시됨)을 퇴적하고 전기 화학 도금 프로세스를 수행하여 형성될 수 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 기술이 전도성 충전 재료에 사용될 수 있다.
일부 실시예에서, 전도성 충전 재료는 일단 퇴적되면 표면을 평탄화하고 전도성 랜딩부(345)를 형성하는 데 사용되는 전도성 충전 재료의 과도한 퇴적물을 제거하기 위해 화학 기계적 프로세스(CMP)와 같은 평탄화 프로세스를 거칠 수 있다. 일부 실시예는 더미 금속판(225, 235, 245)이 패시베이션 구조물(200)의 실질적으로 평평한 상부면을 야기하여 전도성 랜딩부(345)의 실질적으로 평평한 상부면을 초래하기 때문에 평탄화 프로세스를 생략할 수 있다. 실시예에서, 전도성 랜딩부(345)의 두께는 약 1,000 Å와 약 10,000 Å 사이이다. 그러나, 임의의 적절한 두께가 사용될 수 있다. 일 실시예에서, 패시베이션 구조물(200)을 통한 전도성 플러그(340)의 두께는 약 1,000 Å와 약 10,000 Å 사이이다. 그러나, 임의의 적절한 두께가 사용될 수 있고 패시베이션 구조물(200)의 두께에 따라 달라질 것이다.
도 16a 및 16b는 또한 포토레지스트(330)가 제거될 수 있고 전도성 랜딩부(345)로부터 노출된 플러그 확산 배리어층(315)의 원하지 않는 부분을 제거하기 위해 에칭 프로세스가 수행될 수 있음을 예시한다. 따라서, 전도성 플러그(340)는 패시베이션 구조물(200)을 통해 형성되고 전도성 랜딩부(345)는 전도성 플러그(340)와 연속적인 패시베이션 구조물(200) 위에 형성된다. 전도성 플러그(340) 및 전도성 랜딩부(345)는 SHDMIM 커패시터(250)를 포함하는 패시베이션 구조물(200)을 통해 연장되고 상단 금속 라인(134A)에 전기적으로 결합된다. 이와 같이, 전도성 랜딩부(345)는 SHDMIM 커패시터(250)의 전극의 콘택을 형성한다.
일부 실시예에서, 전도성 랜딩부(345)는 웨이퍼(100)의 칩 프로브(chip probe; CP) 테스팅을 수행하기 위해 직접 프로브될 수 있다. 선택적으로, 솔더 영역(예를 들어, 솔더 볼 또는 솔더 범프)은 전도성 랜딩부(345) 상에 배치될 수 있고 솔더 영역은 웨이퍼(100)에 대한 CP 테스팅을 수행하기 위해 사용될 수 있다. CP 테스팅은 웨이퍼(100)에 대해 수행되어 웨이퍼(100)의 각 디바이스 다이(105)가 알려진 양호한 다이(known good die; KGD)인지 여부를 확인할 수 있다. 따라서, KGD인 디바이스 다이(105)만이 패키징을 위해 후속 프로세싱을 거치고 CP 테스팅에 실패하는 다이는 패키징되지 않는다. 테스팅 후 솔더 영역(있는 경우)은 후속 프로세싱 단계에서 제거될 수 있다.
그 후, 도 17a 및 17b에서, 제2 패시베이션 구조물(350)은 패시베이션 구조물(200) 및 전도성 랜딩부(345) 위에 형성될 수 있다. 제2 패시베이션 구조물(350)은 전도성 랜딩부(345)의 상단부 위에 그리고 패시베이션 구조물(200)의 캡 절연층(260)의 노출된 부분 위에 블랭킷층으로서 퇴적될 수 있다. 일부 실시예에 따르면, 제2 패시베이션 구조물(350)의 재료는 플라즈마 강화 산화물 미도핑 실리콘 유리(PEOX-USG), 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물), 탄화물, 산탄화물, 등 또는 이들의 조합을 약 500 Å 내지 약 5,000 Å 사이의 두께로 포함할 수 있다. 제2 패시베이션 구조물(350)은 PECVD(Plasma Enhance Chemical Vapor Deposition), LPCVD(Low-Pressure Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 사용하여 블랭킷층으로서 형성될 수 있다. 일부 실시예에서, 제2 패시베이션 구조물(350)은 동일하거나 상이한 재료의 다중 층으로 제조될 수 있다. 일부 실시예에서, 평탄화 프로세스(예를 들어, CMP)는 제2 패시베이션 구조물(350)의 표면을 평탄화하기 위해 사용될 수 있다. 일부 실시예에서, 더미 금속판(225, 235, 245)이 더 평평한 전도성 랜딩부(345)를 제공하고 이에 따라 제2 패시베이션 구조물(350)의 더 평평한 상부면을 제공하기 때문에 평탄화 프로세스가 생략될 수 있거나 감소된 평탄화 시간을 가질 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 두께 및 임의의 적절한 방법이 제2 패시베이션 구조물(350)을 형성하기 위해 활용될 수 있다.
도 18a 및 18b에서, 콘택 개구(355)는 제2 패시베이션 구조물(350) 및 패시베이션 구조물(200)을 관통해 형성되어 후속적으로 형성되는 본드 패드 비아(375)를 위한 상단 금속 라인(134A)의 일부를 노출시킨다. 콘택 개구(355)는 임의의 적절한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 형성될 수 있다. 예를 들어, 패시베이션 구조물(200) 및 제2 패시베이션 구조물(350)은 임의의 적절한 리소그래피 프로세스를 사용하여 패터닝될 수 있다. 실시예에서, 포토레지스트층은 제2 패시베이션 구조물(350) 위에 블랭킷층으로 퇴적되고, 콘택 개구(355)가 형성될 제2 패시베이션 구조물(350)의 구역을 노출하도록 패터닝될 수 있다. 제2 패시베이션 구조물(350)의 노출된 구역은 제2 패시베이션 구조물(350)의 재료를 제거하기 위해 에칭 프로세스(예를 들어, 일부 실시예에서 기체 인산(H3PO4), 염소(Cl2)(또는 염소 화합물)과 같은 적합한 에천트를 사용하는 습식 또는 건식 에칭)을 거쳐, 패시베이션 구조물(250)의 구역들이 제2 패시베이션 구조물(350) 내의 콘택 개구(355)를 통해 노출되도록 한다.
패시베이션 구조물(200)의 구역이 콘택 개구(355)를 통해 노출되면, 패시베이션 구조물(200)의 노출된 구역은, 상호접속 구조물(130)의 상단 금속 라인(134A)의 일부가 콘택 개구(355)를 통해 노출될 때까지 에칭 프로세스(예를 들면, 가스 및/또는 테트라플루오르메탄(CF4)을 포함하는 적절한 에천트를 사용한 플라즈마 강화 에칭)를 거친다. 이는 제1 커패시터 절연층(230) 및 제2 커패시터 절연층(240)을 에칭하는 것을 포함한다. 일부 실시예에서, 에칭은 하나 이상의 하단 전극(223, 중간 전극(233), 및/또는 상단 전극(243)을 관통하는 에칭을 포함하여, 예를 들면, 콘택 개구(355)에서 후속적으로 형성된 본드 패드 비아(375)에 의해 이들에 접속하도록 이들을 노출시킬 수 있다. 그러나 에칭은 콘택 개구(355) 주위에 배치된 차단 구역(KOZ)(360) 때문에 더미 금속판(225, 235, 245)을 에칭하는 것을 포함하지 않는다. 더미 금속판(225, 235, 245)은 KOZ(360) 외부에 배치된다.
도 18b에 언급된 바와 같이, KOZ(360)는 정사각형 또는 원형의 형태를 예로 들 수 있는 임의의 적절한 형태일 수 있다. KOZ(360)는 콘택 개구(355)와 가장 가까운 더미 금속판(225, 235, 245) 사이에 최소 거리 d2를 설정한다. 거리 d2는 0.5 ㎛ 와 약 5 ㎛ 사이일 수 있다. 더미 금속판(225, 235, 245)은 KOZ(360) 외부에 배치된다.
제2 패시베이션 구조물(350) 및 패시베이션 구조물(200)을 에칭하는 동안 포토레지스트층의 전부 또는 일부가 소모될 수 있거나, 포토레지스트층의 어느 부분도 소모되지 않을 수 있고, 예를 들어 애싱 프로세스에 의해 임의의 잔여 포토레지스트 재료가 제거될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 퇴적 및 임의의 적절한 제거 프로세스가 포토레지스트를 위해 활용될 수 있고 임의의 적절한 에칭 프로세스가 콘택 개구(355)를 형성하기 위해 활용될 수 있다.
도 19a 및 도 19b에서, 본드 패드 개구(365)는 제2 패시베이션 구조물(350)의 상부에 형성될 수 있다. 본드 패드 개구(365)는 임의의 적절한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 형성될 수 있다. 실시예에서, 포토레지스트층은 제2 패시베이션 구조물(350) 위에 블랭킷층으로 퇴적되고, 본드 패드 개구(365)가 형성될 제2 패시베이션 구조물(350)의 구역을 노출하도록 패터닝될 수 있다. 제2 패시베이션 구조물(350)의 노출된 구역은 일부 실시예에서 제2 패시베이션 구조물(350)의 재료를 제거하기 위해 적절한 에천트를 사용하는 에칭 프로세스(예를 들어, 습식 또는 건식 에칭)를 거친다. 일부 실시예에서, 에칭 프로세스는 제2 패시베이션 구조물(350)의 본드 패드 층 아래에 배치된 에칭 정치층에서 정지할 수 있다. 다른 실시예에서, 에칭 프로세스는 시간 기반 에칭 프로세스일 수 있다. 도 19a에 나타낸 바와 같이, 본드 패드 개구(365)는 콘택 개구(355)의 상부를 둘러싸게 형성될 수 있다.
도 20a 및 20b에서, 본드 패드 비아(375) 및 본드 패드(380)가 형성될 수 있다. 먼저 확산 배리어층(370)을 형성될 수 있다. 확산 배리어층(370)은 도 14a 및 14b의 플러그 확산 배리어층(315)에 대해 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 다음으로, 본드 패드 비아(375) 및 본드 패드(380)는 콘택 개구(355) 및 본드 패드 개구(365)를 전도성 충전물로 채워 형성될 수 있다. 전도성 충전물은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금, 및/또는 이들의 다층으로부터 선택된 전도성 재료와 같은 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 전도성 충전물은 구리 또는 구리 합금을 포함할 수 있다. 전도성 충전물은 전기 도금 또는 무전해 도금 기술과 같은 임의의 적절한 프로세스를 사용하거나 플라즈마 강화 화학 증기 퇴적(PECVD), 저압 화학 증기 퇴적(LPCVD), 원자 층 퇴적(ALD) 등을 사용하여 퇴적될 수 있다. 일부 실시예에서, 전도성 충전물은 제2 패시베이션 구조물(350)의 표면보다 높게 퇴적될 수 있다. 전도성 충전 재료는 표면을 평탄화하고 본드 패드(380)를 형성하는 데 사용되는 전도성 충전 재료의 과도한 퇴적물을 제거하기 위해 화학 기계적 연마 프로세스(CMP)와 같은 평탄화 프로세스를 거칠 수 있다.
본드 패드 비아(375)와 본드 패드(380)는 동일한 프로세스로 형성되는 것으로 설명하고 도시하였으나, 일부 실시예에서는 본드 패드 비아(375)를 먼저 완전히 형성한 다음 별도의 프로세스로 본드 패드(380)를 형성할 수 있다. 이러한 실시예에서, 별도의 유전체층은 제2 패시베이션 구조물(350)의 상부층 및 별도의 유전체층에 형성된 본드 패드 개구(365)로 형성되고, 이후 별도의 프로세스에서 본드 패드(380)를 형성하기 위해 채워질 수 있다.
도 21a 및 21b는 일부 실시예에 따른 제2 커패시터 절연층(240)의 수평 단면의 일부를 도시한다. 도 21a 및 21b에 예시된 구조물은 라인 A-A를 통한 도 20a의 구조물과 유사하다. 제2 커패시터 절연층(240)과 중간 더미 금속판(235)이 도시되어 있다. 도 21a 및 21b는 각각 KOZ(310) 또는 KOZ(360)를 예시한다. 도 21a는 KOZ(310) 또는 KOZ(360)가 직사각형일 수 있음을 예시한다. 도 21b는 KOZ(310) 또는 KOZ(360)가 원형일 수 있다는 것을 예시한다. KOZ(310) 또는 KOZ(360)의 형상은 길이가 같을 수도 있거나 아닐 수도 있는 3개 내지 12개의 변을 갖는 다각형 등과 같은 임의의 적절한 형상일 수 있다. KOZ(310) 또는 KOZ(360)는 더미 금속판(225, 235, 245)이 전도성 플러그(340) 또는 본드 패드 비아(375)를 방해하지 않도록 보장한다. KOZ(310) 또는 KOZ(360)에 인접하는, 즉, 근접한 더미 금속판(225, 235 및 245)은 KOZ(310) 또는 KOZ(360)를 유지하기 위해 위치 및 크기를 변경했을 수 있다. 따라서, 더미 금속판(225, 235, 또는 245)의 다른 경우 규칙적인 패턴에서, KOZ(310) 또는 KOZ(360)에 가까운 더미 금속판(225, 235 또는 245)은 KOZ(310) 또는 KOZ(360)로부터 이격되도록 패턴을 파괴하고 그리고/또는 크기를 조정할 수 있다.
일부 실시예에서, 각 층의 더미 금속판(225, 235, 245)의 패턴 및 크기는 동일할 수 있으며, 각각의 더미 금속판(225, 235, 245)은 서로 적층될 수 있다. 다른 실시예에서, 더미 금속판(225, 235, 245)의 패턴 및/또는 크기는 각 층에서 상이할 수 있고 각 층 사이의 중첩(예를 들어, 도 9a 및 11a의 OV1 및/또는 OV2)은 실현된다.
도 21c 및 21d는 도 21a 및 21b와 유사하지만, 더미 금속판(235)(또는 225 또는 245)이 KOZ(310) 또는 KOZ(360)를 수용하기 위한 컷 아웃(cut out)을 포함하도록 패터닝될 수 있음을 예시한다. 도 21c는 더미 금속판(225, 235 또는 245) 중 단 하나가 KOZ(310) 또는 KOZ(360) 외부의 전도성 플러그(340) 또는 본드 패드 비아(375)를 둘러싸도록 절단될 수 있음을 예시한다. 도 21d는 더미 금속판(225, 235 또는 245) 중 단 하나가 KOZ(310) 또는 KOZ(360) 외부의 전도성 플러그(340) 또는 본드 패드 비아(375)를 2개의 측부 상에서 또는 3개의 측부 상에서 부분적으로 둘러싸도록 절단될 수 있음을 예시한다.
도 22 내지 24는 일부 실시예에 따른 본드 패드 비아(375), 전도성 플러그(340) 및 전도성 랜딩부(345)의 상이한 구성을 도시한다. 도 22는 본드 패드 비아(375)가 제2 패시베이션 구조물(350)을 횡단하고 전도성 랜딩부(345) 상에 랜딩되는 실시예를 도시한다. 그러한 실시예에서, KOZ(360)는 본드 패드 비아(375)에 대해 생략될 수 있다. 도 22는 또한 본드 패드 비아(375)가 전도성 랜딩부(345) 상에 랜딩할 수 있는 모든 실시예들에서, 본드 패드 비아(375)가 전도성 랜딩부(345)의 상부면에서의 함몰부(depression)와 일치하는 장소에서 전도성 랜딩부(345) 상에 랜딩할 수 있으며, 여기서 본드 패드 비아(375)의 하단은 함몰부에 부합한다.
도 23은 본드 패드 비아(375)가 전도성 랜딩부(345) 및 상단 금속 라인(134A) 모두에 랜딩될 수 있는 실시예를 예시한다. KOZ(360)는 전도성 랜딩부(345)에 랜딩하는 본드 패드 비아(375)에 대해 생략될 수 있고 상단 금속 라인(134A)에 랜딩하는 본드 패드 비아(375)에 대해 유지될 수 있다.
도 24는 본드 패드 비아(375)가 하단 전극(223), 중간 전극(233) 및/또는 상단 전극(243)과 접촉하여 SHDMIM 커패시터(270)와 같은 SHDMIM 커패시터를 형성할 수 있는 실시예를 도시한다. 도 24는 또한 더미 금속판(225, 235 및 245)이 전도성 플러그(340)를 방해하지 않도록 하기 위해, 전도성 플러그(340)가 더미 금속판(225, 235 및 245)의 층을 통과할 때 KOZ(310)를 활용하는 실시예를 도시한다.
도 25는 내부에 디바이스 다이(405)를 포함하는 웨이퍼(400)의 형성을 예시한다. 본 개시의 일부 실시예에 따르면, 디바이스 다이(405)는 CPU 다이, MCU 다이, IO 다이, 베이스 밴드 다이, 또는 AP 다이일 수 있는 로직 다이이다. 디바이스 다이(405)는 또한 메모리 다이일 수 있다. 웨이퍼(400)는, 실리콘 기판일 수 있는 반도체 기판(420)을 포함할 수 있다.
디바이스 다이(405)는 통합 회로 디바이스(422), 통합 회로 디바이스(422) 위의 ILD(424), 및 통합 회로 디바이스(422)에 전기적으로 접속하기 위한 콘택 플러그(428)를 포함할 수 있다. 디바이스 다이(405)는 또한 디바이스 다이(405) 내의 능동 디바이스 및 수동 디바이스에 접속하기 위한 상호접속 구조물(430)을 포함할 수 있다. 상호접속 구조물(430)은 금속 라인(434) 및 비아(436)를 포함한다.
때때로 관통 반도체 비아 또는 관통 비아로 지칭되는 관통-실리콘 비아(Through-Silicon Via; TSV)(416)는 반도체 기판(420) 내로(그리고 결국 반대쪽에서 드러냄으로써 반도체 기판(420)을 관통해) 관통하도록 형성된다. TSV(416)는 반도체 기판(420)의 전면(도시된 상단면) 상에 형성된 디바이스 및 금속 라인을 후면에 접속하는 데 사용된다. 예를 들어, TSV(416)가 반도체 기판(420)의 상단 표면과 하단 표면 사이에 배치되고 확산 배리어층에 의해 둘러싸일 수 있는 하단을 가질 수 있도록, 시간 기반 에칭 프로세스를 포함하면서, 위에서 논의된 본드 패드(380) 및 본드 패드 비아(375)를 형성하는 데 사용되는 것과 유사한 프로세스 및 재료를 사용하여 TSV(416)가 형성될 수 있으며, 그 설명이 반복되지 않는다.
디바이스 다이(405)는 통합 SHDMIM 디바이스를 갖는 제1 패시베이션 구조물(500) 및 제2 패시베이션 구조물(650)를 포함할 수 있다. 통합 SHDMIM 디바이스는 단순화를 위해 도시되지 않는다. 전도성 플러그(640) 및 전도성 랜딩부(645)는 제1 패시베이션 구조물(500) 및 제2 패시베이션 구조물(650)에 형성되고 배치될 수 있다. 본드 패드(680) 및 본드 패드 비아(675)는 또한 제1 패시베이션 구조물(500) 및 제2 패시베이션 구조물(650)에 형성되고 배치된다.
디바이스 다이(405)의 다양한 피처를 형성하는 데 사용되는 프로세스 및 재료는 디바이스 다이(105)에서 자신의 대응하는 피처를 형성하는 데 사용되는 프로세스 및 재료와 유사할 수 있으며, 따라서 세부 사항은 여기에서 반복되지 않는다. 웨이퍼(400)는 복수의 개별 디바이스 다이(405)로 싱귤레이트된다.
도 26에서 디바이스 다이(405)는 디바이스 다이(105)에 본딩된다. 도 26은 디바이스 다이(105)에 대한 디바이스 다이(405)의 본딩을 예시한다. 예시된 실시예에서, 각각의 디바이스 다이(105)는 여전히 웨이퍼(100) 내에 있다. 일부 실시예에서, 각각의 KGD 디바이스 다이(105)는 웨이퍼(100)로부터 싱귤레이트되고, 예를 들어 추가 프로세싱을 위해 캐리어 기판에 부착될 수 있다. 디바이스 다이(105)에 본딩된 각각의 디바이스 다이(405)는 디바이스 다이(105)에 본딩되기 전에 테스트되고 KGD 인 것으로 결정될 수 있다.
하나의 디바이스 다이(405)가 디바이스 다이(105)에 본딩되는 것으로 예시되어 있지만, 디바이스 다이(405)와 같은 다른 디바이스 다이가 디바이스 다이(105)에 본딩될 수 있다는 것을 이해해야 한다. 다른 디바이스 다이는 디바이스 다이(405)와 동일할 수 있거나 디바이스 다이(405)와 상이할 수 있다. 더욱이, 디바이스 다이(405) 및 다른 디바이스 다이는 45nm 기술, 28nm 기술, 20nm 기술 등과 같은 상이한 기술을 사용하여 형성될 수 있다. 또한, 디바이스 다이(405)는 디지털 회로 다이일 수 있는 반면, 다른 디바이스 다이는 아날로그 회로 다이일 수 있다. 디바이스 다이(105 및 405)(및 존재하는 경우 다른 디바이스 다이)가 조합되어 시스템으로서 기능한다. 시스템의 기능 및 회로를 디바이스 다이(105 및 405)와 같은 상이한 다이로 분할하는 것은 이러한 다이의 형성을 최적화할 수 있고, 제조 비용의 감소를 초래할 수 있다.
디바이스 다이(405)는 예를 들어 픽 앤 플레이스(pick and place) 프로세스에 의해 웨이퍼(100) 상에 배치된다. 디바이스 다이(405)를 디바이스 다이(105)에 본딩하는 것은 하이브리드 본딩을 통해 달성될 수 있다. 예를 들면, 본드 패드(680)는 금속 대 금속 직접 본딩을 통해 본드 패드(380)에 본딩된다. 본 개시의 일부 실시예에 따르면, 금속 대 금속 직접 본딩은 구리 대 구리 직접 본딩이다. 본드 패드(680)는 각각의 본드 패드(380)의 크기보다 크거나 같거나 작은 크기를 가질 수 있다. 또한, 제2 패시베이션 구조물(650)의 유전체 재료와 제2 패시베이션 구조물(350)의 유전체 재료는 유전체 대 유전체 본딩으로 함께 본딩되며, 이는 예를 들어 Si-O-Si 본드가 생성되는 융합 본딩일 수 있다. 디바이스 다이(405)를 둘러싸는 갭(702)이 남겨진다.
하이브리드 본딩을 달성하기 위해, 디바이스 다이(405)는 자신의 각각의 본드 패드(680) 및 본드 패드(380)를 정렬하고 디바이스 다이(105 및 405)를 함께 가압하기 위해 디바이스 다이(105)와 관련하여 위치된다. 그 후, 결합 패드(380) 및 대응하는 상부 본드 패드(680)에서 금속의 상호 확산을 야기하기 위해 어닐링이 수행된다. 어닐링 온도는 약 350 ℃보다 높을 수 있고, 일부 실시예에 따라 약 350 ℃와 약 550 ℃ 사이의 범위 내일 수 있다. 어닐링 시간은 약 1.5 시간과 약 3.0 시간 사이의 범위 내일 수 있고, 일부 실시예에 따라 약 1.0 시간과 약 2.5 시간 사이의 범위 내일 수 있다. 하이브리드 본딩을 통해, 본드 패드(680)는 금속 상호 확산에 의해 야기된 직접 금속 본딩을 통해 해당 본드 패드(380)에 본딩된다. 마찬가지로, 제2 패시베이션 구조물(650)은 대응하는 제2 패시베이션 구조물(350)에 융합 본딩된다. 하나의 디바이스 다이(105/405)의 본드 패드(380/680)가 반대 쪽 디바이스 다이(405/105)의 제2 패시베이션 구조물(650/350)과 접촉하는 구역은 본딩되지 않는다.
더미 금속판(225, 235, 245)이 없으면, 제2 패시베이션 구조물(350) 및/또는 제2 패시베이션 구조물(650)의 상부면은 양호한 결합을 달성하기에 충분히 평평하지 않을 수 있다. 즉, 본드 패드들(380/680) 사이에 갭이 나타나 디바이스 고장 또는 약한 본드를 유발하여 조기 디바이스 고장으로 이어질 수 있다. 유사하게, 제2 패시베이션 구조물(350/650) 사이에도 갭이 나타날 수 있으며, 이는 약화된 다이 대 다이 본드로 이어지며, 이는 결국 휨 또는 다른 요인으로 인해 실패할(fail) 수 있다. 이러한 갭은 더미 금속판(225, 235, 및 245) 없이 존재할 작은 차이로 인해 발생할 수 있다. 이러한 차이는 CMP 프로세스와 같은 사용된 평탄화 프로세스가 이 갭을 제거하는 데 효과적이지 않을 수 있기 때문에 상부면으로 전파될 것이다. 그러나 더미 금속판(225, 235, 및 245)은 수직 패딩을 제공하여 보다 효과적인 평탄화 프로세스와 디바이스 다이(105)(및/또는 디바이스 다이(405))의 더 평평한 상부면을 야기한다.
도 27은 일부 실시예에 따라, 본딩된 디바이스 다이(105) 및 디바이스 다이(405) 위에 형성된 전기 접속부(792)를 포함하는 갭 충전물(764), 재배선 층(772) 및 콘택 구조물의 형성을 도시한다. 디바이스 다이(105) 및 디바이스 다이(405)의 도면이 단순화되었다.
갭 충전물(764)은 하부 에칭 정치층(760) 및 유전체 충전 층(762)을 포함할 수 있다. 에칭 정치층(760)은 디바이스 다이(405)의 측벽 및 디바이스 다이(105)의 상단 표면에 양호한 접착력을 갖는 유전체 재료로 형성된다. 본 개시의 일부 실시예에 따르면, 에칭 정치층(760)은 실리콘 질화물과 같은 질화물 함유 재료로 형성된다. 에칭 정지층(760)은, 예를 들어, 수평 부분의 두께와 수직 부분의 두께가 실질적으로 서로 동일하며, 예를 들어, 그 차이는 두 두께의 약 20%보다 작거나 약 10%보다 작은 절대값을 갖는 컨포멀층일 수 있다. 퇴적은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition)와 같은 컨포멀 퇴적 방법을 포함할 수 있다.
유전체 충전 층(762)은 에칭 정치층(760)의 재료와는 다른 재료로 형성된다. 본 개시의 일부 실시예들에 따르면, 유전체 충전 층(762)은 실리콘 산화물로 형성되고, 이는 TEOS로 형성된 실리콘 산화물일 수 있는 반면, 실리콘 탄화물, 실리콘 산 질화물, 실리콘 산탄질화물, PSG, BSG, BPSG 등과 같은 다른 유전체 재료도 사용될 수 있다. 유전체층(162)은 CVD, HDPCVD(High-Density Plasma Chemical Vapor Deposition), 유동성 CVD, 스핀 온 코팅 등을 사용하여 형성될 수 있다. 유전체층(762)은 나머지 갭(702)을 완전히 채운다(도 26). 유전체 충전 층(762)은 디바이스 다이(405)의 상단 표면 위를 덮을 수 있다.
유전체 충전 층(762)의 형성 후에, CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 갭 충전물(764)의 초과 부분을 제거하기 위해 활용될 수 있어서, 디바이스 다이(405)가 노출된다. 또한, TSV(416)(도 25 참조)가 노출된다.
다음으로, 갭 충전물(764)을 관통해 선택적인 관통 비아를 형성하기 위해 갭 충전물(764)에 개구가 형성될 수 있다. 일부 실시예에 따르면, 포토레지스트(미도시됨)가 형성되고 패터닝되고, 갭 충전물(764)은 에칭 마스크로서 패터닝된 포토레지스트를 사용하여 에칭된다. 개구가 형성되고 에칭 정치층으로 작용하는 에칭 정치층(760)까지 아래로 연장된다. 에칭은 NF3와 NH3의 혼합물 또는 HF와 NH3의 혼합물을 사용하는 건식 에칭과 같은 임의의 적절한 프로세스를 사용하여 수행될 수 있다. 다음으로, 에칭 정치층(760)이 에칭되어, 개구가 디바이스 다이(105)의 본드 패드(380)까지 아래로 연장된다. 에칭은 CF4, O2 및 N2의 혼합물, NF3 및 O2의 혼합물, SF6 또는 SF6과 O2의 혼합물을 사용하는 건식 에칭을 통한 것과 같은 임의의 적절한 프로세스를 사용하여 수행될 수 있다.
관통 비아(770)는 개구 내에 형성되고 본드 패드(380)에 접속된다. 본 개시의 일부 실시예들에 따르면, 관통 비아(770)의 형성은 전기-화학적 도금 프로세스 또는 무전해 도금 프로세스와 같은 도금 프로세스를 수행하는 것을 포함한다. 관통 비아(770)는 텅스텐, 알루미늄, 구리 등과 같은 금속성 재료를 포함할 수 있다. (티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등과 같은) 전도성 배리어층이 또한 금속성 재료 아래에 형성될 수 있다. 도금된 금속성 재료의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화가 수행되고, 금속성 재료의 나머지 부분은 관통 비아(770)를 형성한다. 관통 비아(770)는 실질적으로 직선 및 수직 측벽을 가질 수 있다. 또한, 관통 비아(770)는 상단 폭이 각각의 하단 폭보다 약간 더 큰 테이퍼 형 프로파일을 가질 수 있다.
일부 실시예에서, 관통 비아(770)는 관통 비아(770)와 유사한 프로세스 및 재료를 사용하여 디바이스 다이(405)의 일부를 관통해 형성될 수 있다. 예를 들어, 관통 비아(770)를 위한 개구의 형성 전 또는 후에, 디바이스 다이(405)가 에칭되어 추가 개구(예를 들어, 도시된 TSV(416)에 의해 점유됨)를 형성할 수 있다. 디바이스 다이(405)의 추가 개구와 관통 비아(770)를 위한 개구는 TSV(416) 및 관통 비아(770)를 형성하기 위해 동시에 채워질 수 있다. 결과적인 TSV(416)는 도 27에 도시된 것과 반대로 각각의 하부보다 더 넓은 상부를 가질 수 있다.
재배선 라인(RDL)(772) 및 유전체층(774)은 재배선 구조물로 형성된다. 본 개시의 일부 실시예들에 따르면, 유전체층(774)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성된다. RDL(772)는 개구를 형성하기 위해 유전체층(774)을 에칭하고, 개구 내에 전도성 배리어층을 퇴적하고, 구리 또는 구리 합금과 같은 금속성 재료를 도금하며, 금속성 재료의 초과 부분을 제거하기 위해 평탄화를 수행하는 것을 포함하는 다마신 프로세스를 사용하여 형성될 수 있다.
도 27은 또한 패시베이션층, 금속 패드 및 상부 유전체층의 형성을 도시한다. 패시베이션층(776)은 유전체층(774) 위에 형성되고, 비아(778)는 RDL(772)에 전기적으로 접속하기 위해 패시베이션층(776)에 형성된다. 금속 패드(780)는 패시베이션층(776) 위에 형성되고, RDL(772) 및 관통 비아(778)에 전기적으로 결합된다. 금속 패드(780)는 알루미늄 패드 또는 알루미늄-구리 패드일 수 있고, 다른 금속성 재료가 사용될 수 있다.
또한, 도 27에 도시된 바와 같이, 패시베이션층(782)은 패시베이션층(776) 위에 형성된다. 각각의 패시베이션층(776, 782)은 단일층 또는 복합층일 수도 있고, 비다공성 재료로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 패시베이션층(776, 782) 중 하나 또는 모두는 실리콘 산화물층(개별적으로 도시되어 있지는 않음), 및 실리콘 산화물층 위의 실리콘 질화물층(개별적으로 도시되어 있지는 않음)을 포함하는 복합층이다. 패시베이션층(776 및 782)은 또한 USG(Un-doped Silicate Glass), 실리콘 산질화물 및/또는 등과 같은 다른 비다공성 유전체 재료로 형성될 수 있다.
다음으로, 패시베이션층(782)이 패터닝되어, 패시베이션층(782)의 일부 부분이 금속 패드(780)의 에지 부분을 덮고, 금속 패드(780)의 일부 부분이 패시베이션층(782)의 개구를 통해 노출된다. 그런 다음, 폴리머 층(784)이 형성되고, 그런 다음, 금속 패드(780)를 노출하도록 패터닝된다. 폴리머 층(784)은 폴리이미드, 폴리벤족사졸(PBO) 등으로 형성될 수 있다.
다음으로, PPI(Post-Passivation Interconnect)(786)가 형성되며, 이는 금속 시드 층 및 금속 시드 층 위에 패터닝된 마스크 층(미도시됨)을 형성하고, 패터닝된 마스크 층에 PPI(786)를 도금하는 것을 포함할 수 있다. 패터닝된 마스크 층 및 패터닝된 마스크 층에 의해 겹치는 금속 시드 층의 부분은 에칭 프로세스에서 제거된다. 그 다음, PBO, 폴리이미드 등으로 형성될 수 있는 폴리머층(788)이 형성된다.
다음으로, UBM(Under-Bump Metallurgies)(790)이 형성되고, UBM(790)은 PPI(786)에 접속하기 위해 폴리머 층(788)으로 연장된다. 각각의 UBM(790)은 배리어층(미도시됨) 및 배리어층 위에 시드 층(미도시됨)을 포함할 수 있다. 배리어층은 티타늄층, 티타늄 질화물층, 탄탈륨층, 탄탈륨 질화물층, 또는 티타늄 합금 또는 탄탈륨 합금으로 형성된 층일 수 있다. 시드 층의 재료는 구리 또는 구리 합금을 포함할 수 있다. 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금, 텅스텐 합금, 크롬, 크롬 합금 및 이들의 조합과 같은 다른 금속도 UBM(790)에 포함될 수 있다. UBM(790) 및 전기 접속부(792)를 형성하기 위한 형성 프로세스는 블랭킷 UBM 층을 퇴적하고, 마스크(포토레지스트일 수 있으며, 도시되지 않음)를 형성 및 패터닝하는 것을 포함하며, 블랭킷 UBM 층의 일부는 마스크 내의 개구를 통해 노출된다. 그런 다음, 노출된 부분은 에칭 프로세스에 의해 제거될 수 있다. 그런 다음, 마스크를 제거하여 UBM(790)을 노출할 수 있다.
UBM(790)의 형성 후에, 전기 접속부(792)가 형성된다. 패키지는 도금 용액(미도시됨)에 배치될 수 있고, 도금 단계가 수행되어 UBM(790) 상에 전기 접속부(792)를 형성할 수 있다. 본 개시의 일부 실시예에 따르면, 전기 접속부(792)는 후속 리플로우 프로세스에서 용융되지 않는 비솔더 부품(non-solder parts)(도시되지 않음)을 포함할 수 있다. 비솔더 부분은 구리로 형성될 수 있으므로, 다른 비솔더 재료로 형성될 수 있지만, 이하에서는 구리 범프라고 한다. 각각의 전기 접속부(792)는 또한, 니켈층, 니켈 합금, 팔라듐층, 금층, 은층, 또는 이들의 다층으로부터 선택된 캡층(들)을 포함할 수 있다. 캡층(들)은 구리 범프 위에 형성된다. 전기 접속부(792)의 캡층은 Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금 등으로 형성될 수 있는 땜납을 포함할 수 있으며, 무연 또는 유연일 수 있다.
도 27은 또한 예를 들어, 다이 톱(die saw)(710)을 사용하는 싱귤레이션 프로세스를 도시하지만, 다른 적절한 프로세스가 사용될 수 있다. 결과적인 구조물은 패키지 디바이스(700)이다.
실시예는 유리하게는 더미 금속판을 통합하여 통합 SHDMIM 커패시터 디바이스층을 패딩하여 디바이스층이 보다 일관된 수직 풋프린트(즉, 두께)를 갖도록 한다. 더미 금속판은 하이브리드 본딩에 사용되는 본딩층까지 전파되는 패딩을 제공한다. 따라서 본딩층은 더미 금속판이 없을 때보다 더 평평하다. 결과적으로, 본딩 계면의 공동을 줄이거나 제거할 수 있다. 실시예는 또한 통합 디바이스층을 가로지르지만 통합 SHDMIM 커패시터의 어느 것에도 접속되지 않는 전도성 플러그 및 비아 주변의 차단 구역을 제공한다. 차단 구역은 더미 금속판이 전기적으로 부유하고(float) 통합 SHDMIM 커패시터의 디바이스 층 특성을 실수로 변경하지 않는다.
일 실시예는 반도체 기판 위에 제1 절연층을 퇴적하는 단계를 포함하는 방법이다. 본 방법은 또한 제1 절연층 위에 일련의 유전체층에 의해 분리된 일련의 전도성층을 퇴적하는 단계를 포함하고, 일련의 전도성층은 디바이스 전극 및 더미 금속판을 포함한다. 본 방법은 또한 일련의 전도성층 및 유전체층 위에 제2 절연층을 퇴적하는 단계를 포함한다. 본 방법은 또한 일련의 전도성층을 관통해 제1 세트의 콘택 플러그를 형성하는 단계를 포함하고, 제1 세트의 콘택 플러그 각각은 일련의 전도성층의 제1 부분의 하나 이상의 전도성층과 접촉한다. 본 방법은 또한 일련의 유전체층을 통해 제2 세트의 콘택 플러그를 형성하는 단계를 포함하고, 제2 세트의 콘택 플러그 각각은 일련의 전도성층의 제2 부분과의 접촉을 피하고, 일련의 전도성층의 제2 부분은 전기적으로 부유한다.
실시예에서, 더미 금속판의 밀도는 70% 내지 99.5%이다. 실시예에서, 제2 세트의 콘택 플러그를 형성하는 단계는, 일련의 유전체층 중의 제1 유전체층을 노출시키기 위해 제2 절연층을 관통해 콘택 개구를 에칭하는 단계; 일련의 유전체층을 관통해 연속적으로 에칭하여 콘택 개구를 연장시키는 단계; 상호접속부의 콘택 요소를 노출시키기 위해 제1 절연층을 관통해 에칭함으로써 콘택 개구를 연장시키는 단계; 및 콘택 개구 위에 전도성 충전 재료를 퇴적하고 콘택 개구를 충전하는 단계를 더 포함할 수 있다. 실시예에서, 본 방법은, 제1 세트의 콘택 플러그 위에 그리고 제2 세트의 콘택 플러그 위에 패시베이션 구조물을 퇴적하는 단계; 및 패시베이션 구조물을 관통해 제1 세트의 본드 패드 비아를 형성하는 단계를 포함할 수 있다. 실시예에서, 제1 세트의 본드 패드 비아는 패시베이션 구조물을 관통해 연장되고 콘택 플러그에 전기적으로 결합된다. 실시예에서, 제1 세트의 본드 패드 비아를 형성하는 단계는, 패시베이션 구조물을 관통해 콘택 개구를 형성하여 전도성 랜딩부를 노출시키는 단계; 및 콘택 개구 내에 전도성 충전 재료를 퇴적하는 단계를 포함하고, 전도성 충전 재료는 전도성 랜딩부에 물리적으로 결합된다. 실시예에서, 제1 세트의 본드 패드 비아를 형성하는 단계는, 패시베이션 구조물에 콘택 개구를 형성하여 제2 절연층을 노출시키는 단계; 제2 절연층을 관통해 개구를 연장시키는 단계; 일련의 유전체층을 관통해 개구를 연장시키는 단계; 제1 절연층을 관통해 개구를 연장시키는 단계 ― 콘택 개구는 상호접속부의 전도성 요소를 노출시킴 ―; 및 콘택 개구 위에 전도성 충전 재료를 퇴적하고 콘택 개구를 충전하는 단계를 더 포함할 수 있고, 전도성 충전 재료는 상호접속부의 전도성 요소에 전기적으로 결합된다.
실시예는 제1 다이를 포함하는 패키지이며, 여기서 제1 다이는 상호접속 구조물 위에 배치된 통합 디바이스 구조물을 포함할 수 있다. 통합 디바이스 구조물은, 통합 디바이스 구조물의 제1 레벨에 형성된 제1 커패시터 전극; 통합 디바이스 구조물의 제2 레벨에 형성된 제2 커패시터 전극; 제1 커패시터 전극과 제2 커패시터 전극 사이에 개재된 제1 커패시터 절연체층; 및 제1 더미 금속판 및 제2 더미 금속판을 포함할 수 있고, 제1 더미 금속판은 통합 디바이스 구조물의 제1 레벨에 형성되고, 제2 더미 금속판은 통합 디바이스 구조물의 제2 레벨에 형성되며, 제1 더미 금속판 및 제2 더미 금속판은 제1 커패시터 전극과 제2 커패시터 전극으로부터 전기적으로 부유한다. 패키지는 또한 제2 다이, 제1 다이의 접속부와 접촉하는 제2 다이의 접속부를 포함한다.
실시예에서, 제1 더미 금속판은 제1 패턴에 배치되고, 제2 더미 금속판은 제2 패턴으로 배치되며, 제1 패턴은 제2 패턴과는 상이하다. 실시예에서, 패키지는, 제1 커패시터 전극의 제1 금속판에 전기적으로 결합된 제1 접속부; 및 제1 더미 금속판의 제2 금속판을 통과하고 제2 금속판으로부터 전기적으로 자유로운 제2 접속부를 포함할 수 있다. 실시예에서, 차단 구역은 제1 커패시터 전극, 제2 커패시터 전극, 제1 더미 금속판 및 제2 더미 금속판 중 어느 하나도 없다. 실시예에서, 패키지는 통합 디바이스 구조물 위에 형성된 패시베이션 구조물; 및 패시베이션 구조물의 상부 표면에 배치된 본드 패드를 포함할 수 있다. 일 실시예에서, 제2 접속부는 본딩 패드를 상호접속 구조물에 물리적으로 결합시킨다. 실시예에서, 패키지는 제3 접속부를 포함할 수 있고, 제3 접속부는 본드 패드를 제2 접속부의 랜딩부에 물리적으로 결합시키고, 제2 접속부의 랜딩부는 통합 디바이스 구조물 위에 배치된다. 실시예에서, 제2 금속판은 제2 접속부의 적어도 2개의 측부에 인접하게 배치된다.
또 다른 실시예는 임베디드 디바이스를 포함하는 디바이스이다. 디바이스는 또한 임베디드 디바이스 위에 배치된 상호접속 구조물을 포함한다. 디바이스는 또한 상호접속 구조물 위에 배치된 제1 패시베이션 구조물을 포함한다. 제1 패시베이션 구조물은 통합 디바이스층을 포함할 수 있고, 통합 디바이스층은 제1 커패시터 및 제1 더미 금속판을 포함할 수 있다. 디바이스는 제1 패시베이션 구조물 위에 배치된 제2 패시베이션 구조물을 또한 포함하고, 제2 패시베이션 구조물은 자신의 상부면에 배치된 본드 패드를 가진다. 디바이스는 또한 상호접속 구조물 및 제1 커패시터에 결합된 제1 접속부를 또한 포함한다. 디바이스는 또한 상호접속 구조물에 결합된 제2 접속부를 포함하고, 제2 접속부는 통합된 디바이스층을 통과하고 제1 커패시터 및 제1 더미 금속판으로부터 떨어져 있다.
실시예에서, 제1 더미 금속판은 제1 커패시터로부터 전기적으로 부유한다. 실시예에서, 제2 접속부는 본드 패드의 제1 본드 패드에 그리고 상호접속 구조물에 물리적으로 결합된다. 실시예에서, 디바이스는 제3 접속부를 포함할 수 있고, 제3 접속부는 본드 패드의 제1 본드 패드 및 제2 접속부에 물리적으로 결합된다. 실시예에서, 제2 접속부는 제1 더미 금속판에 의해 3개의 측부가 둘러싸인다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 방법에 있어서,
반도체 기판 위에 제1 절연층을 퇴적하는 단계;
상기 제1 절연층 위에 일련의 유전체층에 의해 분리된 일련의 전도성층을 퇴적하는 단계 ― 상기 일련의 전도성층은 디바이스 전극 및 더미 금속판을 포함함 ―;
상기 일련의 전도성층 및 유전체층 위에 제2 절연층을 퇴적하는 단계;
상기 일련의 전도성층을 관통해 제1 세트의 콘택 플러그를 형성하는 단계 ― 상기 제1 세트의 콘택 플러그 각각은 상기 일련의 전도성층의 제1 부분의 하나 이상의 전도성층과 접촉함 ―; 및
상기 일련의 유전체층을 관통해 제2 세트의 콘택 플러그를 형성하는 단계
를 포함하고, 상기 제2 세트의 콘택 플러그 각각은 상기 일련의 전도성층의 제2 부분과의 접촉을 피하고, 상기 일련의 전도성층의 상기 제2 부분은 전기적으로 부유한(floating) 것인, 방법.
2. 제1항에 있어서,
상기 더미 금속판의 밀도는 70%와 99.5% 사이인 것인, 방법.
3. 제1항에 있어서,
상기 제2 세트의 콘택 플러그를 형성하는 단계는,
상기 일련의 유전체층 중의 제1 유전체층을 노출시키기 위해 상기 제2 절연층을 관통해 콘택 개구를 에칭하는 단계;
상기 일련의 유전체층을 관통해 연속적으로 에칭하여 상기 콘택 개구를 연장시키는 단계;
상호접속부의 콘택 요소를 노출시키기 위해 상기 제1 절연층을 관통해 에칭함으로써 상기 콘택 개구를 연장시키는 단계; 및
상기 콘택 개구 위에 전도성 충전 재료를 퇴적하고 상기 콘택 개구를 충전하는 단계
를 더 포함하는 것인, 방법.
4. 제1항에 있어서,
상기 제1 세트의 콘택 플러그 위에 그리고 상기 제2 세트의 콘택 플러그 위에 패시베이션 구조물을 퇴적하는 단계; 및
상기 패시베이션 구조물을 관통해 제1 세트의 본드 패드 비아를 형성하는 단계
를 더 포함하는, 방법.
5. 제4항에 있어서,
상기 제1 세트의 본드 패드 비아는 상기 패시베이션 구조물을 관통해 연장되고 상기 콘택 플러그에 전기적으로 결합되는 것인, 방법.
6. 제5항에 있어서,
상기 제2 절연층의 상부면을 따라 수평으로 연장되는 전도성 랜딩부(conductive landing)를 형성하는 단계를 더 포함하고, 상기 전도성 랜딩부는 상기 제1 세트의 콘택 플러그 중 하나 이상에 또는 상기 제2 세트의 콘택 플러그 중 하나 이상에 결합되고,
상기 제1 세트의 본드 패드 비아를 형성하는 단계는,
상기 패시베이션 구조물을 관통해 콘택 개구를 형성하여 전도성 랜딩부를 노출시키는 단계; 및.
상기 콘택 개구에 전도성 충전 재료를 퇴적하는 단계
를 포함하고, 상기 전도성 충전 재료는 상기 전도성 랜딩부에 물리적으로 결합되는 것인, 방법.
7. 제3항에 있어서, 상기 제1 세트의 본드 패드 비아를 형성하는 단계는,
상기 패시베이션 구조물에 콘택 개구를 형성하여 상기 제2 절연층을 노출시키는 단계;
상기 제2 절연층을 관통해 상기 개구를 연장시키는 단계;
상기 일련의 유전체층을 관통해 상기 개구를 연장시키는 단계;
상기 제1 절연층을 관통해 상기 개구를 연장시키는 단계 ― 상기 콘택 개구는 상호접속부의 전도성 요소를 노출시킴 ―; 및
상기 콘택 개구 위에 전도성 충전 재료를 퇴적하고 상기 콘택 개구를 충전하는 단계
를 더 포함하고, 상기 전도성 충전 재료는 상기 상호접속부의 전도성 요소에 전기적으로 결합되는 것인, 방법.
8. 패키지에 있어서,
제1 다이 ― 상기 제1 다이는 상호접속 구조물 위에 배치된 통합 디바이스 구조물을 포함함 ―; 및
제2 다이 ― 상기 제2 다이의 접속부는 상기 제1 다이의 접속부와 접촉함 ― 를 포함하고,
상기 통합 디바이스 구조물은,
상기 통합 디바이스 구조물의 제1 레벨에 형성된 제1 커패시터 전극;
상기 통합 디바이스 구조물의 제2 레벨에 형성된 제2 커패시터 전극;
상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 개재된(interposed) 제1 커패시터 절연체층; 및
제1 더미 금속판 및 제2 더미 금속판
을 포함하며,
상기 제1 더미 금속판은 상기 통합 디바이스 구조물의 상기 제1 레벨에 형성되고, 상기 제2 더미 금속판은 상기 통합 디바이스 구조물의 상기 제2 레벨에 형성되며, 상기 제1 더미 금속판 및 상기 제2 더미 금속판은 상기 제1 커패시터 전극과 상기 제2 커패시터 전극으로부터 전기적으로 부유한 것인, 패키지.
9. 제8항에 있어서,
상기 제1 더미 금속판은 제1 패턴으로 배치되고, 상기 제2 더미 금속판은 제2 패턴으로 배치되며, 상기 제1 패턴은 상기 제2 패턴과는 상이한 것인, 패키지.
10. 제8항에 있어서,
상기 제1 커패시터 전극의 제1 금속판에 전기적으로 결합된 제1 접속부; 및
상기 제1 더미 금속판 중의 제2 금속판을 통과하고 상기 제2 금속판으로부터 전기적으로 자유로운 제2 접속부
를 더 포함하는, 패키지.
11. 제10항에 있어서,
상기 제2 접속부 주위에 배치된 차단 구역(keep out zone)을 더 포함하고, 상기 차단 구역은 상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제1 더미 금속판, 및 상기 제2 더미 금속판 중 어느 하나도 없는 것인, 패키지.
12. 제10항에 있어서,
상기 통합 디바이스 구조물 위에 형성된 패시베이션 구조물; 및
상기 패시베이션 구조물의 상부면에 배치된 본드 패드
를 더 포함하는, 패키지.
13. 제12항에 있어서,
상기 제2 접속부는 본드 패드를 상기 상호접속 구조물에 물리적으로 결합시키는 것인, 패키지.
14. 제12항에 있어서,
제3 접속부를 더 포함하고,
상기 제3 접속부는 본드 패드를 상기 제2 접속부의 랜딩부에 물리적으로 결합시키고, 상기 제2 접속부의 랜딩부는 상기 통합 디바이스 구조물 위에 배치되는 것인, 패키지.
15. 제10항에 있어서,
상기 제2 금속판은 상기 제2 접속부의 적어도 2개의 측부에 인접하게 배치되는 것인, 패키지.
16. 디바이스에 있어서,
임베디드 디바이스;
상기 임베디드 디바이스 위에 배치된 상호접속 구조물;
상기 상호접속 구조물 위에 배치된 제1 패시베이션 구조물 ― 상기 제1 패시베이션 구조물은 통합 디바이스층을 포함하고, 상기 통합 디바이스층은 제1 커패시터 및 제1 더미 금속판을 포함함 ―;
상기 제1 패시베이션 구조물 위에 배치된 제2 패시베이션 구조물 ― 상기 제2 패시베이션 구조물은 자신의 상부면에 배치된 본드 패드를 가짐 ―; 및
상기 상호접속 구조물에 그리고 상기 제1 커패시터에 결합된 제1 접속부; 및
상기 상호접속 구조물에 결합된 제2 접속부
를 포함하고, 상기 제2 접속부는 상기 통합 디바이스층을 통과하고 상기 제1 커패시터 및 상기 제1 더미 금속판으로부터 떨어져 있는 것인, 디바이스.
17. 제16항에 있어서,
상기 제1 더미 금속판은 상기 제1 커패시터 전극으로부터 전기적으로 부유하는 것인, 디바이스.
18. 제16항에 있어서,
상기 제2 접속부는 상기 본드 패드 중의 제1 본드 패드에 그리고 상기 상호접속 구조물에 물리적으로 결합되는 것인, 디바이스.
19. 제16항에 있어서,
제3 접속부를 더 포함하고,
상기 제3 접속부는 상기 본드 패드 중의 제1 본드 패드 및 상기 제2 접속부에 물리적으로 결합되는 것인, 디바이스.
20. 제16항에 있어서,
상기 제2 접속부는 상기 제1 더미 금속판에 의해 3개의 측부가 둘러싸여 있는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위에 제1 절연층을 퇴적하는 단계;
    상기 제1 절연층 위에 일련의 유전체층에 의해 분리된 일련의 전도성층을 퇴적하는 단계 ― 상기 일련의 전도성층은 디바이스 전극 및 더미 금속판을 포함함 ―;
    상기 일련의 전도성층 및 유전체층 위에 제2 절연층을 퇴적하는 단계;
    상기 일련의 전도성층을 관통해 제1 세트의 콘택 플러그를 형성하는 단계 ― 상기 제1 세트의 콘택 플러그 각각은 상기 일련의 전도성층의 제1 부분의 하나 이상의 전도성층과 접촉함 ―; 및
    상기 일련의 유전체층을 관통해 제2 세트의 콘택 플러그를 형성하는 단계
    를 포함하고, 상기 제2 세트의 콘택 플러그 각각은 상기 일련의 전도성층의 제2 부분과의 접촉을 피하고, 상기 일련의 전도성층의 상기 제2 부분은 전기적으로 부유한(floating) 것인, 방법.
  2. 패키지에 있어서,
    제1 다이 ― 상기 제1 다이는 상호접속 구조물 위에 배치된 통합 디바이스 구조물을 포함함 ―; 및
    제2 다이 ― 상기 제2 다이의 접속부는 상기 제1 다이의 접속부와 접촉함 ― 를 포함하고,
    상기 통합 디바이스 구조물은,
    상기 통합 디바이스 구조물의 제1 레벨에 형성된 제1 커패시터 전극;
    상기 통합 디바이스 구조물의 제2 레벨에 형성된 제2 커패시터 전극;
    상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 개재된(interposed) 제1 커패시터 절연체층; 및
    제1 더미 금속판 및 제2 더미 금속판
    을 포함하며,
    상기 제1 더미 금속판은 상기 통합 디바이스 구조물의 상기 제1 레벨에 형성되고, 상기 제2 더미 금속판은 상기 통합 디바이스 구조물의 상기 제2 레벨에 형성되며, 상기 제1 더미 금속판 및 상기 제2 더미 금속판은 상기 제1 커패시터 전극과 상기 제2 커패시터 전극으로부터 전기적으로 부유한 것인, 패키지.
  3. 제2항에 있어서,
    상기 제1 더미 금속판은 제1 패턴으로 배치되고, 상기 제2 더미 금속판은 제2 패턴으로 배치되며, 상기 제1 패턴은 상기 제2 패턴과는 상이한 것인, 패키지.
  4. 제2항에 있어서,
    상기 제1 커패시터 전극의 제1 금속판에 전기적으로 결합된 제1 접속부; 및
    상기 제1 더미 금속판 중의 제2 금속판을 통과하고 상기 제2 금속판으로부터 전기적으로 자유로운 제2 접속부
    를 더 포함하는, 패키지.
  5. 제4항에 있어서,
    상기 제2 접속부 주위에 배치된 차단 구역(keep out zone)을 더 포함하고, 상기 차단 구역은 상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제1 더미 금속판, 및 상기 제2 더미 금속판 중 어느 하나도 없는 것인, 패키지.
  6. 제4항에 있어서,
    상기 통합 디바이스 구조물 위에 형성된 패시베이션 구조물; 및
    상기 패시베이션 구조물의 상부면에 배치된 본드 패드
    를 더 포함하는, 패키지.
  7. 제6항에 있어서,
    상기 제2 접속부는 본드 패드를 상기 상호접속 구조물에 물리적으로 결합시키는 것인, 패키지.
  8. 제6항에 있어서,
    제3 접속부를 더 포함하고,
    상기 제3 접속부는 본드 패드를 상기 제2 접속부의 랜딩부에 물리적으로 결합시키고, 상기 제2 접속부의 랜딩부는 상기 통합 디바이스 구조물 위에 배치되는 것인, 패키지.
  9. 제4항에 있어서,
    상기 제2 금속판은 상기 제2 접속부의 적어도 2개의 측부에 인접하게 배치되는 것인, 패키지.
  10. 디바이스에 있어서,
    임베디드 디바이스;
    상기 임베디드 디바이스 위에 배치된 상호접속 구조물;
    상기 상호접속 구조물 위에 배치된 제1 패시베이션 구조물 ― 상기 제1 패시베이션 구조물은 통합 디바이스층을 포함하고, 상기 통합 디바이스층은 제1 커패시터 및 제1 더미 금속판을 포함함 ―;
    상기 제1 패시베이션 구조물 위에 배치된 제2 패시베이션 구조물 ― 상기 제2 패시베이션 구조물은 자신의 상부면에 배치된 본드 패드를 가짐 ―; 및
    상기 상호접속 구조물에 그리고 상기 제1 커패시터에 결합된 제1 접속부; 및
    상기 상호접속 구조물에 결합된 제2 접속부
    를 포함하고, 상기 제2 접속부는 상기 통합 디바이스층을 통과하고 상기 제1 커패시터 및 상기 제1 더미 금속판으로부터 떨어져 있는 것인, 디바이스.
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