KR20160092463A

KR20160092463A - 금속-절연체-금속(ｍｉｍ) 커패시터 및 형성 방법

Info

Publication number: KR20160092463A
Application number: KR1020150061619A
Authority: KR
Inventors: 칭페이 시에; 체른요우 수; 시창 리우
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2015-01-27
Filing date: 2015-04-30
Publication date: 2016-08-04
Anticipated expiration: 2035-04-30
Also published as: CN105826166A; KR101760999B1; US9620582B2; CN105826166B; US20160218172A1

Abstract

본 개시는 금속-절연체-금속(MIM) 커패시터에 관한 것이다. 일부 실시예에서, MIM 커패시터는 반도체 기판 위에 배열된 커패시터 하부 금속(CBM) 전극을 갖는다. MIM 커패시터는 CBM 전극 위에 배치된 고유전율 유전체 층 및 고유전율 유전체 층 위에 배열된 커패시터 상부 금속(CTM) 전극을 갖는다. MIM 커패시터는 고유전율 유전체 층 위에 수직으로 그리고 CTM 전극으로부터 측방으로 이격되어 배치되는 더미 구조물을 갖는다. 더미 구조물은 CTM 전극과 동일한 재료를 갖는 전도성 바디를 포함한다.

Description

금속-절연체-금속(ＭＩＭ) 커패시터 및 형성 방법{METAL-INSULATOR-METAL (MIM) CAPACITORS AND FORMING METHODS}

본 발명은 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터 및 형성 방법에 관한 것이다.

커패시터는 전기장 내에 에너지를 저장하는데 사용되는 수동 2단자 전기 소자이다. 커패시터는 유전체 층에 의해 분리되어 있는 적어도 2개의 전극을 포함한다. 커패시터의 커패시턴스는 전극들 사이의 면적에 비례하고, 그 사이의 간격(예를 들어, 유전체 층의 두께)에 반비례한다. 따라서, 커패시터의 커패시턴스는 전극의 면적을 증가시킴으로써 그리고/또는 그들 사이의 간격을 감소시킴으로써 증가될 수 있다.

금속-절연체-금속(MIM) 커패시터는 집적 회로(IC; integrated circuit)에 일반적으로 사용되는 일종의 커패시터이다. MIM 커패시터는 보통 BEOL(back-end-of-the-line) 금속 스택 내에 배치된 금속 구조물들을 포함하는 전극들 사이에 배열된 유전체 재료를 포함한다.

본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다
도 1a는 금속-절연체-금속(MIM) 커패시터의 일부 실시예의 단면도를 예시한다.
도 1b는 MIM 커패시터를 포함하는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2는 MIM 커패시터를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 3 내지 도 10은 MIM 커패시터를 형성하는 방법을 보여주는 일부 실시예의 단면도들을 예시한다.

다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.

또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징의, 또다른 구성요소(들) 또는 특징(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.

반도체 산업은 성능을 개선하고 집적 칩의 전력을 감소시키기 위해 집적 칩 컴포넌트의 크기를 계속해서 감소시켜 왔다. MIM(metal-insulator-metal) 커패시터의 경우에, 집적 칩 컴포넌트의 크기 감소는 또한 MIM 커패시터가 저장할 수 있는 에너지 또는 커패시턴스를 감소시킨다. 이는 집적 칩 컴포넌트의 크기가 축소함에 따라 커패시터 전극의 크기도 또한 축소하기 때문이다. MIM 커패시터의 커패시턴스가 전극 면적에 비례하므로, 전극 크기의 감소는 또한 MIM 커패시터의 커패시턴스 감소를 초래한다. 커패시턴스의 감소는 오늘날의 집적 칩에 사용되는 디바이스 사양을 충족시키기 어렵게 한다.

따라서, 본 개시는 비교적 큰 커패시턴스 값을 제공하면서 비교적 작은 칩 면적을 소모하는, 개선된 MIM 커패시터 구조물 및 관련 프로세싱 방법에 관한 것이다. 일부 실시예에서, MIM 커패시터는 반도체 기판 위에 배치된 커패시터 하부 금속(CBM; capacitor bottom metal) 전극을 포함한다. 고유전율(high-k) 유전체 층이 CBM 전극 위에 배치되고, 커패시터 상부 전극(CTM; capacitor top metal) 전극이 고유전율 유전체 층 위에 배치된다. 일부 실시예에서, CBM 및 CTM 전극은 CBM 전극과 CTM 전극 사이의 면적을 증가시키는 "지그재그(zigzag)" 형상을 포함한다. MIM 커패시터는, 고유전율 유전체 층 위에 수직으로 그리고 CTM 전극으로부터 측방으로 이격되어 배치되는 더미 구조물을 더 포함할 수 있다. 더미 구조물은 상부 전극과 동일한 재료를 갖는 전도성 바디를 포함할 수 있으며, 이는 CBM 전극을 패터닝하는데 통상적으로 사용되는 포토마스크를 제조 프로세스로부터 제거하고 CBM 전극의 임계 치수(CD; critical dimension) 제어를 개선하기 위해, 자가 정렬된(self-aligned) 마스크로서 사용된다.

도 1a는 일부 실시예에 따른 금속-절연체-금속(MIM) 커패시터(100)의 단면도를 도시한다.

MIM 커패시터(100)는 반도체 기판(101)을 덮는 유전체 재료(102) 위에 배치된 커패시터 하부 금속(CBM) 전극(106)을 포함한다. CBM 전극(106)은 고유전율 유전체 층(108)에 의해 커패시터 상부 금속(CTM) 전극(110)으로부터 수직으로 분리되어 있다.

일부 실시예에서, CBM 전극(106)은 유전체 재료(102)의 하나 이상의 트렌치(111) 내에 배치된 전도성 재료를 포함한다. 하나 이상의 트렌치(111)는 유전체 재료(102)의 상부 표면(102s)으로부터 유전체 재료(102) 내의 위치로 수직으로 연장한다. 하나 이상의 트렌치(111) 내에 CBM 전극(106)의 전도성 재료를 배열하는 것은, CBM 전극(106)에 측방 위치의 함수로서 높이가 변하는 "지그재그" 또는 와인딩(winding) 형상을 제공하도록, CBM 전극(106)이 상이한 수직 위치들 사이에 변하는 형상을 갖게 한다. 고유전율 유전체 층(108)도 또한 "지그재그" 형상을 갖도록, CBM 전극의 측벽을 따라 상부 표면 위로 등각으로(conformally) 배치된다. CTM 전극(110)은, 하나 이상의 트렌치(111)의 측면 표면 사이에 측방으로 배열된 위치에서 하나 이상의 트렌치(111) 내에 배치되며 고유전율 유전체 층(108)의 상부 표면 위에 측방으로 연장한다. CTM 전극(110)은 측방 위치의 함수로서 변하는 두께를 갖는다. CTM 컨택 비아(122)는 CTM 전극(110)의 상부 표면으로 CTM 마스크(112)를 통해 수직으로 연장할 수 있다.

CBM 전극(106)의 "지그재그" 형상은, MIM 커패시터(100)에 의해 사용되는 반도체 기판(101)의 표면적을 증가시키지 않고(즉, MIM 커패시터(100)가 배열되는 반도체 기판(101)의 면적을 증가시키기 않고), CBM 전극(106)과 CTM 전극(110) 사이의 표면적을 증가시킨다. 이는 CBM 전극(106)과 CTM 전극(110) 사이의 면적이 수직 성분(트렌치(111)의 측벽을 따라) 및 측방 성분(유전체 재료(102)의 상부 표면을 따라)을 갖기 때문이다. CBM 전극(106)과 CTM 전극(110) 사이의 표면적을 증가시킴으로써, MIM 커패시터(100a)의 커패시턴스는 MIM 커패시터(100)에 의해 사용되는 반도체 기판(101)의 면적을 증가시키지 않고서 증가된다.

일부 실시예에서, 더미 구조물(116)이 고유전율 유전체 층(108) 및 CBM 전극(106) 위에 배치된다. 더미 구조물(116)은 CTM 전극(110)으로부터 측방으로 이격되어 있다. 더미 구조물(116)은 더미 전도성 바디(118) 및 더미 전도성 바디(118)를 덮는 더미 마스크(120)를 포함할 수 있다. 더미 전도성 바디(118)는 CTM 전극(110)과 동일한 재료를 가질 수 있다. 일부 실시예에서, 하나 이상의 측벽 스페이서(114)가 CTM 전극(110) 및 더미 구조물(116)의 측벽을 따라 배치된다. 측벽 스페이서(114)는 CBM 전극(106) 및 고유전율 유전체 층(108)의 측벽과 수직으로 정렬된 외측 측벽을 가질 수 있다. 일부 실시예에서, CBM 컨택 비아(124)가 CTM 전극(110)과 더미 구조물(116) 사이의 위치에서 CBM 전극의 상부 표면 상에 배치된다.

더미 구조물(116)과 측벽 스페이서(114)는 MIM 커패시터(100)의 형성 동안 CBM 전극(106)을 패터닝하는데 사용되는 자가 정렬된 마스크로서 작용한다. 자가 정렬된 마스크로서 더미 구조물(116) 및 측벽 스페이서(116)를 사용함으로써, CBM 전극(106)을 패터닝하는데 통상적으로 사용되는 포토마스크 마스크가 제조 프로세스로부터 제거될 수 있고, CBM 전극(106)의 임계 치수(CD) 제어가 개선될 수 있다.

도 1b는 일부 실시예에 따른 금속-절연체-금속(MIM) 커패시터(100)를 포함하는 집적 칩(126)의 단면도를 도시한다.

집적 칩(126)은 반도체 기판(101) 위에 배치된 복수의 유전체 층(102a-102d)을 포함한다. 복수의 유전체 층(102a-102d)은 저유전율(low-k) 유전체 층, 초저유전율(ultra low-k) 유전체 층, 극저유전율(extreme low-k) 유전체 층, 및/또는 실리콘 이산화물 층과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 금속 비아 층(103) 및/또는 금속 와이어 층(105)과 같은 하나 이상의 금속 구조물이 각각 복수의 유전체 층(102a-102d) 내에 배치된다. 복수의 유전체 층(102a-102d)은 복수의 에칭 정지 층(ESL; etch stop layer)(104a, 104b, 및 128)에 의해 수직으로 분리된다. 일부 실시예에서, 복수의 에칭 정지 층(104a, 104b, 및 128)은 예를 들어 실리콘 질화물(SiN) 또는 실리콘 카바이드(SiC)를 포함할 수 있다.

MIM 커패시터(100)는 반도체 기판(101)을 덮는 복수의 유전체 층(102a-102d) 중의 하나 이상의 유전체 층 내에 배치된다. 예를 들어, MIM 커패시터(100)는 유전체 층(102b 및 102c) 내에 배치된다. MIM 커패시터(100b)는 고유전율 유전체 층(108)에 의해 커패시터 상부 금속(CTM; capacitor top metal) 전극(110)으로부터 분리된 커패시터 하부 금속(CBM; capacitor bottom metal) 전극(106)을 포함한다.

일부 실시예에서, CBM 전극(106)은 유전체 층(102b) 내에 위치된 복수의 트렌치(111)의 하부 및 측면 표면을 따라 배치된 등각의 전도성 라이너를 포함한다. 이러한 실시예에서, CBM 전극(106)은 에칭 정지 층(104b) 위로부터 에칭 정지 층(104b)을 통해 에칭 정지 층(104b) 아래의 유전체 층(102b) 내의 위치로 연장한다. 일부 실시예에서, CBM 전극(106)은 에칭 정지 층(104b)의 상부 표면에 인접해 있다. 고유전율 유전체 층(108)은 CBM 전극(106)의 상부 표면을 따라 배치된 등각의 유전체 라이너를 포함할 수 있다. CTM 전극(110)은, CBM 전극(106)의 에지로부터 측방으로부터 후퇴되어 있으며 CBM 전극(106) 및 고유전율 유전체 층(108)에 의해 채워지지 않은 복수의 트렌치(111)의 공간 내에 배치될 수 있다. 일부 실시예에서, CTM 마스크(112)가 CTM 전극(110) 위에 수직으로 배치될 수 있다.

다양한 실시예에서, CBM 전극(106) 및/또는 CTM 전극(110)은 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, CBM 전극(106) 및/또는 CTM 전극(110)은 예를 들어 약 100 옹스트롬(Å) 내지 약 1000 Å 사이 범위의 두께를 가질 수 있다. 다양한 실시예에서, 고유전율 유전체 층은(108)은 티타늄(Ti), 플래티늄(Pt), 루테늄(Ru), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 탄탈 산화물(TaOx), 또는 이들의 조합과 같은 금속 산화물 복합물을 포함할 수 있다. 일부 실시예에서, 고유전율 유전체 층(108)은 예를 들어 약 10 Å 내지 약 100 Å 사이 범위의 두께를 가질 수 있다. 일부 실시예에서, CTM 마스크(112)는 실리콘 질화물(SiN), 보호성(protective) 실리콘 산질화물(PE-SiON) 또는 실리콘 카바이드(SiC)를 포함할 수 있다.

일부 실시예에서, 더미 구조물(116)이 고유전율 유전체 층(108) 및 CBM 전극(106) 위에 배치된다. 더미 구조물(116)은 CTM 전극(110)으로부터 측방으로 이격되어 있다. 더미 구조물(116)은 더미 전도성 바디(118) 및 더미 전도성 바디(118)를 덮는 더미 마스크(120)를 포함할 수 있다. 더미 전도성 바디(118)는 CTM 전극(110)과 동일한 재료를 가질 수 있다. 그러나, 더미 전도성 바디(118)는 (평면이 아닌 하부 표면을 갖는 CTM 전극(110)과는 달리) 실질적으로 평평한 하부 표면을 갖는다. 일부 실시예에서, 더미 마스크(120)는 실리콘 질화물(SiN), 보호성 실리콘 산질화물(PE-SiON), 또는 실리콘 카바이드(SiC)를 포함할 수 있다.

일부 실시예에서, 더미 구조물(116)을 둘러싸는 유전체 층(102c) 위에 비평면(non-planar) 에칭 정지 층(128)이 배치된다. 비평면 에칭 정지 층(128)은, MIM 커패시터(100b)를 둘러싸는 영역에서 제1 높이 h₁로 그리고 CTM 전극(110) 및 더미 구조물(116)을 덮는 영역에서 제2 높이 h₂만큼 에칭 정지 층(104b) 위에 배열되어 있다. 일부 실시예에서, 제2 높이 h₂는 제1 높이 h₁보다 더 크다. 일부 실시예에서, 비평면 에칭 정지 층(128)은 예를 들어 실리콘 질화물(SiN) 또는 실리콘 카바이드(SiC)를 포함할 수 있다.

측벽 스페이서(114)는 CTM 마스크(112) 및 더미 마스크(120)의 측벽을 따라 위로 연장한다. 측벽 스페이서(114)는 예를 들어 실리콘 질화물(SiN)과 같은 질화물계 재료를 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(114)는 CTM 마스크(112)와 더미 마스크(120) 사이에 측방으로 배치될 수 있다. 일부 실시예에서, CBM 컨택 비아(124)의 대향측들이, CTM 마스크(112)와 더미 마스크(120) 사이에 측방으로 배치된 측벽 스페이서(114)에 인접해 있다.

일부 실시예에서, MIM 커패시터(100)는 복수의 트렌치(111)에 대하여 비대칭일 수 있다. 예를 들어, MIM 커패시터(100b)의 CBM 전극(106)은 제1 방향으로 연장하는 제1 연장부로서 그리고 반대인 제2 방향으로 더 큰 거리 연장하는 제2 연장부로서 복수의 트렌치(111)로부터 측방으로 바깥쪽으로 연장할 수 있다. 일부 실시예에서, 더미 구조물(116)은 제2 연장부 위에(즉, 트렌치로부터 더 큰 거리 바깥쪽으로 연장하는 CBM 전극(106)의 영역 위에) 배치된다. 다른 실시예(도시되지 않음)에서, MIM 커패시터(100)는 복수의 트렌치(111)에 대하여 대칭일 수 있다.

도 2는 일부 실시예에 따라 MIM 커패시터를 형성하는 방법(200)의 흐름도를 도시한다.

개시된 방법(200)은 일련의 동작들 또는 이벤트들로서 여기에 예시되고 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안 됨을 알아야 할 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 별개의 다른 동작들 또는 이벤트들과 동시에 일어날 수 있다. 또한, 예시된 동작들 전부가 여기에 기재된 하나 이상의 양상들이나 실시예들을 구현하는데 요구되는 것은 아닐 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상의 동작은 하나 이상의 분리된 동작 및/또는 단계로 수행될 수 있다.

동작 202에서, 제1 전도성 층, 고유전율 유전체 층 및 제2 전도성 층의 스택이 반도체 기판 위에 준비된다. 일부 실시예에서, 동작 202는 동작 201 및 203을 더 포함할 수 있다. 동작 201에서, 복수의 트렌치가 유전체 재료 내에 형성된다. 동작 203에서, 등각의(제2) 전도성 층이 트렌치의 하부 및 측면 표면 상에 그리고 유전체 재료의 상부 표면 상에 형성되고, 고유전율 유전체 층이 제2 전도성 층 상에 형성되고, 제1 전도성 층이 트렌치의 나머지 공간 안에 채워진다.

동작 204에서, 제1 전도성 층은 커패시터 상부 금속(CTM) 전극, 및 CTM 전극으로부터 이격되어 배치된 더미 전도성 바디를 형성하도록 패터닝된다.

동작 206에서, 패터닝된 제1 전도성 층의 하나 이상의 측벽을 따라 하나 이상의 측벽 스페이서가 형성된다. 일부 실시예에서, 동작 206은 동작 205 및 207을 더 포함할 수 있다. 동작 205에서, 패터닝된 제1 전도성 층의 상부 표면을 덮도록, 고유전율 유전체 층의 상부 표면으로부터 패터닝된 제1 전도성 층의 측벽을 따라 연속으로 연장하는 등각의 유전체 층이 형성된다. 동작 207에서, 하나 이상의 측벽 스페이서를 형성하기 위해 패터닝된 제1 전도성 층 및 고유전율 유전체 층의 상부 표면 위의 부분을 제거하도록 수직 에칭이 등각의 유전체 층에 대해 수행된다.

동작 208에서, 자가 정렬된 고유전율 유전체 층 및 커패시터 하부 금속(CBM) 전극을 형성하도록 측벽 스페이서가 제 자리에 있는 상태에서 고유전율 유전체 층 및 제2 전도성 층이 에칭된다.

동작 210에서, CBM 컨택 비아 및 CTM 컨택 비아가 형성된다. 일부 실시예에서, CBM 컨택 비아는 CTM 전극과 더미 전도성 층 사이에 측벽 스페이서를 통해 형성된다.

도 3 내지 도 10은 MIM 커패시터를 형성하는 방법을 보여주는 단면도들의 일부 실시예들을 예시한다. 도 3 내지 도 10은 방법(200)에 관련하여 기재되어 있지만, 도 3 내지 도 10에 개시된 구조물이 이러한 방법에 한정되지 않고, 대신에 방법에 독립적인 구조물로서 분리될 수도 있다는 것을 알아야 할 것이다.

도 3은 동작 201에 대응하는 단면도(300)의 일부 실시예를 예시한다.

단면도(300)에 도시된 바와 같이, 111a, 111b, 111c와 같은 복수의 트렌치(111)가 유전체 재료(102) 및 선택적 에칭 정지 층(104) 내에 형성된다. 일부 실시예에서, 유전체 재료(102)는, 금속 비아 층(103) 및 금속 와이어 층(105)과 같은, 반도체 기판(도시되지 않음) 위에 배치된 복수의 금속 상호접속 층들 중의 하나를 둘러싸는 ILD 층이다. 유전체 재료(102)는 저유전율 유전체 층, 초저유전율 유전체 층, 극저유전율 유전체 층 및/또는 실리콘 이산화물 층을 포함할 수 있다. 다양한 실시예에서, 유전체 재료(102)는 고체 또는 다공성 저유전율 재료일 수 있다.

일부 실시예에서, 트렌치(111)는 마스킹 층(302)이 덮지 않는 영역에서 유전체 재료(102)를 에천트(304)에 선택적으로 노출시킴으로써 형성된다. 마스킹 층(302)은, 실리콘 카바이드일 수 있는 에칭 정지 층(104) 상에 형성된, 실리콘 질화물과 같은 질화물일 수 있지만, 다른 재료로 변형 가능하다. 일부 실시예에서, 에천트(304)는 건식 에천트를 포함할 수 있다. 일부 실시예에서, 건식 에천트는 불소 종을 포함한 에칭 화학물을 가질 수 있다(예를 들어, CF₄, CHF₃, C₄F₈ 등). 일부 실시예에서, 에칭 화학물은 예를 들어 산소 또는 수소를 더 포함할 수 있다. 다른 실시예에서, 에천트(304)는 불화수소산(HF)을 포함한 습식 에천트를 포함할 수 있다. 일부 실시예에서, 에천트(304)는 유전체 재료(102)로 이방성 에칭을 수행함으로써 복수의 트렌치를 형성할 수 있다.

도 4는 동작 203에 대응하는 단면도(400)의 일부 실시예를 예시한다.

단면도(400)에 도시된 바와 같이, 제2 전도성 층(402)이 트렌치(111)의 하부 및 측면 표면 상에 그리고 유전체 재료(102)의 상부 표면(102s) 위에 등각으로 형성된다. 다양한 실시예에서, 제2 전도성 층(402)은 유전체 재료(102)의 상부 표면(104s) 또는 에칭 정지 층(104)의 상부 표면에 인접할 수 있다. 고유전율 유전체 층(404)이 제2 전도성 층(402) 상에 형성된다. 제1 전도성 층(406)이 트렌치(111)의 나머지 공간을 채우도록 고유전율 유전체 층(404) 위에 형성된다.

일부 실시예에서, 제1 전도성 층(406), 제2 전도성 층(402) 및 고유전율 유전체 층(404)은 증착 기술(예를 들어, CVD, PE-CVD, PVD 등)을 사용함으로써 형성될 수 있다. 일부 실시예에서, 제2 전도성 층(402)을 형성하기 전에 확산 배리어 라이너(도시되지 않음)가 복수의 트렌치(111)에 형성될 수 있다. 일부 실시예에서, 제1 전도성 층(406)은, 얇은 층 또는 시드 층을 증착하거나 증발시키고 전해도금에 의해 남은 공간을 채움으로써 형성될 수 있다. 일부 다른 실시예에서, 제1 전도성 층(406)은 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 또는 무전해 도금에 의해 형성될 수 있다. 그 다음에 제1 전도성 층(406)에 대한 평면 상부 표면을 달성하도록 평탄화 프로세스(예를 들어, 화학 기계적 평탄화 프로세스)가 수행될 수 있다.

도 5 및 도 6은 동작 204에 대응하는 단면도(500 및 600)의 일부 실시예를 예시한다.

단면도(500)에 도시된 바와 같이, 제2 마스킹 층(502)이 제1 전도성 층(406) 위에 형성될 수 있다. 일부 실시예에서, 제2 마스킹 층(502)은 실리콘 이산화물, 실리콘 질화물(SiN), 보호성 실리콘 산질화물(PE-SiON), 또는 실리콘 카바이드(SiC)와 같은 산화물일 수 있다.

단면도(600)에 도시된 바와 같이, 제1 전도성 층(예를 들어, 도 5의 구성요소(406))은, CTM 전극(110) 및 CTM 전극(110)으로부터 이격되어 배치되는 더미 전도성 바디(118)를 형성하도록, 제3 마스킹 층(602)에 따라 패터닝된다. 일부 실시예에서, 제1 전도성 층은, 제3 마스킹 층(602)(예를 들어, 이격되어 배치된 제1 부분(602a)과 제2 부분(602b)을 포함한 포토레지스트 층)이 덮지 않는 영역에서 워크피스를 에천트(604)에 노출시킴으로써 패터닝될 수 있다. 패터닝 후에, 패터닝된 제2 마스킹 층은 CTM 전극(110) 및 더미 전도성 바디(118)를 각각 덮는 CTM 마스크(112) 및 더미 마스크(120)를 포함할 수 있다. 다양한 실시예에서, 에천트(604)는 습식 에천트(예를 들어, 불화수소산, 인산 등) 또는 건식 에천트를 포함할 수 있다. 나중에 CTM 전극(110) 및 더미 전도성 바디(118)의 패터닝 후에 제3 마스킹 층(602)이 제거된다.

도 7은 동작 205에 대응하는 단면도(700)의 일부 실시예를 예시한다.

단면도(700)에 도시된 바와 같이, 등각의 유전체 층(702)이 기판 위에 형성된다. 등각의 유전체 층(702)은 CTM 전극(110)의 상부 표면(110t)을 덮도록 CTM 전극(110)의 측벽 표면(110s)을 따라 고유전율 유전체 층(404)의 상부 표면(404s)으로부터 연속으로 연장한다. 일부 실시예에서, 등각의 유전체 층(702)은 또한, 적용 가능하다면, CTM 마스크(112) 및 더미 마스크(120)의 측벽 및 상부 표면 위로 연속으로 연장할 수 있다.

도 8은 동작 207에 대응하는 단면도(800)의 일부 실시예를 예시한다.

단면도(800)에 도시된 바와 같이, 워크피스는 고유전율 유전체 층(404)의 상부 표면(404s) 및 CTM 전극(110)의 상부 표면(110t) 위의 영역에서 등각의 유전체 층(702)을 제거하도록 구성된 에천트(802)에 노출된다. 에천트(802)를 사용하여 등각의 유전체 층(702)을 제거하는 것은 측벽 표면(110s)을 따라 측벽 스페이서(114)를 형성한다.

도 9는 동작 208에 대응하는 단면도(900)의 일부 실시예를 예시한다.

단면도(900)에 도시된 바와 같이, 고유전율 유전체 층(404) 및 제2 전도성 층(402)은, 자가 정렬된 고유전율 유전체 층(108) 및 커패시터 하부 금속(CBM) 전극(106)을 형성하도록 측벽 스페이서(114)가 제 자리에 있는 상태에서 에천트(902)에 의해 에칭된다. CTM 전극(110)과 더미 구조물(116) 사이의 고유전율 유전체 층(404) 및 제2 전도성 층(402)은 측벽 스페이서(114)에 의해 보호되며, 그리하여 측벽 스페이서(114), CTM 마스크(112) 및 더미 마스크(120)가 덮지 않는 고유전율 유전체 층 및 제2 전도성 층의 부분들이 제거된다. CBM 전극(106), 고유전율 유전체 층(108), 측벽 스페이서(114)의 측벽들(906s, 908s, 및 914s)은 수직으로 정렬된다. 일부 실시예에서, 고유전율 유전체 층(404) 및 제2 전도성 층(402)의 부분은 건식 에칭 프로세스를 사용하여 제거된다.

도 10은 동작 210에 대응하는 단면도(1000)의 일부 실시예를 예시한다.

단면도(1000)에 도시된 바와 같이, CTM 컨택 비아(122) 및 CBM 컨택 비아(124)가 상부 층간 유전체(ILD; inter-level dielectric) 층(1002) 내에 형성된다. CTM 컨택 비아(122)는 CTM 마스크(112)를 통해 형성된다. CBM 컨택 비아(124)는 측벽 스페이서(114) 및 고유전율 유전체 층(108)을 통해 CTM 전극(110)과 더미 전도성 바디(118) 사이에 형성된다. 일부 실시예에서, 금속 와이어 층(105b)도 또한 CTM 컨택 비아(122) 및 CBM 컨택 비아(124) 위에 형성될 수 있다.

일부 실시예에서, CTM 컨택 비아(122) 및 CBM 컨택 비아(124)는, 상부 ILD 층(1002) 및 CTM 마스크(112)를 통해 연장하고 상부 ILD 층(1002) 및 측벽 스페이서(114)를 통해 연장하는 개구를 형성하도록, 상부 ILD 층(1002)을 에칭함으로써 형성될 수 있다. 그 다음, CTM 전극(110) 및 CBM 전극(106)으로부터 금속 와이어 층(105b)으로 각각 연장하는 CTM 컨택 비아(122) 및 CBM 컨택 비아(124)를 형성하도록 개구가 금속으로 채워진다.

본 명세서 전반에 걸쳐서 여기에 기재된 방법의 양상들을 설명하는데 있어서 예시적인 구조물을 참조하고 있지만 이들 방법은 제시된 대응하는 구조물에 한정되어서는 안 된다는 것을 알아야 할 것이다. 오히려, 방법(및 구조)은 서로 독립적인 것으로 간주되어야 할 것이고, 독립적일 수 있고 도면들에 도시된 임의의 특정 양상에 관련없이 실시될 수 있다. 추가적으로, 여기에 기재된 층들은 스핀온, 스퍼터링, 성장 및/또는 증착 기술 등과 같은 임의의 적합한 방식으로 형성될 수 있다.

또한, 본 명세서 및 첨부 도면을 읽고 그리고/또는 이해하면 당해 기술 분야 숙련자에게 등가의 대안 및/또는 수정이 떠오를 수 있을 것이다. 여기에서의 개시는 이러한 수정 및 대안을 포함하며, 일반적으로 그에 의해 한정되고자 하는 것이 아니다. 예를 들어, 여기에서 제공된 도면은 특정 도핑 타입을 갖는 것으로 예시되고 기재되어 있지만, 당해 기술 분야에서의 통상의 지식을 가진 자라면 알 수 있듯이 대안의 도핑 타입이 이용될 수 있다는 것을 알 수 있을 것이다.

따라서, 본 개시는, 비교적 큰 커패시턴스 값을 제공하면서 비교적 작은 칩 면적을 소모하는, 개선된 금속-절연체-금속(MIM) 커패시터 구조물, 및 관련 프로세싱 방법에 관한 것이다.

일부 실시예에서, 본 개시는 금속-절연체-금속(MIM) 커패시터에 관한 것이다. MIM 커패시터는 반도체 기판 위에 배치된 커패시터 하부 금속(CBM) 전극을 포함한다. MIM 커패시터는 CBM 전극 위에 배치된 고유전율 유전체를 더 포함한다. MIM 커패시터는 고유전율 유전체 층 위에 배치된 커패시터 상부 금속(CTM) 전극을 더 포함한다. MIM 커패시터는 고유전율 유전체 층 위에 수직으로 그리고 CTM 전극으로부터 측방으로 이격되어 배치된 더미 구조물을 더 포함한다. 더미 구조물은 CTM 전극과 동일한 재료를 갖는 전도성 바디를 포함한다.

다른 실시예에서, 본 개시는 금속-절연체-금속(MIM) 커패시터에 관한 것이다. MIM 커패시터는 반도체 기판을 덮는 유전체 재료 내에 배치된 복수의 트렌치를 포함한다. MIM 커패시터는 복수의 트렌치의 하부 및 측면 표면을 따라 유전체 재료의 상부 표면을 따라 측방으로 연장하여 배치되는 커패시터 하부 금속(CBM) 전극을 더 포함한다. MIM 커패시터는 CBM 전극의 상부 표면을 따라 배치된 고유전율 유전체 층을 더 포함한다. MIM 커패시터는, CBM 전극 및 고유전율 유전체 층이 채워지지 않은 복수의 트렌치의 공간 내에 배치되며 CBM 전극의 에지로부터 측방으로 후퇴되어 있는(set back) 전도성 바디를 포함하는 커패시터 상부 금속(CTM) 전극을 더 포함한다.

또 다른 실시예에서, 본 개시는 금속-절연체-금속(MIM) 커패시터를 형성하는 방법에 관한 것이다. 방법은, 반도체 기판 위에, 고유전율 유전체 층에 의해 분리된 제1 전도성 층 및 제2 전도성 층을 포함하는 스택을 준비하는 단계를 포함한다. 방법은, 커패시터 상부 금속(CTM) 전극 및 상기 CTM 전극으로부터 이격되어 배치되는 더미 전도성 바디를 형성하도록 제1 전도성 층을 패터닝하는 단계를 더 포함한다. 방법은 제1 전도성 층의 하나 이상의 측벽을 따라 하나 이상의 측벽 스페이서를 형성하는 단계를 더 포함한다. 방법은, 자가 정렬된 고유전율 유전체 및 커패시터 하부 금속(CBM) 전극을 형성하도록, 측벽 스페이서가 제 자리에 있는 상태에서 고유전율 유전체 층 및 제2 전도성 층을 에칭하는 단계를 더 포함한다. 방법은, CTM 전극 상에 CTM 컨택 비아를, 그리고 CTM 전극과 더미 전도성 바디 사이의 측벽 스페이서를 통해 연장하는 CBM 컨택 비아를 형성하는 단계를 더 포함한다.

전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims

금속-절연체-금속(MIM; metal-insulator-metal) 커패시터에 있어서,
반도체 기판 위에 배치된 커패시터 하부 금속(CBM; capacitor bottom metal) 전극;
상기 CBM 전극 위에 배치된 고유전율(high-k) 유전체 층;
상기 고유전율 유전체 층 위에 배치된 커패시터 상부 금속(CTM; capacitor top metal) 전극; 및
상기 고유전율 유전체 층 위에 수직으로 그리고 상기 CTM 전극으로부터 측방으로 이격되어 배치되는 더미 구조물을 포함하고,
상기 더미 구조물은 상기 CTM 전극과 동일한 재료를 갖는 전도성 바디를 포함하는 것인 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서, 상기 더미 구조물 및 상기 CTM 전극의 측벽을 따라 연장하는 하나 이상의 측벽 스페이서를 더 포함하고, 상기 고유전율 유전체 층 및 상기 CBM 전극의 측벽은 상기 측벽 스페이서의 측벽에 맞춰 수직으로 정렬되는 것인 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서,
상기 CTM 전극과 상기 더미 구조물 사이의 위치에서 상기 CBM 전극의 상부 표면 상에 배치된 CBM 컨택 비아; 및
상기 CTM 전극의 상부 표면 상에 배치된 CTM 컨택 비아
를 더 포함하는 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서,
상기 CBM 전극은, 상기 반도체 기판 위에 배치된 유전체 층 내의 복수의 트렌치의 하부 및 측벽 표면을 따라 배치되며 상기 유전체 층의 상부 표면을 따라 연장하는 전도성 라이너를 포함하고;
상기 고유전율 유전체 층은 상기 CBM 전극의 상부 표면을 따라 배치된 유전체 라이너를 포함하고;
상기 CTM 전극은 상기 트렌치의 측면 표면 사이에 측방으로 배열된 위치에서 트렌치에 배치되고 상기 유전체 층의 상부 표면을 따라 측방으로 연장하는 것인 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서,
상기 CTM 전극 상에 배치된 CTM 마스크를 더 포함하고,
상기 더미 구조물은, 상기 CTM 마스크에 맞춰 측방으로 정렬되는 위치에서 상기 전도성 바디 상에 배치되며 상기 CTM 마스크와 동일한 재료를 포함하는 더미 마스크를 더 포함하는 것인 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서, 상기 반도체 기판의 상부 표면과 상기 CBM 전극 사이에 배치된 에칭 정지 층을 더 포함하는 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서, 상기 CTM 전극 및 상기 CBM 전극은 알루미늄(Al), 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들의 조합을 포함하는 것인 금속-절연체-금속(MIM) 커패시터.
청구항 1에 있어서, 상기 고유전율 유전체 층은 티타늄(Ti), 플래티늄(Pt), 루테늄(Ru), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 탄탈 산화물(TaOx), 또는 이들의 조합을 포함하는 것인 금속-절연체-금속(MIM) 커패시터.
금속-절연체-금속(MIM) 커패시터에 있어서,
반도체 기판을 덮는 유전체 재료 내에 배치된 복수의 트렌치;
상기 복수의 트렌치의 하부 및 측면 표면을 따라 배치되며 상기 유전체 재료의 상부 표면을 따라 측방으로 연장하는 커패시터 하부 금속(CBM) 전극;
상기 CBM 전극의 상부 표면을 따라 배치된 고유전율 유전체 층; 및
상기 CBM 전극 및 상기 고유전율 유전체 층이 채워지지 않은, 상기 복수의 트렌치의 공간 내에 배치되며 상기 CBM 전극의 에지로부터 측방으로 후퇴되어 있는(set back) 전도성 바디를 포함하는 커패시터 상부 금속(CTM) 전극
을 포함하는 금속-절연체-금속(MIM) 커패시터.
금속-절연체-금속(MIM) 커패시터를 형성하는 방법에 있어서,
반도체 기판 위에, 고유전율 유전체 층에 의해 분리된 제1 전도성 층 및 제2 전도성 층을 포함하는 스택을 준비하는 단계;
커패시터 상부 금속(CTM) 전극 및 상기 CTM 전극으로부터 이격되어 배치되는 더미 전도성 바디를 형성하도록 상기 제1 전도성 층을 패터닝하는 단계;
상기 제1 전도성 층의 하나 이상의 측벽을 따라 하나 이상의 측벽 스페이서를 형성하는 단계;
자가 정렬된(self-aligned) 고유전율 유전체 및 커패시터 하부 금속(CBM) 전극을 형성하도록, 상기 측벽 스페이서가 제 자리에 있는 상태에서 상기 고유전율 유전체 층 및 상기 제2 전도성 층을 에칭하는 단계; 및
상기 CTM 전극 상에 CTM 컨택 비아를, 그리고 상기 CTM 전극과 상기 더미 전도성 바디 사이의 측벽 스페이서를 통해 연장하는 CBM 컨택 비아를 형성하는 단계
를 포함하는 금속-절연체-금속(MIM) 커패시터의 형성 방법.