CN113764334A - 半导体结构及其形成方法 - Google Patents

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CN113764334A CN202110463756.XA CN202110463756A CN113764334A CN 113764334 A CN113764334 A CN 113764334A CN 202110463756 A CN202110463756 A CN 202110463756A CN 113764334 A CN113764334 A CN 113764334A
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杨固峰
吴仓聚
邱文智
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Abstract

方法包括在半导体衬底上方形成多个介电层，蚀刻多个介电层和半导体衬底以形成开口，沉积延伸到开口中的第一衬垫，在第一衬垫上方沉积第二衬垫。第二衬垫延伸到开口中。方法还包括将导电材料填充到开口中以形成通孔，以及在半导体衬底的相对侧上形成导电部件。导电部件通过通孔电互连。本申请的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
硅通孔(TSV)用作器件管芯中的电路径，从而可以互连器件管芯相对侧上的导电部件。TSV的形成工艺包括：蚀刻半导体衬底以形成开口；用导电材料填充开口以形成TSV；实施背侧研磨工艺以从背侧去除半导体衬底的一部分；以及在半导体衬底的背侧上形成电连接件，以连接至TSV。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在半导体衬底上方形成多个介电层；蚀刻所述多个介电层和所述半导体衬底以形成开口；沉积延伸到所述开口中的第一衬垫；在所述第一衬垫上方沉积第二衬垫，其中所述第二衬垫延伸到所述开口中；将所述导电材料填充到所述开口中以形成通孔；以及在所述半导体衬底的相对侧上形成导电部件，其中所述导电部件通过所述通孔电互连。
本申请的另一些实施例提供了一种半导体结构，包括：半导体衬底；多个介电层，位于半导体衬底上方；第一导电部件，位于所述多个介电层上方；第二导电部件，位于所述半导体衬底下面；通孔，穿透所述半导体衬底和所述多个介电层，其中，所述通孔电互连所述第一导电部件和所述第二导电部件；第一衬垫，环绕所述通孔；以及第二衬垫，环绕所述第一衬垫，其中，所述第二衬垫具有比所述第一衬垫高的密度。
本申请的又一些实施例提供了一种半导体结构，包括：管芯，所述管芯包括：半导体衬底；多个低k介电层，位于所述半导体衬底上方；通孔，穿透所述半导体衬底和所述多个低k介电层；第一衬垫，环绕所述通孔，其中，所述第一衬垫延伸到所述通孔的顶端和底端；第二衬垫，环绕所述第一衬垫，其中，所述第二衬垫比所述通孔短；第一电连接件，位于所述半导体衬底上方和所述管芯的顶面处；以及第二电连接件，位于所述半导体衬底下面和所述管芯的底面处，其中，所述第一电连接件和所述第二电连接件通过所述通孔电互连。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图4至图13、图14A、图14B、图14C、图14D、图14E、图14F和图14G示出了根据一些实施例的包括通孔的管芯的形成中的中间阶段的截面图。
图15示出了根据一些实施例的通孔的平面图。
图16示出了根据一些实施例的具有逐渐减小的底部的介电衬垫。
图17至图19示出了根据一些实施例的包括通孔的管芯的封装中的中间阶段的截面图。
图20示出了根据一些实施例的用于形成包括多衬垫通孔的管芯的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，提供了包括用于通孔的多层衬垫的管芯及其形成方法。管芯包括多个衬垫，其由不同的材料形成，并且可以具有不同的高度。例如，外部衬垫可以由致密材料形成以用作扩散阻挡，并且可以较薄以减小寄生电容。内部衬垫可以比外部衬垫厚，并且可以具有比外部衬垫低的k值。利用多层设计，通孔的衬垫可以具有改善的防止扩散的能力，而通孔和诸如半导体衬底的其他部件之间的寄生电容不会不利地增加。根据一些实施例示出了管芯形成中的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。
图1、图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图4至图13、图14A、图14B、图14C、图14D、图14E、图14F和图14G示出了根据本发明的一些实施例的包括通孔的管芯的形成中的中间阶段的截面图。对应工艺也示意性反映在如图20所示的工艺流程200中。
图1示出了晶圆20的截面图。根据本发明的一些实施例，晶圆20是或包括器件晶圆(包括有源器件和可能的无源器件)，其表示为集成电路器件26。晶圆20可以在其中包括多个芯片/管芯22，其中示出了芯片22中的一个。根据本发明的可选实施例，晶圆20是中介晶圆，其没有有源器件，并且可以包括或可以不包括无源器件。
根据本发明的一些实施例，晶圆20包括半导体衬底24和形成在半导体衬底24的顶面处的部件。半导体衬底24可以包括或由晶体硅、晶体锗、硅锗、碳掺杂的硅或诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等的III-V族化合物半导体形成。可以在半导体衬底24中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底24中的有源区域。
根据本发明的一些实施例，晶圆20包括形成在半导体衬底24的顶面上的集成电路器件26。根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。在此未示出集成电路器件26的细节。根据可选实施例，晶圆20用于形成中介层(其没有有源器件)，并且衬底24可以是半导体衬底或介电衬底。
在半导体衬底24上方形成填充集成电路器件26中晶体管(未示出)的栅极堆叠件之间的间隔的层间电介质(ILD)28。根据一些实施例，ILD 28由氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等形成。ILD 28可以使用旋涂、可流动化学汽相沉积(FCVD)等形成。根据本发明的一些实施例，ILD 28也可以使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)等的沉积方法形成。
在ILD 28中形成用于将集成电路器件26电连接至上面的金属线和通孔的接触插塞30。根据本发明的一些实施例，接触插塞30包括或由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层的导电材料形成。形成接触插塞30可以包括：在ILD 28中形成接触开口；将一种或多种导电材料填充至接触开口中；以及实施平坦化工艺(诸如化学机械抛光(CMP)工艺或机械研磨工艺)以使接触插塞30的顶面与ILD 28的顶面齐平。
在ILD 28和接触插塞30上方存在互连结构32。互连结构32包括形成在介电层38(也称为金属间电介质(IMD))和蚀刻停止层37中的金属线34和通孔36。在下文中，处于相同水平处的金属线统称为金属层。根据本发明的一些实施例，互连结构32包括多个金属层，该多个金属层包括通过通孔36互连的金属线34。金属线34和通孔36可以由铜或铜合金形成，并且也可以由其它金属形成。根据本发明的一些实施例，介电层38由低k介电材料形成。例如，低k介电材料的介电常数(k值)可以低于约3.0。介电层38可以包括含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本发明的一些实施例，形成介电层38包括在介电层38中沉积含致孔剂的介电材料，并且然后实施固化工艺以驱除致孔剂，并且因此剩余的介电层38是多孔的。蚀刻停止层37可以包括或由氮化硅、碳化硅、碳氧化硅、氮氧化硅等形成。
在介电层38中形成金属线34和通孔36可以包括单重镶嵌工艺和/或双重镶嵌工艺。在用于形成金属线或通孔的单重镶嵌工艺中，首先在介电层38中的一个中形成沟槽或通孔开口，随后用导电材料填充沟槽或通孔开口。然后实施诸如CMP工艺的平坦化工艺以去除导电材料的高于介电层的顶面的过量部分，从而在对应沟槽或通孔开口中留下金属线或通孔。在双重镶嵌工艺中，在介电层中形成沟槽和通孔开口，其中通孔开口位于沟槽下面并且连接至沟槽。然后将导电材料填充至沟槽和通孔开口中以分别形成金属线和通孔。导电材料可以包括扩散阻挡层和扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。
金属线34包括顶部导电(金属)部件，诸如顶部介电层(表示为介电层38A)中的金属线、金属焊盘或通孔(表示为34A)，该顶部介电层是介电层38的顶层。根据一些实施例，介电层38A由类似于较低介电层38的材料的低k介电材料形成。顶部介电层38A中的金属线34也可以由铜或铜合金形成，并且可以具有双重镶嵌结构或单重镶嵌结构。
根据一些实施例，在顶部介电层38A和顶部金属层上沉积蚀刻停止层40。蚀刻停止层40可以包括或由氮化硅、碳化硅、碳氧化硅、氮氧化硅等形成。
在蚀刻停止层40上方形成钝化层42(有时称为passivation-1或pass-1)。根据一些实施例，钝化层42由具有等于或大于约氧化硅的介电常数的介电常数的非低k介电材料形成。钝化层42可以包括或由无机介电材料形成，该无机介电材料可以包括选自但不限于未掺杂的硅酸盐玻璃(USG)、氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳化硅(SiC)等、它们的组合和/或它们的多层的材料。根据一些实施例，顶部介电层38A和金属线34的顶面彼此齐平。因此，钝化层42可以是平面层。
根据一些实施例，在钝化层42上方沉积介电层44。相应的工艺示出为图20所示的工艺流程200中的工艺202。介电层44包括或由与钝化层42的材料不同的材料形成，并且可以包括或由SiC、SiN、SiON、SiOC等形成。
参考图2，形成并且然后图案化蚀刻掩模46。根据一些实施例，蚀刻掩模46包括光刻胶，并且可以包括或可以不包括由TiN、BN等形成的硬掩模。然后实施各向异性蚀刻工艺以形成穿透包括介电层44、钝化层42、蚀刻停止层40、IMD 38，蚀刻停止层37、ILD 28等的介电层的开口。进一步蚀刻半导体衬底24，使得开口48延伸至衬底24的中间水平，其中中间水平位于半导体衬底24的顶面24A和底面之间。由此形成开口48。相应的工艺示出为图20所示的工艺流程200中的工艺204。开口48用于形成半导体通孔(TSV，有时也称为硅通孔)，并且因此在下文中称为TSV开口48。各向异性蚀刻工艺包括多个蚀刻工艺，其采用不同的蚀刻气体以蚀刻由不同材料形成的介电层，并且蚀刻半导体衬底24。
根据一些实施例，TSV开口48具有小于顶部宽度W1的顶部宽度W1和底部宽度W2。TSV开口48可以具有倾斜和直的边缘48E，其中直的边缘48E的倾斜角α小于90度，例如，在约80度和约90度之间的范围内。根据一些实施例，开口48的高宽比H1/W1可以在约2和约10之间的范围内。在形成TSV开口48之后，例如通过灰化工艺去除蚀刻掩模46。
参照图3A，沉积第一衬垫50。相应的工艺示出为图20所示的工艺流程200中的工艺206。衬垫50包括位于TSV开口48外部的水平部分和延伸到TSV开口48内的垂直部分。根据一些实施例，衬垫50包括或由介电材料形成，介电材料诸如氮化硅、碳化硅、氮氧化硅、碳氧化硅等或它们的组合。根据可选实施例，衬垫50包括或由诸如Ti、TiN、Ta、TaN等或它们的组合的导电材料形成。衬垫50的厚度T1较小，使得可以具有高k值的衬垫50不会引起寄生电容器的寄生电容的不利增加。例如，衬垫50的厚度T1可以在约
Figure BDA0003039086510000061
和约
Figure BDA0003039086510000062
之间的范围内，其中，可以在垂直部分的中间高度处测量厚度T1。沉积方法可以包括等离子体增强化学气相沉积(PECVD)、最终原子层沉积(ALD)、物理气相沉积(PVD)等。例如，当要形成SiN时，用于形成衬垫50的前体可以包括诸如SiCl4、SiH2Cl2、Si2Cl6、Si3Cl8等的含硅前体，以及诸如NH3的含氮前体。根据一些实施例，衬垫50具有良好的防止扩散的能力，并且可以防止不期望的物质渗透通过它。
根据一些实施例，调整衬垫50的沉积的工艺条件，使得衬垫50是非共形层，并且衬垫50覆盖TSV开口48的顶部的侧壁，而TSV开口48的底部的侧壁未被覆盖。根据一些实施例，使用PECVD，并且调整一些工艺条件以实现衬垫50的期望轮廓。调整的工艺条件可以包括工艺气体的压力、Si/N气体流量比等，其中，Si/N气体流量比是含硅气体的流量与含氮气体的流量之比。例如，增加工艺气体的压力可以使衬垫50向TSV开口48的底部延伸较少(从而降低高度H2)，而减小压力可以使衬垫50向TSV开口48的底部延伸较多。增加Si/N气体流量比可以使衬垫50向TSV开口48的底部延伸较少，而减小Si/N气体流量比可以使衬垫50向TSV开口48的底部延伸较多。通过选择适当的工艺条件，包括压力和Si/N气体流量比的适当组合，则衬垫50的底部可以位于期望的高度处。例如，如图3A所示，底部50bot处于与半导体衬底24的顶面24T齐平(或基本齐平)的水平处，例如，其高度差小于约100nm。
图3B示出了根据可选实施例的衬垫50的形成，其中衬垫50的底部50bot高于半导体衬底24的顶面24T。例如，介电层38的顶层的侧壁由衬垫50覆盖，而介电层38的一些下层的侧壁未由衬垫50覆盖。当介电层38的底层具有比介电层38的顶层高的k值时，可以应用这些实施例，因此衬垫50形成为覆盖介电层38的具有较低的k值(例如，具有小于3.8或小于约3.5或约3.0的k值)的侧壁，而介电层38的具有较高k值(例如，大于约3.5或3.8)的侧壁不受保护。应当理解，在所得的TSV与周围的导电或半导体材料之间可能形成寄生电容器，并且在TSV与半导体衬底24之间的寄生电容是寄生电容的主要贡献者。因此，如图3A和图3B所示，由于衬垫50(其k值比随后形成的衬垫52(图4)高)没有延伸到半导体衬底24中，因此可以减小寄生电容。
图3C示出了根据又一可选实施例的衬垫50的形成，其中衬垫50的底部50bot低于半导体衬底24的顶面24T，并且高于TSV开口48的底部。如上所述，可以通过选择适当的工艺条件来实现图3C中的衬垫50。
图3D示出了根据又一可选实施例的衬垫50的形成，其中衬垫50覆盖暴露于TSV开口48的所有表面，包括TSV开口48的底面。根据一些实施例，图3D中的衬垫50可以使用PECVD形成，并且可以通过选择适当的工艺条件来实现，如上讨论的。根据可选实施例，衬垫50可以使用诸如ALD，CVD等的共形沉积方法形成。因此，所得衬垫50可以是共形的，例如，水平部分和垂直部分的厚度变化小于约20％或约10％。
如图3A、图3B、图3C和图3D所示的衬垫50可以是单层介电衬垫或复合衬垫，诸如双层衬垫。图3A、图3B、图3C和图3D示出了包括介电(子)衬垫50A和50B的示例性双层衬垫50。应当理解，图3A、图3B、图3C和图3D中的衬垫50也可以是单层衬垫。因此，将衬垫50A和50B分开的线用虚线表示以指示这些线可能存在或可能不存在。根据一些实施例，衬垫50A和50B由不同的材料或具有不同组成的相同材料形成。例如，介电衬垫都可以由氮化硅或氮氧化硅形成，但是衬垫50A的氮原子百分比可以高于或低于衬垫50B中的氮原子百分比。衬垫50A和50B可以在单独的工艺中形成，其可以(可以不)形成在同一工艺室中，并且可以(可以不)原位形成而在它们之间没有真空破坏。因此，虽然图3A、图3B、图3C和图3D中没有详细示出，但是根据一些示例实施例，衬垫50A和50B可以延伸到不同的深度，如图3E、图3F和图3G所示。
图3E、图3F和图3G示出了根据一些实施例的如图3A、图3B、图3C和图3D所示的双层衬垫50的一些细节。应当理解，衬垫50A和50B的所示底部水平是示例，并且衬垫50A和50B中的每一个的底部可以以任何组合在TSV开口48的顶部和底部之间的任何水平处。例如，衬垫50A和50B中的每一个的底部可以处于图3A、图3B、图3C和图3D所示的任何水平。图3E示出了其中衬垫50B比衬垫50A更深地延伸到TSV开口48中的实施例。图3F示出了其中衬垫50B与衬垫50A延伸到TSV开口48中相同深度的实施例。图3G示出了其中衬垫50B比衬垫50A更少地延伸到TSV开口48中的实施例。
在图3A至图3G所示的实施例中，由于衬垫50(以及子层50A和50B)沉积到不同的深度，所以工艺变化可能导致衬垫50的不同部分延伸到相同或不同的深度。例如，在图3A至图3G的每一个中，衬垫50在开口48的左侧上的部分可以延伸到与衬垫50在开口48的右侧上的部分相同的深度、可以延伸到比衬垫50在开口48的右侧上的部分更大的深度或更小的深度。另外，衬垫50的底端部分可以具有逐渐减小的厚度(而不是均匀的厚度)。例如，图16示出了厚度逐渐减小的衬垫50的底部。此外，图16示出了介电衬垫50的不同部分可以延伸到TSV开口48的不同深度。根据一些实施例，深度差ΔH可以大于约100nm。
参照图4，在第一衬垫50上沉积第二衬垫52。相应的工艺示出为图20所示的工艺流程200中的工艺208。根据一些实施例，介电衬垫52可以由不同于衬垫50的材料形成。例如，介电衬垫52可以包括或由诸如氧化硅、氮氧化硅等的介电材料形成。因此，衬垫52可以可选地称为介电衬垫52。介电衬垫52沉积为共形层，从而使得介电衬垫52的水平部分和垂直部分具有彼此接近的厚度，例如，其变化小于约20％或10％。沉积方法可以包括原子层沉积(ALD)、化学气相沉积(CVD)等。介电衬垫52的厚度T2可以在约
Figure BDA0003039086510000091
和约
Figure BDA0003039086510000092
之间的范围内。衬垫50和52也统称为多层衬垫。根据一些实施例，比率T1:T2可以在约0.001:1和约0.5:1之间的范围内。
衬垫50和52可以具有不同的密度。根据一些实施例，介电衬垫50比衬垫52更致密。例如，衬垫50可具有在约3g/cm3和约10g/cm3之间的范围内的密度DS 50。介电衬垫52可具有在约2.5g/cm3和约4g/cm3之间的范围内的密度DS 52。密度差(DS52-DS50)可以大于约0.5g/cm3，并且可以在约0.5g/cm3和约7g/cm3之间的范围内。
图5示出了金属晶种层54的沉积。相应的工艺示出为图20所示的工艺流程200中的工艺210。根据一些实施例，通过物理气相沉积(PVD)形成金属晶种层54。金属晶种层54可以是例如由铜形成的单层，或者可以包括例如包括导电阻挡层和位于导电阻挡层上的铜层的多个层。导电阻挡层可以由TiN、Ti、TaN、Ta等形成或包括TiN、Ti、TaN、Ta等。
图6示出了导电材料56的沉积，该导电材料可以是诸如铜或铜合金的金属材料。相应的工艺示出为图20所示的工艺流程200中的工艺212。可以使用电化学镀(ECP)、化学镀等来实施沉积工艺。实施镀直至镀的导电材料56的顶面高于衬垫50或52的顶面。
图7示出了平坦化工艺，其可以是CMP工艺或机械研磨工艺，被实施为平坦化导电材料56的顶面。相应的工艺示出为图20所示的工艺流程200中的工艺214。如图7所示，根据一些实施例，使用介电层42作为停止层来实施平坦化工艺。根据可选实施例，使用诸如介电层44(图6)的其他介电层作为CMP停止层来实施。因此，剩余的导电材料56的顶面将与介电层44的顶面共面。金属晶种层54和导电材料56的剩余部分在下文中统称为通孔61。
图7至图13示出了根据一些实施例的上部部件的形成。应当理解，这些工艺是示例，并且本公开考虑了任何其他连接方案。进一步参考图7，形成通孔58以连接至顶部金属线/焊盘34。相应的工艺示出为图20所示的工艺流程200中的工艺216。根据一些实施例，通孔58通过单重镶嵌工艺形成。形成工艺可以包括：蚀刻钝化层42和下面的蚀刻停止层37以形成开口；沉积导电阻挡层(例如，由钛、氮化钛、钽、氮化钽等形成)；以及镀诸如铜、钨等的导电材料。然后可以实施CMP工艺以去除过量的材料，从而留下通孔58。
参考图8，根据一些实施例，沉积介电隔离层60。相应的工艺示出为图20所示的工艺流程200中的工艺218。隔离层60的材料可以选自用于形成衬垫50的相同组的候选材料，并且可以与衬垫50的材料相同或不同。例如，当衬垫50由氮化硅形成时，隔离层60可以由氮化硅或碳化硅形成。
参考图9，蚀刻隔离层60，并且在钝化层42上方形成金属焊盘62。相应的工艺示出为图20所示的工艺流程200中的工艺220。金属焊盘62可以是铝焊盘或铝铜焊盘，并且可以使用其它金属材料。形成工艺可以包括：沉积金属层；以及然后图案化金属层以留下金属焊盘62。根据一些实施例，金属焊盘62也可以具有直接在隔离层60上方延伸的一些部分。然后形成钝化层64(有时称为passivation-2)。相应的工艺示出为图20所示的工艺流程200中的工艺222。钝化层64可以是单层或复合层，并且可以由诸如氧化硅、氮化硅、USG、氮氧化硅等的无孔材料形成。
下一步，图案化钝化层64，使得钝化层64的一些部分覆盖金属焊盘62的边缘部分，并且通过钝化层64中的开口暴露金属焊盘62的一些部分。然后聚合物层66例如通过以可流动形式分配聚合物层66，并且然后固化聚合物层66来形成。图案化聚合物层66以暴露金属焊盘62。相应的工艺也示出为图20所示的工艺流程200中的工艺222。聚合物层66可以由聚酰亚胺、聚苯并恶唑(PBO)等形成。
然后形成凸块下金属(UBM)68和导电区域70以电连接至下面的金属焊盘62，如图10所示。相应的工艺示出为图20所示的工艺流程200中的工艺224。UBM 68和导电区域70的形成工艺可以包括：沉积延伸至钝化层64和聚合物层66中的开口中的毯式金属晶种层；在金属晶种层上形成图案化的镀掩模；镀导电区域70；去除镀掩模；以及蚀刻毯式金属晶种层的先前由镀掩模覆盖的部分。毯式金属晶种层的剩余部分称为UBM 68。金属晶种层可以包括钛层和位于钛层上方的铜层。导电区域70可以包括铜、镍、钯、铝、金、它们的合金和/或它们的多层。导电区域70的每个可以包括铜区域，该铜区域可以或可以不利用焊料区域覆盖，该焊料区域可以由SnAg或相似材料形成。根据一些实施例，导电区域70突出高于晶圆20中的顶部介电层的顶面，并且可以用于焊料接合、直接金属与金属接合等。根据可选实施例，介电层71形成为具有与导电区域70的顶面共面的顶面，并且可以用于混合接合。
图11至图13示出了用于在半导体衬底24的背侧上形成部件的工艺。相应的工艺示出为图20所示的工艺流程200中的工艺226。参照图11，背侧研磨工艺实施为去除衬底24的一部分，直至露出TSV 61。接下来，如图12所示，使半导体衬底24稍微凹进(例如，通过蚀刻)，使得TSV 61从半导体衬底24的背侧突出。
接下来，如图12所示，沉积介电层72，随后是CMP工艺或机械研磨工艺以重新暴露TSV 61。TSV 61因此穿透介电层72。层72由氧化硅、氮化硅等形成。参照图13，形成RDL 74，其包括接触TSV 61的焊盘部分。根据一些实施例，RDL 74可以由铝、铜、镍、钛等形成。
图14A示出了介电层76和电连接件78的形成。根据一些实施例，电连接件78包括焊料区域，该焊料区域可以通过在RDL 74的焊盘上镀焊料球并回流焊料球形成。根据可选实施例，电连接件78由不可回流(非焊接)金属材料形成。例如，电连接件78可以形成为铜焊盘或柱，并且可以包括或可以不包括镍覆盖层。电连接件78可以从周围的介电层突出，并且可以用于焊料接合或直接金属至金属接合。可选地，电连接件78的底面可以与介电层76的底面共面，从而使得器件22可以用于混合接合。位于晶圆14的前侧上的介电层71也在图14A中使用虚线示出以指示其可以形成或可以不形成。虽然在图14B、图14C、图14D、图14E、图14F和图14G中未示出，但是介电层71也可以形成在这些图所示的结构中。根据一些实施例，通过锯切工艺，例如，通过切割划线80，来分割晶圆20。
图14B、图14C、图14D、图14E、图14F和图14G分别示出了基于图3B、图3C、图3D、图3E、图3F和图3G所示的结构形成的结构。分别参考图3B、图3C、图3D、图3E、图3F和图3G的讨论以及图4至图13的讨论，可以发现形成图14B、图14C、图14D、图14E、图14F和图14G所示的结构的工艺和材料的细节。在图14A、图14B、图14C和图14D中的每一个中，在衬垫50中绘制了虚线，其指示衬垫50可以是单层衬垫，也可以是包括子衬垫50A和50B的双层衬垫。而且，衬垫50A的底部可以低于相应衬垫50B的底部、与相应衬垫50B的底部齐平或高于相应衬垫50B的底部。在图14A中，衬垫50具有与半导体衬底24的顶面24T齐平的底端50bot。当衬垫50具有两个子衬垫50A和50B时，子衬垫50A和50B中的一个具有与顶面24T齐平的底端50bot，而另一个的底端50bot可以高于半导体衬底24的顶面24T、低于半导体衬底24的顶面24T或与半导体衬底24的顶面24T齐平。图14B示出了衬垫50(或至少一个子衬垫50A和50B)的底端50bot高于顶面24T。图14C示出了衬垫50(或至少一个子衬垫50A和50B)的底端低于顶面24T。图14D示出了衬垫50(以及子衬垫50A和50B)的底端延伸到半导体衬底24的底面。图14E示出了子衬垫50A的底部高于子衬垫50B的底部。图14F示出了子衬垫50A延伸到与子衬垫50B相同的水平。图14G示出了子衬垫50A延伸低于子衬垫50B。
在上面讨论的示例中，TSV 61的顶端与钝化层42的顶面齐平。根据可选实施例，TSV 61的顶端可以处于低于钝化层42的顶面的任何其他水平(当适用时)。例如，TSV 61的顶面可以与互连结构32中的顶部金属层的顶面共面、与互连结构32中的任何其他介电层的顶面共面、与ILD 28的顶面共面或与衬底24的顶面共面。
图15示出了TSV 61的平面图。根据一些实施例，衬垫50A和50B以及介电衬垫52中的每一个形成环，该环可以具有圆形、多边形(例如六边形或八边形)等。金属晶种层54(如果包括与导电材料56的材料不同的材料)可以是可区分的。
图16示出了根据一些实施例的TSV 61以及衬垫50和52。衬垫50(以及子层50A和50B)的底端可以具有逐渐减小的厚度，其中，上部比相应底部厚。如上所述，由于工艺变化，衬垫50的不同部分可以延伸到不同的高度。而且，可以存在，或可以不存在与衬底50的上部分隔开的衬底50的某些部分50’，以形成离散的岛。
图17至图19示出了封装件81(图19)的形成中的中间阶段，该封装件中包括装置22。应当理解，器件22被示意性地示出，并且器件22的细节(诸如TSV的衬垫)可以参考以上引用的公开内容找到。参照图17，将器件22接合至器件82。可以通过混合结合来实施结合，其中介电层71和电连接件(导电区域)70分别接合至器件82的表面介电层84和接合焊盘86。器件82可以是器件管芯、封装衬底、中介层、封装件等。
图18示出了对半导体衬底24实施背侧研磨工艺之后，以及通过蚀刻使半导体衬底24凹进之后的结构。因此，TSV 61突出高于半导体衬底24的背面。接着，如图19所示，沉积介电层72，随后进行平坦化工艺以使介电层72和TSV 61的顶面齐平。然后形成间隙填充区域90，其可以由模塑料、氮化硅、氧化硅等或其组合形成或包括模塑料、氮化硅、氧化硅等或它们的组合。然后在器件22和间隙填充区域90上方形成包括电连接件78的互连结构92。互连结构92通过TSV 61电连接到器件82。
本发明的实施例具有一些有利特征。通过形成用于通孔的多于一个介电衬垫，相应器件的电性能更加稳定。衬垫可以选择性地形成在TSV的一些部分的侧壁(诸如不在半导体衬底中的一部分)上，从而可以减小寄生电容。
根据本发明的一些实施例，方法包括在半导体衬底上方形成多个介电层；蚀刻多个介电层和半导体衬底以形成开口；沉积延伸到开口中的第一衬垫；在第一衬垫上方沉积第二衬垫，其中第二衬垫延伸到开口中；将导电材料填充到开口中以形成通孔；以及在半导体衬底的相对侧上形成导电部件，其中导电部件通过通孔电互连。在实施例中，沉积第一衬垫使用非共形沉积方法来实施。在实施例中，沉积第二衬垫使用共形沉积方法来实施。在实施例中，第一衬垫被沉积为具有比开口的第二底部高的第一底部。在实施例中，第一底部与半导体衬底的顶面齐平。在实施例中，第一底部高于半导体衬底的顶面。在实施例中，第一底部低于半导体衬底的顶面。在实施例中，沉积第一衬垫包括沉积导电衬垫，并且沉积第二衬垫包括沉积介电衬垫。在实施例中，沉积第一衬垫包括沉积氮化硅，并且沉积第二衬垫包括沉积氧化硅。在实施例中，沉积第一衬垫包括沉积碳化硅，并且沉积第二衬垫包括沉积氧化硅。
根据本发明的一些实施例，结构包括半导体衬底；位于半导体衬底上方的多个介电层；位于多个介电层上方的第一导电部件；位于半导体衬底下面的第二导电部件；穿透半导体衬底和多个介电层的通孔，其中，通孔电互连第一导电部件和第二导电部件；环绕通孔的第一衬垫；环绕第一衬垫的第二衬垫，其中第二衬垫具有比第一衬垫高的密度。在实施例中，第一衬垫与通孔的顶部物理接触，并且第二衬垫与通孔的底部物理接触。在实施例中，第二衬垫的底端与半导体衬底的顶面齐平。在实施例中，第二衬垫的底端高于半导体衬底的顶面。在实施例中，第二衬垫的底端低于半导体衬底的顶面。在实施例中，第一衬垫包括氧化硅，并且第二衬垫包括氮化硅。在实施例中，第二衬垫包括第一子层和环绕第一子层的第二子层，并且其中第一子层和第二子层的底端处于不同的高度。
根据本发明的一些实施例，结构包括管芯。所述管芯包括半导体衬底；位于半导体衬底上方的多个低k介电层；穿透半导体衬底和多个低k介电层的通孔；环绕通孔的第一衬垫，其中第一衬垫延伸到通孔的顶端和底端；环绕第一衬垫的第二衬垫，其中第二衬垫比通孔短；位于半导体衬底上方和管芯的顶面处的第一电连接件；以及位于半导体衬底下面和管芯的底面处的第二电连接件，其中第一电连接件和第二电连接件通过通孔电互连。在实施例中，第二衬垫比第一衬垫更致密。在实施例中，第二衬垫比第一衬垫薄。
上面概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在半导体衬底上方形成多个介电层；
蚀刻所述多个介电层和所述半导体衬底以形成开口；
沉积延伸到所述开口中的第一衬垫；
在所述第一衬垫上方沉积第二衬垫，其中所述第二衬垫延伸到所述开口中；
将所述导电材料填充到所述开口中以形成通孔；以及
在所述半导体衬底的相对侧上形成导电部件，其中所述导电部件通过所述通孔电互连。
2.根据权利要求1所述的方法，其中，沉积所述第一衬垫使用非共形沉积方法来实施。
3.根据权利要求2所述的方法，其中，沉积所述第二衬垫使用共形沉积方法来实施。
4.根据权利要求1所述的方法，其中，所述第一衬垫的底部高于所述开口的底部。
5.根据权利要求4所述的方法，其中，所述第一衬垫的底部与所述半导体衬底的顶面齐平。
6.根据权利要求4所述的方法，其中，所述第一衬垫的底部高于所述半导体衬底的顶面。
7.根据权利要求4所述的方法，其中，所述第一衬垫的底部低于所述半导体衬底的顶面。
8.根据权利要求1所述的方法，其中，沉积所述第一衬垫包括沉积导电衬垫，并且沉积所述第二衬垫包括沉积介电衬垫。
9.一种半导体结构，包括：
半导体衬底；
多个介电层，位于半导体衬底上方；
第一导电部件，位于所述多个介电层上方；
第二导电部件，位于所述半导体衬底下面；
通孔，穿透所述半导体衬底和所述多个介电层，其中，所述通孔电互连所述第一导电部件和所述第二导电部件；
第一衬垫，环绕所述通孔；以及
第二衬垫，环绕所述第一衬垫，其中，所述第二衬垫具有比所述第一衬垫高的密度。
10.一种半导体结构，包括：
管芯，所述管芯包括：
半导体衬底；
多个低k介电层，位于所述半导体衬底上方；
通孔，穿透所述半导体衬底和所述多个低k介电层；
第一衬垫，环绕所述通孔，其中，所述第一衬垫延伸到所述通孔的顶端和底端；
第二衬垫，环绕所述第一衬垫，其中，所述第二衬垫比所述通孔短；
第一电连接件，位于所述半导体衬底上方和所述管芯的顶面处；以及
第二电连接件，位于所述半导体衬底下面和所述管芯的底面处，其中，所述第一电连接件和所述第二电连接件通过所述通孔电互连。
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