DE102020135142B4 - Tsv-struktur mit mehreren belägen und verfahren zu deren herstellung - Google Patents

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Abstract

Verfahren mit den folgenden Schritten:Ätzen eines Substrats (24), um eine Öffnung (48) zu erzeugen;Abscheiden eines ersten dielektrischen Belags (50) so, dass er sich in die Öffnung (48) erstreckt;Abscheiden eines zweiten dielektrischen Belags über dem ersten dielektrischen Belag (50), wobei sich der zweite dielektrische Belag ebenfalls in die Öffnung (48) erstreckt;Abscheiden eines dritten dielektrischen Belags (52) über dem zweiten dielektrischen Belag, wobei sich der dritte dielektrische Belag ebenfalls in die Öffnung (48) erstreckt;Füllen eines leitfähigen Materials (54, 56) in die Öffnung (48);Durchführen eines ersten Planarisierungsprozesses, um das leitfähige Material (54, 56) zu planarisieren, wobei ein Teil des leitfähigen Materials in der Öffnung (48) eine Durchkontaktierung (61) bildet;Durchführen eines rückseitigen Schleifprozesses an dem Substrat (24), bis die Durchkontaktierung (61) von einer Rückseite des Substrats her freigelegt ist; undHerstellen eines leitfähigen Strukturelements (74) auf der Rückseite des Substrats (24), wobei das leitfähige Strukturelement elektrisch mit der Durchkontaktierung (61) verbunden wird;wobei das Abscheiden des ersten dielektrischen Belags (50) ein Abscheiden von Siliziumnitrid umfasst, das Abscheiden des zweiten dielektrischen Belags ein Abscheiden von Siliziumoxidnitrid oder Siliziumcarbid umfasst und das Abscheiden des dritten dielektrischen Belags (52) ein Abscheiden von Siliziumoxid umfasst.

Description

  • Hintergrund
  • Silizium-Durchkontaktierungen (TSVs) werden als elektrische Pfade in Vorrichtungs-Dies verwendet, sodass leitfähige Strukturelemente auf gegenüberliegenden Seiten der Vorrichtungs-Dies miteinander verbunden werden können.
  • Die US 2014 / 0 264 911 A1 beschreibt das Bilden eines TSV in einem Substrat. Das TSV und die obere Oberfläche des Substrats sind mit einem Isolationsstapel ausgekleidet, der eine erste Isolationsschicht, eine Polierstoppschicht und eine zweite Isolationsschicht aufweist. Auf dem Substrat wird eine leitende Schicht gebildet. Die TSV wird mit leitendem Material der leitenden Schicht gefüllt. Das Substrat wird planarisiert, um überschüssiges leitendes Material der leitenden Schicht zu entfernen. Die Planarisierung endet an der Polierstoppschicht.
    Die US 2015 / 0 028 494 A1 beschreibt eine integrierte Schaltungsvorrichtung mit einer TSV-Struktur und ein Verfahren zur Herstellung der integrierten Schaltungsvorrichtung. Die integrierte Schaltungsvorrichtung enthält ein Substrat und einen Zwischenschicht-Isolierfilm, eine TSV-Struktur, die durch das Substrat und den Zwischenschicht-Isolierfilm verläuft, einen Durchkontaktierungs-Isolierfilm, der die TSV-Struktur im Wesentlichen umgibt, und einen isolierenden Abstandshalter, der zwischen dem Zwischenschicht-Isolierfilm und dem Durchkontaktierungs-Isolierfilm angeordnet ist.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 16 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Vorrichtungs-Dies mit Durchkontaktierungen gemäß einigen Ausführungsformen.
    • Die 17 bis 22 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Interposers mit Durchkontaktierungen gemäß einigen Ausführungsformen.
    • 23 zeigt eine Draufsicht einer Durchkontaktierung mit mehreren Belägen gemäß einigen Ausführungsformen.
    • 24 zeigt einen dreidimensionalen (3D) integrierten Schaltkreis (IC) mit einem Vorrichtungs-Die gemäß einigen Ausführungsformen.
    • 25 zeigt einen Prozessablauf zum Herstellen eines Vorrichtungs-Dies mit einer Durchkontaktierung mit mehreren Belägen gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Es werden ein Die, der Durchkontaktierungen mit mehreren Belägen aufweist, und ein Verfahren zu dessen Herstellung gemäß einigen Ausführungsformen bereitgestellt. Der Die weist eine Mehrzahl von dielektrischen Belägen auf, die aus unterschiedlichen Materialien hergestellt sind. Zum Beispiel kann ein äußerer Belag aus Siliziumnitrid, Siliziumcarbid oder Siliziumoxidnitrid hergestellt werden, und ein innerer Belag kann aus Siliziumoxid hergestellt werden. Die mehreren Beläge können unterschiedliche Funktionen erfüllen. Zum Beispiel kann der äußere Belag eine gute Feuchtebeständigkeit bzw. ein gutes Feuchte-Isolationsvermögen haben, um zu verhindern, dass Feuchte dielektrische Low-k-Schichten und Metallleitungen erreicht. Der innere Belag kann einen geringen Leckverlust haben. Es werden Zwischenstufen bei der Herstellung des Vorrichtungs-Dies gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugszahlen zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1 bis 16 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Vorrichtungs-Dies mit Durchkontaktierungen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die entsprechenden Prozesse sind auch in einem Prozessablauf 200 schematisch angegeben, der in 25 gezeigt ist.
  • 1 zeigt eine Schnittansicht eines Wafers 20. Gemäß einigen Ausführungsformen der vorliegenden Erfindung ist (oder weist auf) der Wafer 20 ein(en) Vorrichtungswafer mit aktiven Vorrichtungen und gegebenenfalls passiven Vorrichtungen, die als integrierte Schaltungsvorrichtungen 26 dargestellt sind. Der Wafer 20 kann eine Mehrzahl von Chips/Dies 22 aufweisen, wobei nur einer der Chips 22 dargestellt ist. Bei einigen alternativen Ausführungsformen der vorliegenden Erfindung ist der Wafer 20 ein Interposerwafer, der keine aktiven Vorrichtungen aufweist, aber passive Vorrichtungen aufweisen kann oder auch nicht.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Wafer 20 ein Halbleitersubstrat 24 und Strukturelemente auf, die auf einer Oberseite des Halbleitersubstrats 24 hergestellt sind. Das Halbleitersubstrat 24 kann aus kristallinem Silizium, kristallinem Germanium, Siliziumgermanium, Kohlenstoff-dotiertem Silizium oder einem III-V-Verbindungshalbleiter, wie etwa GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder dergleichen hergestellt werden oder diese aufweisen. In dem Halbleitersubstrat 24 können STI-Bereiche (STI: flache Grabenisolation) hergestellt werden, um die aktiven Bereiche in dem Halbleitersubstrat 24 zu isolieren.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist der Wafer 20 integrierte Schaltungsvorrichtungen 26 auf, die auf der Oberseite des Halbleitersubstrats 24 hergestellt sind. Die integrierten Schaltungsvorrichtungen 26 können bei einigen Ausführungsformen CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter), Widerstände, Kondensatoren, Dioden und dergleichen sein. Einzelheiten der integrierten Schaltungsvorrichtungen 26 sind hier nicht dargestellt. Bei alternativen Ausführungsformen wird der Wafer 20 zum Herstellen von Interposern (die keine aktiven Vorrichtungen aufweisen) verwendet, und das Substrat 24 kann ein Halbleitersubstrat oder ein dielektrisches Substrat sein.
  • Über dem Halbleitersubstrat 24 wird ein Zwischenschichtdielektrikum (ILD) 28 hergestellt, das Zwischenräume zwischen Gatestapeln von Transistoren (nicht dargestellt) in den integrierten Schaltungsvorrichtungen 26 füllt. Bei einigen Ausführungsformen wird das ILD 28 aus Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG) oder dergleichen hergestellt. Das ILD 28 kann durch Schleuderbeschichtung, fließfähige chemische Aufdampfung (FCVD) oder dergleichen hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung kann das ILD 28 auch mit einem Abscheidungsverfahren wie plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung bei Tiefdruck (LPCVD) oder dergleichen hergestellt werden.
  • In dem ILD 28 werden Kontaktstifte 30 hergestellt, die zum elektrischen Verbinden der integrierten Schaltungsvorrichtungen 26 mit darüber befindlichen Metallleitungen und Durchkontaktierungen verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Kontaktstifte 30 aus einem leitfähigen Material, wie etwa Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannidrid oder Tantalnitrid, Legierungen davon und/oder Multischichten davon hergestellt oder sie weisen diese auf. Die Kontaktstifte 30 können wie folgt hergestellt werden: Erzeugen von Kontaktöffnungen in dem ILD 28; Füllen eines oder mehrerer leitfähiger Materialien in die Kontaktöffnungen; und Durchführen eines Planarisierungsprozesses, wie etwa eines CMP-Prozesses (CMP: chemisch-mechanische Polierung) oder eines mechanischen Schleifprozesses, um Oberseiten der Kontaktstifte 30 auf gleiche Höhe mit einer Oberseite des ILD 28 zu bringen.
  • Über dem ILD 28 und den Kontaktstiften 30 ist eine Interconnect-Struktur 32 angeordnet. Die Interconnect-Struktur 32 weist Folgendes auf: Metallleitungen 34 und Durchkontaktierungen 36, die in dielektrischen Schichten 38, die auch als Zwischenmetall-Dielektrika (IMDs) bezeichnet werden, hergestellt sind; und Ätzstoppschichten 37. Metallleitungen auf derselben Ebene werden nachstehend kollektiv als eine Metallschicht bezeichnet. Bei einigen Ausführungsformen der vorliegenden Erfindung weist die Interconnect-Struktur 32 eine Mehrzahl von Metallschichten mit Metallleitungen 34 auf, die durch Durchkontaktierungen 36 miteinander verbunden sind. Die Metallleitungen 34 und die Durchkontaktierungen 36 können aus Kupfer oder Kupferlegierungen, aber auch aus anderen Metallen hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 38 aus dielektrischen Low-k-Materialien hergestellt. Dielektrizitätskonstanten (k-Werte) der dielektrischen Low-k-Materialien können zum Beispiel niedriger als etwa 3,0 sein. Die dielektrischen Schichten 38 können ein kohlenstoffhaltiges dielektrisches Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen aufweisen. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 38 durch Abscheiden eines porogenhaltigen dielektrischen Materials in den dielektrischen Schichten 38 und anschließendes Durchführen eines Härtungsprozesses zum Austreiben des Porogens hergestellt, sodass die verbliebenen dielektrischen Schichten 38 porös sind. Die Ätzstoppschichten 37 können aus Siliziumnitrid, Siliziumcarbid, Siliziumoxidcarbid, Siliziumoxidnitrid oder dergleichen hergestellt werden oder dieses aufweisen.
  • Für die Herstellung der Metallleitungen 34 und der Durchkontaktierungen 36 in den dielektrischen Schichten 38 können Single-Damascene-Prozesse und/oder Dual-Damascene-Prozesse verwendet werden. Bei einem Single-Damascene-Prozess zum Herstellen einer Metallleitung oder einer Durchkontaktierung wird zunächst ein Graben oder eine Durchkontaktierungsöffnung in einer der dielektrischen Schichten 38 erzeugt, und anschließend wird der Graben oder die Durchkontaktierungsöffnung mit einem leitfähigen Material gefüllt. Dann wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt, um überschüssige Teile des leitfähigen Materials zu entfernen, die höher als die Oberseite der dielektrischen Schicht sind, sodass eine Metallleitung oder eine Durchkontaktierung in dem entsprechenden Graben oder der entsprechenden Durchkontaktierungsöffnung zurückbleibt. Bei einem Dual-Damascene-Prozess werden ein Graben und eine Durchkontaktierungsöffnung in einer dielektrischen Schicht erzeugt, wobei die Durchkontaktierungsöffnung unter dem Graben angeordnet wird und mit diesem verbunden wird. Dann werden leitfähige Materialien in den Graben und die Durchkontaktierungsöffnung gefüllt, um eine Metallleitung bzw. eine Durchkontaktierung herzustellen. Die leitfähigen Materialien können eine Diffusionssperrschicht und ein kupferhaltiges metallisches Material über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen.
  • Die Metallleitungen 34 umfassen obere leitfähige (metallische) Strukturelemente, wie etwa Metallleitungen, Metallpads oder Durchkontaktierungen (die mit 34A bezeichnet sind) in einer oberen dielektrischen Schicht (die als eine dielektrische Schicht 38A bezeichnet ist), die die oberste Schicht der dielektrischen Schichten 38 ist. Bei einigen Ausführungsformen wird die dielektrische Schicht 38A aus einem dielektrischen Low-k-Material hergestellt, das dem Material der unteren der dielektrischen Schichten 38 ähnlich ist. Die Metallleitungen 34 in der oberen dielektrischen Schicht 38A können ebenfalls aus Kupfer oder einer Kupferlegierung hergestellt werden und können eine Dual-Damascene-Struktur oder eine Single-Damascene-Struktur haben.
  • Bei einigen Ausführungsformen wird eine Ätzstoppschicht 40 auf der oberen dielektrischen Schicht 38A und der oberen Metallschicht abgeschieden. Die Ätzstoppschicht 40 kann aus Siliziumnitrid, Siliziumcarbid, Siliziumoxidcarbid, Siliziumoxidnitrid oder dergleichen hergestellt werden oder dieses aufweisen.
  • Über der Ätzstoppschicht 40 wird eine Passivierungsschicht 42 (die gelegentlich als „Passivation-1“ oder „Pass-1“ bezeichnet wird) hergestellt. Bei einigen Ausführungsformen wird die Passivierungsschicht 42 aus einem dielektrischen Nicht-Low-k-Material mit einer Dielektrizitätskonstante hergestellt, die höher als die Dielektrizitätskonstante von Siliziumoxid ist. Die Passivierungsschicht 42 kann aus einem anorganischen dielektrischen Material hergestellt werden (oder dieses aufweisen), das ein Material sein kann, das aus der Gruppe undotiertes Silicatglas (USG), Siliziumnitrid (SiN), Siliziumoxid (SiO2), Siliziumoxidnitrid (SiON), Siliziumoxidcarbid (SiOC), Siliziumcarbid (SiC) oder dergleichen, Kombinationen davon und Multischichten davon gewählt ist, aber nicht auf diese beschränkt ist. Bei einigen Ausführungsformen sind Oberseiten der oberen dielektrischen Schicht 38A und der Metallleitungen 34 koplanar. Dementsprechend kann die Passivierungsschicht 42 eine planare Schicht sein.
  • Bei einigen Ausführungsformen wird über der Passivierungsschicht 42 eine dielektrische Schicht 44 abgeschieden. Der entsprechende Schritt ist als ein Schritt 202 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die dielektrische Schicht 44 wird aus einem anderen Material als die Passivierungsschicht 42 hergestellt (oder weist dieses auf) und kann aus SiC, SiN, SiON, SiOC oder dergleichen hergestellt werden oder dieses aufweisen.
  • In 2 wird eine Ätzmaske 46 hergestellt und anschließend strukturiert. Bei einigen Ausführungsformen weist die Ätzmaske 46 ein Fotoresist auf, und sie kann eine Hartmaske sein (oder auch nicht), die aus TiN, BN oder dergleichen hergestellt ist. Dann wird ein anisotroper Ätzprozess durchgeführt, um eine Öffnung zu erzeugen, die durch dielektrische Schichten hindurchgeht, und zwar die dielektrische Schicht 44, die Passivierungsschicht 42, die Ätzstoppschicht 40, die IMDs 38, die Ätzstoppschichten 37, das ILD 28 usw. Außerdem wird das Halbleitersubstrat 24 so geätzt, dass sich eine Öffnung 48 bis zu einer Zwischenebene des Halbleitersubstrats 24 erstreckt, wobei sich die Zwischenebene zwischen der Oberseite und der Unterseite des Halbleitersubstrats 24 befindet. Auf diese Weise wird die Öffnung 48 erzeugt. Der entsprechende Schritt ist als ein Schritt 204 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Öffnung 48 wird zum Herstellen einer Halbleiter-Durchkontaktierung (TSV, die gelegentlich auch als eine Silizium-Durchkontaktierung bezeichnet wird) verwendet und wird daher nachstehend als eine TSV-Öffnung 48 bezeichnet. Der anisotrope Ätzprozess umfasst eine Mehrzahl von Ätzprozessen, für die unterschiedliche Ätzgase verwendet werden, um die aus unterschiedlichen Materialien hergestellten dielektrischen Schichten sowie das Halbleitersubstrat 24 zu ätzen.
  • Bei einigen Ausführungsformen hat die TSV-Öffnung 48 eine obere Breite W1 und einte untere Breite W2, die kleiner als die obere Breite W1 ist. Die TSV-Öffnung 48 kann geneigte und gerade Begrenzungen 48E haben, wobei ein Neigungswinkel α der geraden Begrenzungen 48E zum Beispiel kleiner als 90° ist und etwa 80° bis etwa 90° beträgt. Ein Seitenverhältnis H1/W1 der Öffnung 48 kann bei einigen Ausführungsformen etwa 2 bis etwa 10 betragen. Nach dem Erzeugen der TSV-Öffnung 48 wird die Ätzmaske 46 zum Beispiel mit einem Ablösungsprozess entfernt.
  • In 3 wird ein erster dielektrischer Belag 50 abgeschieden. Der entsprechende Schritt ist als ein Schritt 206 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Der dielektrische Belag 50 wird als eine konforme Schicht oder eine im Wesentlichen konforme Schicht abgeschieden, sodass horizontale und vertikale Teile des dielektrischen Belags 50 Dicken haben, die dicht beieinander liegen, zum Beispiel mit einer Abweichung von weniger als etwa 20 % oder 10 %. Als Abscheidungsverfahren kann Atomlagenabscheidung (ALD), plasmaunterstützte chemische Aufdampfung (PECVD) oder dergleichen verwendet werden. Als Vorläufer zum Herstellen des dielektrischen Belags 50 können ein siliziumhaltiger Vorläufer, wie etwa SiCl4, SiH2Cl2, Si2Cl6, Si3Cl8 oder dergleichen, und ein stickstoffhaltiger Vorläufer, wie zum Beispiel NH3, verwendet werden, wenn SiN hergestellt werden soll. Bei einigen Ausführungsformen hat der dielektrische Belag 50 ein gutes Feuchte-Isolationsvermögen, sodass Feuchte nur schwer, zum Beispiel durch die Öffnung 48, den dielektrischen Belag 50 durchdringen kann und die dielektrischen Low-k-Schichten 38 erreichen kann. Da die dielektrischen Low-k-Schichten 38 porös sind und Feuchte leicht absorbieren können, kann die Feuchte die Metallleitungen 34 und die Durchkontaktierungen 36 erreichen, sodass Kupferknötchen-Defekte entstehen. Daher kann der Feuchte-isolierende Belag 50 nach seiner Abscheidung wirksam verhindern, dass Feuchte die dielektrischen Low-k-Schichten 38, die Metallleitungen 34 und die Durchkontaktierungen 36 erreicht, selbst wenn die Öffnung 48 zu einer Außenumgebung freiliegt. Bei einigen Ausführungsformen wird der dielektrische Belag 50 aus Siliziumnitrid, Siliziumcarbid, Siliziumoxidcarbid oder dergleichen oder Kombinationen davon hergestellt oder er weist diese auf. Eine Dicke T1 des dielektrischen Belags 50 kann etwa 5 nm bis etwa 150 nm betragen.
  • In 4 wird auf dem ersten dielektrischen Belag 50 ein zweiter dielektrischer Belag 52 abgeschieden. Der entsprechende Schritt ist als ein Schritt 208 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Der dielektrische Belag 52 wird ebenfalls als eine konforme Schicht abgeschieden, sodass horizontale und vertikale Teile des dielektrischen Belags 52 Dicken haben, die dicht beieinander liegen, zum Beispiel mit einer Abweichung von weniger als etwa 20 % oder 10 %. Als Abscheidungsverfahren kann Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD) oder dergleichen verwendet werden. Bei einigen Ausführungsformen wird der dielektrische Belag 52 aus einem Material hergestellt, das von dem Material des dielektrischen Belags 50 verschieden ist. Zum Beispiel kann der dielektrische Belag 52 aus einem Material hergestellt werden, das einen niedrigeren (Strom-)Leckverlust als der dielektrische Belag 50 hat. Andererseits kann das Feuchte-Isolationsvermögen des dielektrischen Belags 52 niedriger als das des dielektrischen Belags 50 sein, da der dielektrische Belag 50 bereits Feuchte-isolierend ist. Bei einigen Ausführungsformen wird der dielektrische Belag 52 aus Siliziumoxid, Siliziumoxidnitrid oder dergleichen hergestellt oder er weist dieses auf. Eine Dicke T2 des dielektrischen Belags 52 kann etwa 50 nm bis etwa 250 nm betragen. Die dielektrischen Beläge 50 und 52 werden auch kollektiv als ein mehrschichtiger dielektrischer Belag bezeichnet.
  • Bei einigen Ausführungsformen wird der dielektrische Belag 52 unter Verwendung von Vorläufern hergestellt, die N2, O2, N2O, Bis(tert-butylaminosilan) (BTBAS) und/oder Kombinationen davon enthalten. Der resultierende dielektrische Belag 52 kann somit Siliziumoxid oder Siliziumoxidnitrid aufweisen. Bei einigen Ausführungsformen weisen der dielektrische Belag 52 und der dielektrische Belag 50 beide Silizium auf, und der dielektrische Belag 50 hat einen höheren Stickstoff-Atomanteil und einen niedrigeren Sauerstoff-Atomanteil als der dielektrische Belag 52. Zum Beispiel können der dielektrische Belag 52 und der dielektrische Belag 50 beide Siliziumoxidnitrid aufweisen, aber der dielektrische Belag 52 hat (zum Zeitpunkt der Abscheidung) einen höheren Stickstoff-Atomanteil und einen niedrigeren Sauerstoff-Atomanteil als der Belag 50. Dies kann durch Einleiten eines sauerstoffhaltigen und eines stickstoffhaltigen Prozessgases und Verwenden von unterschiedlichen Durchsätzen für die Prozessgase zum Abscheiden der dielektrischen Beläge 50 und 52 erreicht werden. Bei alternativen Ausführungsformen können der dielektrische Belag 50 und der dielektrische Belag 52 dadurch hergestellt werden, dass zunächst eine Siliziumnitridschicht als der dielektrische Belag 50 abgeschieden wird und dann schrittweise zu der Abscheidung von Siliziumoxid als der dielektrische Belag 52 übergegangen wird. In dem Übergangsprozess wird der Durchsatz des sauerstoffhaltigen Prozessgases schrittweise erhöht und der Durchsatz des stickstoffhaltigen Prozessgases wird schrittweise reduziert, bis das stickstoffhaltige Prozessgas abgeschaltet wird, um weiter Siliziumoxid als den dielektrischen Belag 50 abzuscheiden. Bei einigen Ausführungsformen kann CVD oder PECVD als das Abscheidungsverfahren verwendet werden. Bei einigen Ausführungsformen ist der dielektrische Belag 52 eine einzelne Schicht, die aus einem homogenen Material hergestellt ist und in physischem Kontakt mit dem dielektrischen Belag 52 und einer später hergestellten Seedschicht 54 (siehe 5) ist.
  • Die dielektrische Beläge 50 und 52 können unterschiedliche Dichten haben. Bei einigen Ausführungsformen ist der dielektrische Belag 52 dichter als der dielektrische Belag 50. Zum Beispiel kann der dielektrische Belag 50 eine Dichte DS50 von etwa 2,5 g/cm3 bis etwa 4,0 g/cm3 haben, und der dielektrische Belag 52 kann eine Dichte DS52 von etwa 2,0 g/cm3 bis etwa 3,0 g/cm3 haben. Die Dichtedifferenz (DS52 - DS50) kann größer als etwa 0,5 g/cm3 sein und kann etwa 0,5 g/cm3 bis etwa 1,0 g/cm3 betragen.
  • Wenn der dielektrische Belag 50 nicht hergestellt wird, müsste der dielektrische Belag 52 in direktem Kontakt mit den dielektrischen Low-k-Schichten 38 hergestellt werden. Durch die Herstellung des dielektrischen Belags 52 (wie etwa Siliziumoxid) können jedoch Nebenprodukte entstehen, die die dielektrischen Low-k-Materialien in den dielektrischen Low-k-Schichten 38 angreifen können. Dadurch, dass der dielektrische Belag 50 zuerst hergestellt wird, werden die Nebenprodukte, die gegebenenfalls bei der Herstellung des dielektrischen Belags 52 entstehen, mittels des dielektrischen Belags 50 von den dielektrischen Low-k-Schichten 38 getrennt und können diese nicht mehr angreifen.
  • Bei einigen Ausführungsformen wird ein Doppelbelag mit den dielektrischen Belägen 50 und 52 hergestellt. Bei alternativen Ausführungsformen kann ein mehrschichtiger Belag mit mehr als zwei dielektrischen Belägen hergestellt werden. Zum Beispiel kann ein dritter dielektrischer Belag zwischen den dielektrischen Belägen 50 und 52 abgeschieden werden. Bei einigen Ausführungsformen hat der dritte dielektrische Belag eine Eigenschaft, die zwischen den Eigenschaften der dielektrischen Beläge 50 und 52 liegt, und er kann daher als eine Pufferschicht zwischen den dielektrischen Belägen 50 und 52 verwendet werden. Wenn zum Beispiel die dielektrischen Beläge 50 und 52 aus SiN bzw. SiO2 hergestellt werden, kann die zusätzliche dielektrische Schicht zwischen den dielektrischen Belägen 50 und 52 aus Siliziumoxidnitrid hergestellt werden oder dieses aufweisen. Die zusätzliche dielektrische Schicht zwischen den dielektrischen Belägen 50 und 52 kann auch aus Siliziumcarbid hergestellt werden oder dieses aufweisen. Die drei oder mehr dielektrischen Beläge können in unterschiedlichen Prozessen unter Verwendung von unterschiedlichen Vorläufern abgeschieden werden.
  • 5 zeigt die Abscheidung einer metallischen Seedschicht 54. Der entsprechende Schritt ist als ein Schritt 210 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen wird die metallische Seedschicht 54 durch physikalische Aufdampfung (PVD) hergestellt. Die metallische Seedschicht 54 kann eine einzelne Schicht sein, die zum Beispiel aus Kupfer hergestellt ist, oder sie kann eine Mehrzahl von Schichten umfassen, zum Beispiel eine leitfähige Sperrschicht und eine Kupferschicht auf der leitfähigen Sperrschicht. Die leitfähige Sperrschicht kann aus TiN, Ti oder dergleichen hergestellt werden oder dieses aufweisen.
  • 6 zeigt die Abscheidung eines leitfähigen Materials 56, das ein metallisches Material wie Kupfer oder eine Kupferlegierung sein kann. Der entsprechende Schritt ist als ein Schritt 212 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Der Abscheidungsprozess kann durch elektrochemische Plattierung (ECP), stromlose Plattierung oder dergleichen erfolgen. Die Plattierung wird so lange durchgeführt, bis eine Oberseite des plattierten leitfähigen Materials 56 höher als eine Oberseite des dielektrischen Belags 50 oder 52 ist.
  • 7 zeigt einen Planarisierungsprozess, der ein CMP-Prozess oder ein mechanischer Schleifprozess sein kann, zum Planarisieren der Oberseite des leitfähigen Materials 56. Der entsprechende Schritt ist als ein Schritt 214 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen wird ein erster CMP-Prozess unter Verwendung der horizontalen Teile des dielektrischen Belags 52 als eine CMP-Stoppschicht durchgeführt, wie in 7 gezeigt ist. Bei alternativen Ausführungsformen wird der erste CMP-Prozess unter Verwendung der horizontalen Teile des dielektrischen Belags 50 als die CMP-Stoppschicht durchgeführt. Dadurch wird die Oberseite des verbliebenen leitfähigen Materials 56 koplanar mit den Oberseiten der horizontalen Teile des dielektrischen Belags 50. Bei noch weiteren Ausführungsformen wird der erste CMP-Prozess unter Verwendung der dielektrischen Schicht 44 als die CMP-Stoppschicht durchgeführt. Dadurch wird die Oberseite des verbliebenen leitfähigen Materials 56 koplanar mit der Oberseite der dielektrischen Schicht 44.
  • Wie in 8 gezeigt ist, wird dann ein Temperprozess 58 durchgeführt. Der entsprechende Schritt ist als ein Schritt 216 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen wird der Temperprozess 58 durch Ofentempern, rasches thermisches Tempern, Blitztempern oder dergleichen durchgeführt. Die Tempertemperatur kann etwa 250 °C bis etwa 450 °C betragen. Die Temperdauer ist von dem verwendeten Verfahren abhängig. Wenn zum Beispiel Ofentempem verwendet wird, kann die Temperdauer etwa 30 min bis etwa 120 min betragen.
  • Als eine Folge des Temperprozesses 58 kann das leitfähige Material 56 einen überstehenden Teil haben, der einen Höcker 58' bildet, wie in 8 gezeigt ist. Bei der späteren Bearbeitung wird ein zweiter Planarisierungsprozess durchgeführt, um den Höcker 58' zu entfernen, und die resultierende Struktur ist in 9 gezeigt ist. Der entsprechende Schritt ist als ein Schritt 218 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen werden bei dem zweiten Planarisierungsprozess auch die horizontalen Teile der dielektrischen Beläge 50 und 52 und gegebenenfalls die dielektrische Schicht 44 entfernt, die zum Schützen der Passivierungsschicht 42 in vorhergehenden Prozessen verwendet worden ist. Der zweite Planarisierungsprozess kann ein CMP-Prozess sein, der unter Verwendung der Passivierungsschicht 42 als eine CMP-Stoppschicht durchgeführt werden kann. Daher liegt bei einigen Ausführungsformen die Passivierungsschicht 42 nach dem zweiten CMP-Prozess frei. Die verbliebenen Teile des leitfähigen Materials 56 und der Seedschicht 54 werden kollektiv als eine TSV 61 bezeichnet. Es ist zwar nur eine TSV 61 dargestellt, aber es können mehrere TSVs 61 gleichzeitig hergestellt werden.
  • Statt zwei Planarisierungsprozesse mit einem Temperprozess dazwischen durchzuführen, wird bei alternativen Ausführungsformen kein Planarisierungsprozess vor dem Temperprozess durchgeführt, und nach dem Temperprozess wird nur ein Planarisierungsprozess durchgeführt. Anders ausgedrückt, der in 7 gezeigte Planarisierungsprozess wird ausgelassen, während der in 8 gezeigte Temperprozess und der in 9 gezeigte CMP-Prozess durchgeführt werden.
  • In dem Beispiel, das in 9 gezeigt ist, ist eine Oberseite der TSV 61 auf gleicher Höhe mit der Passivierungsschicht 42 (oder sie kann höher als diese sein). Bei alternativen Ausführungsformen kann die Oberseite der TSV 61 auf einer Höhe zwischen (und einschließlich) einer Oberseite 24A des Halbleitersubstrats 24 und der Oberseite der Passivierungsschicht 42 sein. Zum Beispiel kann die Oberseite der TSV 61 auf gleicher Höhe mit einer Oberseite einer dielektrischen Schicht in der Interconnect-Struktur 32 sein. Bei diesen Ausführungsformen werden nach der Herstellung der TSV 61 weitere dielektrische Schichten hergestellt, und in den weiteren dielektrischen Schichten werden Metallleitungen, Durchkontaktierungen, Umverteilungsleitungen usw. zum elektrischen Verbinden von TSVs mit darüber befindlichen elektrischen Verbindungselementen hergestellt, wie etwa mit elektrischen Verbindungselementen 70 (siehe 16), die später erörtert werden.
  • Bleiben wir bei 9, in der eine Durchkontaktierung 59 zum Verbinden mit einer oberen Metallleitung / Pad 34 hergestellt wird. Der entsprechende Schritt ist als ein Schritt 220 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Bei einigen Ausführungsformen wird die Durchkontaktierung 59 mit einem Single-Damascene-Prozess hergestellt. Der Herstellungsprozess kann Folgendes umfassen: Ätzen der Passivierungsschicht 42, um eine Öffnung zu erzeugen; Abscheiden einer leitfähigen Sperrschicht (zum Beispiel aus Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen); und Plattieren eines leitfähigen Materials wie Kupfer, Wolfram oder dergleichen. Dann kann ein CMP-Prozess durchgeführt werden, um überschüssiges Material zu entfernen, sodass die Durchkontaktierung 59 zurückbleibt.
  • In 10 wird bei einigen Ausführungsformen eine dielektrische Isolierschicht 60 abgeschieden. Der entsprechende Schritt ist als ein Schritt 222 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Isolierschicht 60 kann aus einem Feuchte-isolierenden Material hergestellt werden oder dieses aufweisen, sodass sie verhindern kann, dass Feuchte durch sie hindurch bis zu den darunter befindlichen Schichten dringt. Das Material für die Isolierschicht 60 kann aus der gleichen Gruppe von in Frage kommenden Materialien wie zum Herstellen des dielektrischen Belags 50 gewählt werden und kann das gleiche Material wie oder ein anderes Material als das Material des dielektrischen Belags 50 sein. Wenn der dielektrische Belag 50 zum Beispiel aus Siliziumnitrid hergestellt wird, kann die Isolierschicht 60 aus Siliziumnitrid oder Siliziumcarbid hergestellt werden.
  • In 11 wird die Isolierschicht 60 geätzt, und über der Passivierungsschicht 42 werden Metallpads 62 hergestellt. Der entsprechende Schritt ist als ein Schritt 224 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Metallpads 62 können Aluminiumpads oder Aluminium-Kupfer-Pads sein, aber es können auch andere metallische Materialien verwendet werden. Der Herstellungsprozess kann ein Abscheiden einer Metallschicht und ein anschließendes Strukturieren der Metallschicht umfassen, sodass die Metallpads 62 zurückbleiben. Die Metallpads 62 haben bei einigen Ausführungsformen außerdem einige Teile, die sich direkt über der Isolierschicht 60 erstrecken. Dann wird eine Passivierungsschicht 64 (die gelegentlich als „Passivation-2“ bezeichnet wird) hergestellt. Die Passivierungsschicht 64 kann eine einzelne Schicht oder eine Verbundschicht sein und kann aus einem nicht-porösen Material wie Siliziumoxid, Siliziumnitrid, USG, Siliziumoxidnitrid oder dergleichen hergestellt werden.
  • Dann wird die Passivierungsschicht 64 so strukturiert, dass einige Teile der Passivierungsschicht 64 Randteile der Metallpads 62 bedecken und einige Teile der Metallpads 62 durch Öffnungen in der Passivierungsschicht 64 freigelegt werden. Anschließend wird eine Polymerschicht 66 zum Beispiel dadurch hergestellt, dass sie in einer fließfähigen Form verteilt wird und dann gehärtet wird. Anschließend wird die Polymerschicht 66 strukturiert, um die Metallpads 62 freizulegen. Der entsprechende Schritt ist als ein Schritt 226 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Polymerschicht 66 kann aus einem Polyimid, Polybenzoxazol (PBO) oder dergleichen hergestellt werden.
  • Dann werden Metallisierungen unter dem Kontakthügel (UBMs) 68 und leitfähige Bereiche 70 zum elektrischen Verbinden mit den darunter befindlichen Metallpads 62 hergestellt, wie in 12 gezeigt ist. Der entsprechende Schritt ist als ein Schritt 228 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. Die Herstellung der UBMs 68 und der leitfähigen Bereiche 70 kann wie folgt erfolgen: Abscheiden einer metallischen Schutz-Seedschicht so, dass sie sich in die Öffnungen in der Passivierungsschicht 64 und der Polymerschicht 66 erstreckt; Herstellen einer strukturierten Plattierungsmaske auf der metallischen Seedschicht; Plattieren der leitfähigen Bereiche 70; Entfernen der Plattierungsmaske; und Ätzen der Teile der metallischen Schutz-Seedschicht, die zuvor von der Plattierungsmaske bedeckt gewesen sind. Die verbliebenen Teile der metallischen Schutz-Seedschicht werden als die UBMs 68 bezeichnet. Die metallische Seedschicht kann eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen. Die leitfähigen Bereiche 70 können Kupfer, Nickel, Palladium, Aluminium, Gold, Legierungen davon und/oder Multischichten davon aufweisen. Jeder der leitfähigen Bereiche 70 kann ein Kupferbereich sein, der mit einem Lotbereich verkappt werden kann (oder auch nicht), der aus SnAg oder ähnlichen Materialien hergestellt werden kann.
  • Die 13 bis 15 zeigen einen Prozess zum Herstellen von Strukturelementen auf einer Rückseite des Halbleitersubstrats 24. Der entsprechende Schritt ist als ein Schritt 230 in dem Prozessablauf 200 angegeben, der in 25 gezeigt ist. In 13 wird ein rückseitiger Schleifprozess durchgeführt, um einen Teil des Substrats 24 zu entfernen, bis die TSV 61 freigelegt ist. Dann wird das Substrat 24 geringfügig ausgespart (zum Beispiel durch Ätzen), sodass die TSV 61 aus der Rückseite des Substrats 24 herausragt.
  • Wie in 14 gezeigt ist, wird dann eine dielektrische Schicht 72 abgeschieden, und daran schließt sich ein CMP-Prozess oder ein mechanischer Schleifprozess an, um die TSV 61 erneut freizulegen. Die TSV 61 durchdringt somit die dielektrische Schicht 72. Bei einigen Ausführungsformen wird die dielektrische Schicht 72 aus Siliziumoxid, Siliziumnitrid oder dergleichen hergestellt. In 15 wird eine Umverteilungsschicht (RDL) 74 hergestellt, die einen Padteil aufweist, der die TSV 61 kontaktiert. Die RDL 74 kann bei einigen Ausführungsformen aus Aluminium, Kupfer, Nickel, Titan oder dergleichen hergestellt werden.
  • 16 zeigt die Herstellung einer dielektrischen Schicht 76 und eines elektrischen Verbindungselements 78. Bei einigen Ausführungsformen weist das elektrische Verbindungselement 78 einen Lotbereich auf, der durch Plattieren einer Lotkugel auf einem Pad der RDL 74 und anschließendes Aufschmelzen der Lotkugel hergestellt werden kann. Bei alternativen Ausführungsformen wird das elektrische Verbindungselement 78 aus nicht-fließfähigen (lotfreien) metallischen Materialien hergestellt. Das elektrische Verbindungselement 78 kann zum Beispiel als ein Kupferpad oder eine Kupfersäule hergestellt werden und kann eine Nickel-Verkappungsschicht aufweisen oder auch nicht. Die Herstellung des elektrischen Verbindungselements 78 kann ebenfalls durch Plattierung erfolgen. Bei einigen Ausführungsformen wird der Wafer 20 durch Zersägen, zum Beispiel durch Zertrennen entlang Ritzgräben 80, vereinzelt.
  • Die 17 bis 22 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Interposers gemäß einigen Ausführungsformen der vorliegenden Erfindung. Wenn nicht anders angegeben, sind die Materialien und Herstellungsprozesse für die Komponenten bei diesen Ausführungsformen im Wesentlichen die Gleichen wie für ähnliche Komponenten, die mit ähnlichen Bezugszahlen in den vorhergehenden Ausführungsformen bezeichnet sind, die in den 1 bis 16 gezeigt sind. Die Einzelheiten der Materialien und Herstellungsprozesse für die in den 17 bis 22 gezeigten Komponenten sind somit in der Erörterung der vorhergehenden Ausführungsformen zu finden.
  • In 17 wird der Wafer 20, der auch das Substrat 24 ist, hergestellt. Bei einigen Ausführungsformen ist das Substrat 24 ein Halbleitersubstrat, zum Beispiel ein Siliziumsubstrat. Bei alternativen Ausführungsformen ist das Substrat 24 ein Siliziumgermaniumsubstrat. Bei noch weiteren Ausführungsformen ist das Substrat 24 ein dielektrisches Substrat. Das Substrat 24 kann ein unbeschichtetes Substrat sein, wobei das gesamte Substrat 24 aus einem homogenen Material wie Silizium, Siliziumgermanium, Kohlenstoff-dotiertem Silizium oder dergleichen hergestellt wird. Außerdem kann das Substrat 24 keine Vorrichtungen (wie etwa aktive oder passive Vorrichtungen), leitfähigen Leitungen usw. aufweisen. Bei einigen Ausführungsformen wird eine dielektrische Schicht 25 auf der Oberseite des Substrats 24 zum Beispiel dadurch hergestellt, dass ein thermischer Oxidationsprozess durchgeführt wird, um eine obere Schicht des Substrats 24 in ein Oxid (zum Beispiel Siliziumoxid) umzuwandeln. Alternativ kann die dielektrische Schicht 25 aus Siliziumnitrid, Siliziumcarbid oder dergleichen hergestellt werden. Bei alternativen Ausführungsformen wird die dielektrische Schicht 25 nicht hergestellt. Dementsprechend ist die dielektrische Schicht 25 gestichelt dargestellt, um anzugeben, dass sie hergestellt werden kann oder auch nicht.
  • Auf dem Substrat 24 wird die Ätzmaske 46 hergestellt und anschließend strukturiert. Die Ätzmaske 46 kann ein Fotoresist sein, und sie kann eine Hartmaske sein oder auch nicht. Dann wird das Substrat 24 geätzt, um Öffnungen 48 zu erzeugen, die sich bis zu einer Zwischenebene des Substrats 24 erstrecken. Wenn die dielektrische Schicht 25 hergestellt wird, durchdringen die Öffnungen 48 außerdem die dielektrische Schicht 25.
  • In 18 werden dann der dielektrische Belag 50 und der dielektrische Belag 52 mit Abscheidungsprozessen hergestellt. Die Einzelheiten zu den Materialien und den Abscheidungsprozessen sind in der Erörterung bei den vorhergehenden Ausführungsformen zu finden und werden hier nicht wiederholt. 19 zeigt die Abscheidung der metallischen Seedschicht 54 und die spätere Abscheidung des leitfähigen Materials 56.
  • Bei einigen Ausführungsformen wird dann ein Temperprozess 58 durchgeführt, und daran schließt sich ein Planarisierungsprozess an, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess. Dadurch entstehen die TSVs 61. Die resultierende Struktur ist in 20 gezeigt. Bei alternativen Ausführungsformen schließen sich an den Abscheidungsprozess für das leitfähige Material 56 nacheinander ein erster Planarisierungsprozess, ein Temperprozess 58 und ein zweiter Planarisierungsprozess an, wobei diese Prozesse im Wesentlichen die Gleichen wie die sind, die in den 7, 8 und 9 gezeigt sind.
  • 21 zeigt die Herstellung der Interconnect-Struktur 32, die die dielektrischen Schichten 37 und 38 umfasst. Die dielektrischen Schichten 37 können Ätzstoppschichten sein, und die dielektrischen Schichten 38 können ein ILD, IMDs und/oder dergleichen sein. In den dielektrischen Schichten 37 und 38 werden Metallleitungen 34 und Durchkontaktierungen 36 hergestellt, die mit den TSVs 61 elektrisch verbunden werden. In späteren Prozessen werden die Passivierungsschicht 42, die Passivierungsschicht 64 und die Polymerschicht 66 hergestellt. Außerdem werden die Durchkontaktierungen 52, die Metallpads 62, die UBMs 68 und die leitfähigen Bereiche 70 hergestellt. Die Einzelheiten zu den Materialien und Herstellungsprozessen sind bei den vorhergehenden Ausführungsformen zu finden.
  • 22 zeigt die Herstellung der rückseitigen Strukturen auf der Rückseite des Substrats 24. Der Herstellungsprozess umfasst Folgendes: Durchführen eines rückseitigen Schleifens an dem Substrat 24 zum Freilegen der TSVs 61; Herstellen der dielektrischen Schicht 72; Herstellen der RDLs 74; Herstellen der dielektrischen Schicht 76; und Herstellen der elektrischen Verbindungselemente 78. Der Wafer 20 kann entlang Ritzgräben 80 zersägt werden, um Interposer 22 herzustellen. Der Interposer 22 weist keine aktiven Vorrichtungen auf, und er kann auch keine passiven Vorrichtungen (wie etwa Transistoren, Kondensatoren, Induktoren oder dergleichen) aufweisen.
  • Bei der beispielhaften Ausführungsform, die in 22 gezeigt ist, sind die Oberseiten der TSVs 61 auf gleicher Höhe mit der Oberseite des Substrats 24 (oder sie können höher als diese sein). Bei alternativen Ausführungsformen können die Oberseiten der TSVs 61 auf einer Ebene zwischen (und einschließlich) der Oberseite 24A des Halbleitersubstrats 24 und der Oberseite der Passivierungsschicht 42 sein. Zum Beispiel können die Oberseiten der TSVs 61 auf gleicher Höhe mit einer Oberseite einer dielektrischen Schicht in der Interconnect-Struktur 32 sein.
  • 23 zeigt eine Draufsicht der TSV 61. Bei einigen Ausführungsformen bilden die dielektrischen Beläge 50 und 52 jeweils einen Ring, der kreisförmig, polygonal (wie etwa sechs- oder achteckig) oder dergleichen sein kann. Die metallische Seedschicht 54 (wenn sie ein anderes Material als das leitfähige Material 56 aufweist) kann erkennbar sein.
  • 24 zeigt ein Package 80, das eine Package-Komponente 84 aufweist, die an eine Package-Komponente 22 gebondet ist, die ein Vorrichtungs-Die 22 (16), ein Interposer 22 (22) oder dergleichen sein kann. Über der Package-Komponente 22 wird eine Fan-out-Umverteilungsstruktur 86 hergestellt. Die Umverteilungsstruktur 86 kann eine oder mehrere Schichten von Umverteilungsleitungen aufweisen. Die Package-Komponente 22 wird mit einem Verkapselungsmaterial 88 verkapselt, das eine Formmasse oder eine Formunterfüllung sein kann. Durchkontaktierungen 90 durchdringen das Verkapselungsmaterial 88 und verbinden die Package-Komponente 84 elektrisch mit der Umverteilungsstruktur 86. Es werden elektrische Verbindungselemente 92, die Lotbereiche sein können, zum elektrischen Verbinden mit der Umverteilungsstruktur 86 hergestellt.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Durch Herstellen von mehr als einem dielektrischen Belag für Durchkontaktierungen können unterschiedliche dielektrische Beläge unterschiedliche Funktionen erfüllen. Ein Feuchte-isolierender oder feuchtebeständiger dielektrischer Belag kann die dielektrischen Low-k-Schichten und leitfähigen Strukturelemente wirksam gegen Feuchte isolieren, die diese Strukturelemente während und nach der Herstellung von Durchkontaktierungen erreichen kann, wodurch Defekte reduziert werden. Der Feuchte-isolierende dielektrische Belag kann außerdem verhindern, dass dielektrische Low-k-Schichten von den Nebenprodukten angegriffen werden, die in späteren Prozessen entstehen.
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.

Claims (17)

  1. Verfahren mit den folgenden Schritten: Ätzen eines Substrats (24), um eine Öffnung (48) zu erzeugen; Abscheiden eines ersten dielektrischen Belags (50) so, dass er sich in die Öffnung (48) erstreckt; Abscheiden eines zweiten dielektrischen Belags über dem ersten dielektrischen Belag (50), wobei sich der zweite dielektrische Belag ebenfalls in die Öffnung (48) erstreckt; Abscheiden eines dritten dielektrischen Belags (52) über dem zweiten dielektrischen Belag, wobei sich der dritte dielektrische Belag ebenfalls in die Öffnung (48) erstreckt; Füllen eines leitfähigen Materials (54, 56) in die Öffnung (48); Durchführen eines ersten Planarisierungsprozesses, um das leitfähige Material (54, 56) zu planarisieren, wobei ein Teil des leitfähigen Materials in der Öffnung (48) eine Durchkontaktierung (61) bildet; Durchführen eines rückseitigen Schleifprozesses an dem Substrat (24), bis die Durchkontaktierung (61) von einer Rückseite des Substrats her freigelegt ist; und Herstellen eines leitfähigen Strukturelements (74) auf der Rückseite des Substrats (24), wobei das leitfähige Strukturelement elektrisch mit der Durchkontaktierung (61) verbunden wird; wobei das Abscheiden des ersten dielektrischen Belags (50) ein Abscheiden von Siliziumnitrid umfasst, das Abscheiden des zweiten dielektrischen Belags ein Abscheiden von Siliziumoxidnitrid oder Siliziumcarbid umfasst und das Abscheiden des dritten dielektrischen Belags (52) ein Abscheiden von Siliziumoxid umfasst.
  2. Verfahren nach Anspruch 1, wobei der erste dielektrische Belag (50) ein besseres Feuchte-Isolationsvermögen als der dritte dielektrische Belag (52) aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Abscheiden des ersten dielektrischen Belags (50) durch plasmaunterstützte chemische Aufdampfung erfolgt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, das vor dem Ätzen des Substrats (24) weiterhin Folgendes umfasst: Abscheiden einer Mehrzahl von dielektrischen Low-k-Schichten (38) über dem Substrat (24); Abscheiden einer Passivierungsschicht (42) über der Mehrzahl von dielektrischen Low-k-Schichten (38); und Ätzen der Passivierungsschicht (42) und der Mehrzahl von dielektrischen Low-k-Schichten (38), um eine weitere Öffnung zu erzeugen, wobei die weitere Öffnung mit der Öffnung in dem Substrat (24) zu einer zusammenhängenden Öffnung (48) verbunden wird.
  5. Verfahren nach Anspruch 4, wobei das Abscheiden einer Mehrzahl von dielektrischen Low-k-Schichten (38) das Abscheiden eines porogenhaltigen dielektrischen Materials in den dielektrischen Schichten und daran anschließend das Durchführen eines Härtungsprozesses zum Austreiben des Porogens umfasst.
  6. Verfahren nach Anspruch 4, wobei die Mehrzahl von dielektrischen Low-k-Schichten (38) ein kohlenstoffhaltiges Low-k-Material, Wasserstoff-Silsesquioxan oder Methyl-Silsesquioxan aufweist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, das weiterhin ein Tempern (58) des leitfähigen Materials (54, 56) umfasst, wobei das Planarisieren des leitfähigen Materials nach dem Tempern durchgeführt wird.
  8. Verfahren nach Anspruch 7, das vor dem Tempern weiterhin ein Durchführen eines zweiten Planarisierungsprozesses an dem leitfähigen Material (54, 56) umfasst, wobei ein horizontaler Teil des ersten dielektrischen Belags (50) nach dem zweiten Planarisierungsprozess bestehen bleibt, wobei der horizontale Teil des ersten dielektrischen Belags mit dem ersten Planarisierungsprozess entfernt wird.
  9. Struktur mit: einem Halbleitersubstrat (24); einem ersten leitfähigen Strukturelement (70) auf einer ersten Seite des Halbleitersubstrats (24); einem zweiten leitfähigen Strukturelement (74) auf einer zweiten Seite des Halbleitersubstrats (24); einer Durchkontaktierung (61), die das Halbleitersubstrat (24) durchdringt, wobei die Durchkontaktierung das erste leitfähige Strukturelement (70) und das zweite leitfähige Strukturelement (74) miteinander elektrisch verbindet; einem ersten dielektrischen Belag (52), der die Durchkontaktierung (61) umschließt; und einem zweiten dielektrischen Belag, der den ersten dielektrischen Belag (52) umschließt, einem dritten dielektrischen Belag (50), der den zweiten dielektrischen Belag umschließt, wobei der erste dielektrische Belag (52) und der dritte dielektrische Belag (50) aus unterschiedlichen Materialien hergestellt sind und der dritte dielektrische Belag (50) ein besseres Feuchte-Isolationsvermögen als der erste dielektrische Belag (52) aufweist; wobei der erste dielektrische Belag (52) Siliziumoxid aufweist, der zweite dielektrische Belag Siliziumoxidnitrid oder Siliziumcarbid aufweist und der dritte dielektrische Belag (50) Siliziumnitrid aufweist.
  10. Struktur nach Anspruch 9, wobei die Durchkontaktierung (61) ein Ende hat, das mit einer Oberfläche des Halbleitersubstrats (24) koplanar ist.
  11. Struktur nach Anspruch 10, die weiterhin Folgendes aufweist: eine Mehrzahl von dielektrischen Low-k-Schichten (38) über dem Halbleitersubstrat (24); und eine Passivierungsschicht (42) über der Mehrzahl von dielektrischen Low-k-Schichten (38), wobei die Durchkontaktierung (61) außerdem die Mehrzahl von dielektrischen Low-k-Schichten und die Passivierungsschicht durchdringt.
  12. Struktur nach Anspruch 11, ferner aufweisend eine Isolierschicht (60) über der Passivierungsschicht (42).
  13. Struktur nach Anspruch 12, wobei die Isolierschicht (60) Siliziumnitrid aufweist.
  14. Struktur nach Anspruch 10, die weiterhin eine Mehrzahl von dielektrischen Low-k-Schichten (38) über dem Halbleitersubstrat (24) aufweist, wobei sich eine Oberseite der Durchkontaktierung (61) unter der Mehrzahl von dielektrischen Low-k-Schichten befindet.
  15. Struktur nach einem der Ansprüche 10 bis 14, die weiterhin einen integrierten Schaltkreis (26) auf einer Oberseite des Halbleitersubstrats (24) aufweist.
  16. Struktur nach einem der Ansprüche 10 bis 14, wobei die Durchkontaktierung (61) ein Interposer-Die (22) ist, wobei der Interposer-Die keine aktiven und passiven Vorrichtungen aufweist.
  17. Struktur mit einem Die, der Folgendes aufweist: ein Halbleitersubstrat (24); eine Mehrzahl von dielektrischen Low-k-Schichten (38) über dem Halbleitersubstrat (24); eine Nicht-low-k-Passivierungsschicht (42) über der Mehrzahl von dielektrischen Low-k-Schichten (38); eine Durchkontaktierung (61), die das Halbleitersubstrat (24), die Mehrzahl von dielektrischen Low-k-Schichten (38) und die Nicht-low-k-Passivierungsschicht (42) durchdringt; einen mehrschichtigen dielektrischen Belag, der die Durchkontaktierung (61) umschließt; ein erstes elektrisches Verbindungselement (70) über der Nicht-low-k-Passivierungsschicht (42) und auf einer Oberseite des Dies; und ein zweites elektrisches Verbindungselement (74) unter dem Halbleitersubstrat (24) und auf einer Unterseite des Dies, wobei das erste elektrische Verbindungselement (70) und das zweite elektrische Verbindungselement (74) durch die Durchkontaktierung (61) miteinander elektrisch verbunden sind; wobei der mehrschichtige dielektrische Belag eine äußere Schicht (50), eine Zwischenschicht und eine innere Schicht (52) aufweist, wobei die äußere Schicht (50) in Kontakt mit dem Halbleitersubstrat (24) und der Mehrzahl von dielektrischen Low-k-Schichten (38) steht, die Zwischenschicht von der äußeren Schicht (50) umschlossen ist und die innere Schicht (52) von der Zwischenschicht umschlossen ist; wobei die äußere Schicht (50) und die innere Schicht (52) beide Silizium aufweisen, wobei die äußere Schicht (50) einen höheren Stickstoff-Atomanteil und einen niedrigeren Sauerstoff-Atomanteil als die innere Schicht (52) aufweist, und wobei die Zwischenschicht Siliziumcarbid aufweist.
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