DE102016100012B4 - Verfahren zur herstellung von bondstrukturen - Google Patents

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    • H01L2224/13157—Cobalt [Co] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
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    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/5329—Insulating materials
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Abstract

Verfahren mit den folgenden Schritten:Herstellen einer ersten dielektrischen Schicht (70) über einer leitenden Kontaktstelle (68);Herstellen einer zweiten dielektrischen Schicht (72) über der ersten dielektrischen Schicht (70);Ätzen der zweiten dielektrischen Schicht (72), um eine erste Öffnung (82) herzustellen, wobei eine Oberseite der ersten dielektrischen Schicht (70) zu der ersten Öffnung (82) hin freigelegt wird;Herstellen einer Schablonenschicht (86), die die erste Öffnung (82) füllt;Herstellen eines strukturierten Fotoresists (88) über der Schablonenschicht (86);Herstellen einer zweiten Öffnung (90) in der Schablonenschicht (86) und der ersten dielektrischen Schicht (70), wobei eine Oberseite der leitenden Kontaktstelle (68) zu der zweiten Öffnung (90) hin freigelegt wird und wobei die Schablonenschicht (86) unter Verwendung des strukturierten Fotoresists (88) als eine Ätzmaske geätzt wird; undAbscheiden von Schichten für eine leitende Säule (92) in der zweiten Öffnung (90).

Description

  • Hintergrund der Erfindung
  • Metall-auf-Metall-Bonden (gelegentlich auch als „Direktbonden“ bezeichnet) und Lötbonden sind häufig verwendete Bondverfahren beim Packen von integrierten Schaltkreisen. Beim Direktbonden werden die Bondinseln von zwei Wafern oder Chips ohne Lot dazwischen aufeinander gebondet. Das Direktbonden kann zum Beispiel ein Kupfer-auf-Kupfer-Bonden oder ein Gold-auf-Gold-Bonden sein. Bei einem typischen Direktbondprozess werden die Metallkontakthügel eines Bauelement-Chips zu den Metallkontakthügeln eines Packagesubstrats ausgerichtet und gegen diese positioniert. Druck wird aufgebracht, um den Bauelement-Chip und das Packagesubstrat gegeneinander zu drücken. Während des Bondens werden der Bauelement-Chip und das Packagesubstrat auch erwärmt. Durch den Druck und die erhöhte Temperatur diffundieren die Oberflächenteile der Metallkontakthügel des Bauelement-Chips und das Packagesubstrat ineinander, sodass Bondverbindungen entstehen.
  • Die DE 10 2006 056 066 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelementes, das ein Substrat, eine Zwischenisolationsschicht, eine Passivierungsschicht und eine lichtdurchlässige Schicht aufweist. In die Passivierungsschicht ist ein elektrischer Kontakt eingebettet, der durch eine Öffnung freigelegt wird.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 8 und einen Chip gemäß Anspruch 15 vor.
  • Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
    • Die 1 bis 16A zeigen die Schnittansichten von Zwischenstufen bei der Herstellung einer Bondstruktur gemäß einigen Ausführungsformen.
    • 16B zeigt eine Draufsicht einer leitenden Säule und der umgebenden Öffnung gemäß einigen Ausführungsformen.
    • 17 zeigt die leitende Säule in Kontakt mit einem leitenden Element einer anderen Packagekomponente gemäß einigen Ausführungsformen.
    • 18 zeigt die leitende Säule, die auf ein leitendes Element einer anderen Packagekomponente durch Lötbonden gebondet ist, gemäß einigen Ausführungsformen.
    • 19 zeigt einen Prozessablauf zum Herstellen einer Bondstruktur gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Bondstrukturen und Verfahren zu ihrer Herstellung werden gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen bei der Herstellung der Bondstruktur gemäß einigen Ausführungsformen werden erläutert. Es werden auch einige Abwandlungen erörtert. In allen verschiedenen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole verwendet, um ähnliche Elemente zu bezeichnen.
  • Die 1 bis 16A zeigen die Schnittansichten von Zwischenstufen bei der Herstellung einer Bondstruktur gemäß einigen Ausführungsformen. Die Schritte, die in den 1 bis 16A gezeigt sind, sind auch in dem Prozessablauf 400 schematisch dargestellt, der in 19 gezeigt ist. In der nachfolgenden Erörterung werden die Prozessschritte, die in den 1 bis 16A gezeigt sind, unter Bezugnahme auf die Prozessschritte von 19 erörtert.
  • 1 zeigt eine Schnittansicht einer Packagekomponente 100. Gemäß einigen Ausführungsformen der vorliegenden Erfindung ist die Packagekomponente 100 ein Bauelement-Wafer, der aktive Bauelemente, wie etwa Transistoren und/oder Dioden, und eventuell passive Bauelemente umfasst, wie etwa Kondensatoren, Induktoren, Widerstände oder dergleichen. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Packagekomponente 100 ein Interposer-Wafer, der aktive Bauelemente und/oder passive Bauelemente umfassen kann oder auch nicht. Bei weiteren alternativen Ausführungsformen der vorliegenden Erfindung ist die Packagekomponente 100 ein Packagesubstratstreifen, der Packagesubstrate mit Kernen oder kernlose Packagesubstrate umfassen kann. In der nachfolgenden Erörterung wird ein Bauelement-Wafer als eine beispielhafte Packagekomponente 100 verwendet. Die Grundsätze der vorliegenden Erfindung können auch auf Interposer-Wafer, Packagesubstrate usw. angewendet werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst der beispielhafte Wafer 100 ein Halbleitersubstrat 20 und Elemente, die auf der Oberseite des Halbleitersubstrats 20 hergestellt sind. Das Halbleitersubstrat 20 kann kristallines Silicium, kristallines Germanium, Siliciumgermanium und/oder einen III-V-Verbindungshalbleiter umfassen, wie etwa GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und dergleichen. Das Halbleitersubstrat 20 kann auch ein massives Siliciumsubstrat oder ein SOI-Substrat (SOI: silicon on insulator; Silicium auf Isolator) sein. In dem Halbleitersubstrat 20 können (nicht dargestellte) STI-Bereiche (STI: shallow trench isolation; flache Grabenisolation) hergestellt werden, um die aktiven Bereiche in dem Halbleitersubstrat 20 zu trennen. Obwohl nicht dargestellt, können Durchkontaktierungen so hergestellt werden, dass sie in das Halbleitersubstrat 20 hinein reichen, wobei die Durchkontaktierungen dazu dienen, die Elemente auf gegenüberliegenden Seiten des Wafers 100 miteinander elektrisch zu verbinden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst der Wafer 100 integrierte Schaltkreiselemente 22, die auf der Oberseite des Halbleitersubstrats 20 hergestellt sind. Beispielhafte Schaltkreiselemente 22 umfassen CMOS-Transistoren (CMOS: complementary metal oxide semiconductor; komplementärer Metall-Oxid-Halbleiter), -Widerstände, -Kondensatoren, -Dioden und dergleichen. Die Einzelheiten der integrierten Schaltkreiselemente 22 werden hier nicht erläutert. Bei alternativen Ausführungsformen wird der Wafer 100 zum Herstellen von Interposern verwendet, wobei das Substrat 20 ein Halbleitersubstrat oder ein dielektrisches Substrat sein kann.
  • Ein Zwischenschicht-Dielektrikum (inter-layer dielectric; ILD) 24 wird über dem Halbleitersubstrat 20 hergestellt und füllt den Zwischenraum zwischen den Gate-Stapeln des Transistors (nicht dargestellt) in den integrierten Schaltkreiselementen 22. Bei einigen beispielhaften Ausführungsformen umfasst das ILD 24 Phosphorsilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertes Phosphorsilicatglas (BPSG), mit Fluor dotiertes Silicatglas (FSG), Tetraethylorthosilicat (TEOS) oder dergleichen. Das ILD 24 kann mittels Schleuderbeschichtung, fließfähiger chemischer Aufdampfung (flowable chemical vapor depositon; FCVD) oder dergleichen hergestellt werden. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird das ILD 24 unter Verwendung eines Abscheidungsverfahrens hergestellt, wie etwa Plasma-unterstützte chemische Aufdampfung (plasma-enhanced chemical vapor deposition; PECVD), Tiefdruck-CVD (low-pressure chemical vapor deposition; LPCVD) oder dergleichen.
  • In dem ILD 24 wird ein Kontaktstift 28 ausgebildet, der dazu dient, die integrierten Schaltkreiselemente 22 mit darüber liegenden Metallleiterbahnen, Durchkontaktierungen und einer leitenden Säule 92 (16A) elektrisch zu verbinden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Kontaktstift 28 aus einem leitenden Material hergestellt, das aus der Gruppe Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannidrid, Tantalnitrid, deren Legierungen und/oder mehreren Schichten davon gewählt wird. Die Herstellung des Kontaktstifts 28 kann das Ausbilden einer Öffnung in dem ILD 24, das Füllen eines oder mehrerer leitender Materialien in die Kontaktöffnung und das Durchführen einer Planarisierung [wie etwa chemisch-mechanisches Polieren (CMP)] umfassen, um die Oberseite des Kontaktstifts 28 auf gleiche Höhe mit der Oberseite des ILD 24 zu bringen.
  • Wie ebenfalls in 1 gezeigt ist, wird eine Ätzstoppschicht 27 über dem ILD 24 und gegebenenfalls den integrierten Schaltkreiselementen 22 hergestellt. Die Ätzstoppschicht 27 kann Siliciumcarbid, Siliciumnitrid, Siliciumoxidnitrid, Silicium-Kohlenstoff-Nitrid oder dergleichen umfassen. Die Ätzstoppschicht 27 wird aus einem Material hergestellt, das eine höhere Ätzselektivität als die darüber liegende dielektrische Schicht 30 hat, und somit kann die Ätzstoppschicht 27 zum Stoppen des Ätzens der dielektrischen Schicht 30 verwendet werden.
  • Die dielektrische Schicht 30, die ebenfalls in 1 gezeigt ist, wird nachstehend alternativ als IMD-Schicht (IMD: inter-metal dielectric; Zwischenmetall-Dielektrikum) 30 bezeichnet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die IMD-Schicht 30 aus einem dielektrischen Low-k-Material hergestellt, das eine Dielektrizitätskonstante (k-Wert) hat, die kleiner als etwa 3,0, etwa 2,5 oder noch kleiner ist. Die IMD-Schicht 30 kann Black Diamond (ein eingetragenes Warenzeichen von Applied Materials), ein Kohlenstoff-haltiges dielektrisches Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen umfassen. Die IMD-Schicht 30 kann ebenfalls einen niedrigen k-Wert haben, der kleiner als etwa 3,0, 2,5 oder 2,0 sein kann. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der IMD-Schicht 30 das Abscheiden eines Porogen-haltigen dielektrischen Materials und das anschließende Durchführen eines Härtungsprozesses, um das Porogen auszutreiben, sodass die verbleibende IMD-Schicht 30 porös ist.
  • Bei alternativen Ausführungsformen wird die IMD-Schicht 30 aus einem dielektrischen Nicht-Low-k-Material hergestellt, wie etwa Siliciumoxid, Siliciumnitrid, Siliciumcarbid, Siliciumoxidnitrid oder dergleichen.
  • In der IMD-Schicht 30 wird eine leitende Leitung 32 hergestellt. Bei einigen Ausführungsformen umfasst die leitende Leitung 32 Diffusionssperrschichten 34 und ein Kupfer-haltiges Material 36 über der Diffusionssperrschicht 34. Die Diffusionssperrschicht 34 kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen umfassen und kann die Funktion haben, zu vermeiden, dass Kupfer in dem Kupfer-haltigen Material 36 in die IMD-Schicht 30 diffundiert. Die leitende Leitung 32 wird nachstehend auch als Metallleiterbahn 32 bezeichnet. Die Herstellung der leitenden Leitung 32 kann einen Einzeldamaszierungsprozess umfassen.
  • In 2 werden eine Ätzstoppschicht 38 und eine IMD-Schicht 40 über der IMD-Schicht 30 und der leitenden Leitung 32 hergestellt. Bei einigen Ausführungsformen der vorliegenden Anmeldung wird die Ätzstoppschicht 38 aus einem dielektrischen Material hergestellt, das aus der Gruppe Siliciumcarbid, Siliciumnitrid, Siliciumoxidnitrid, Silicium-Kohlenstoff-Nitrid oder dergleichen gewählt wird. Die IMD-Schicht 40 kann aus einem Low-k-Material oder einem Nicht-Low-k-Material hergestellt werden, und das Material für die IMD-Schicht 40 kann aus der gleichen Gruppe von in Frage kommenden Materialien wie der für die Herstellung der IMD-Schicht 30 gewählt werden.
  • In 3 werden ein Graben 42 und eine Durchkontaktierungsöffnung 44 in der IMD-Schicht 40 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst der Herstellungsprozess die Verwendung eines fotolithografischen Prozesses für das Ätzen der IMD-Schicht 40, um eine Anfangs-Durchkontaktierungsöffnung herzustellen, wobei sich die Anfangs- Durchkontaktierungsöffnung von der Oberseite der IMD-Schicht 40 zu einem Zwischenniveau zwischen der Oberseite und der Unterseite der IMD-Schicht 40 erstreckt. Dann wird eine Metall-Hartmaske (nicht dargestellt) hergestellt und so strukturiert, dass sie die Struktur des Grabens 42 definiert. Anschließend wird die IMD-Schicht 40 anisotrop geätzt, um den Graben 42 herzustellen. Bei der Herstellung des Grabens 42 verlängert sich die Anfangs-Durchkontaktierungsöffnung nach unten bis zu der Ätzstoppschicht 38, sodass die Durchkontaktierungsöffnung 44 entsteht. Das Ätzen zur Herstellung des Grabens 42 kann unter Verwendung eines Zeitmodus durchgeführt werden. Bei alternativen Ausführungsformen werden die Durchkontaktierungsöffnung 44 und der Graben 42 in getrennten fotolithografischen Prozessen hergestellt. Zum Beispiel wird in einem ersten fotolithografischen Prozess die Durchkontaktierungsöffnung 44 bis hinunter zu der Ätzstoppschicht 38 hergestellt. In einem zweiten fotolithografischen Prozess wird der Graben 42 hergestellt. Dann wird die Ätzstoppschicht 38 belichtet, um die darunter liegende leitende Leitung 32 freizulegen.
  • Das Ätzen der IMD-Schicht 40 kann unter Verwendung eines Prozessgases durchgeführt werden, das Fluor und Kohlenstoff enthält, wobei Fluor zum Ätzen verwendet wird und Kohlenstoff den Effekt hat, die Seitenwände der resultierenden Durchkontaktierungsöffnung 44 und des resultierenden Grabens 42 zu schützen. Die Prozessgase für das Ätzen umfassen zum Beispiel ein Fluor- und Kohlenstoff-haltiges Gas, wie etwa C4F8, CH2F2 und/oder CF4, und ein Trägergas, wie etwa N2. Bei einem entsprechenden Verhältnis von Fluor zu Kohlenstoff können die Durchkontaktierungsöffnung 44 und der Graben 42 die gewünschten Profile haben.
  • Die 4 und 5 zeigen die Herstellung einer leitenden Durchkontaktierung 50 in der Durchkontaktierungsöffnung 44 (3) und eine leitende Leitung 52 in dem Graben 42. 4 zeigt eine Zwischenstufe bei der Herstellung der leitenden Durchkontaktierung 50 und der leitenden Leitung 52. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Durchkontaktierung 50 und der leitenden Leitung 52 das Durchführen einer Schutzabscheidung, um eine leitende Deckschicht 46 herzustellen, das Abscheiden einer dünnen Seed-Schicht (nicht dargestellt) aus Kupfer oder einer Kupferlegierung und das Füllen der verbleibenden Durchkontaktierungsöffnung 44 und des verbleibenden Grabens 42 mit einem leitenden Material 48 zum Beispiel durch Elektroplattierung, stromlose Plattierung, Abscheidung oder dergleichen. Die leitende Deckschicht 46 kann eine Diffusionssperrschicht, eine Haftschicht oder dergleichen sein. Die leitende Deckschicht 46 kann Titan, Titannidrid, Tantal, Tantalnitrid oder andere Alternativen umfassen. Das leitende Material 48 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium oder dergleichen umfassen. Anschließend wird, wie in 5 gezeigt ist, eine Planarisierung, wie etwa CMP, durchgeführt, um die Oberfläche der Deckschicht 46 auf gleiche Höhe mit der des leitenden Materials 48 zu bringen und um überschüssiges Material von der Oberseite der ILD-Schicht 40 zu entfernen.
  • 6 zeigt schematisch die Herstellung weiterer dielektrischer (IMD-)Schichten 53 und der entsprechenden leitenden Leitungen und Durchkontaktierungen (nicht dargestellt) in den dielektrischen Schichten 53. Die Anzahl der IMD-Schichten 53 wird auf Grund der Anforderungen der Packagekomponente 100 an die Leitungsführung festgelegt und kann bei einigen beispielhaften Ausführungsformen in dem Bereich von 0 bis 7 oder mehr liegen. Eine Anzahl von IMD-Schichten 53 von 0 bedeutet, dass die nachfolgend hergestellte Ätzstoppschicht 54 und dielektrische Schicht 56 direkt auf der IMD-Schicht 40 hergestellt werden, ohne dass sich eine weitere dielektrische Schicht und weitere leitende Leitungen dazwischen befinden. Die leitenden Leitungen und Durchkontaktierungen (nicht dargestellt) in den IMD-Schichten 53 werden mit den integrierten Schaltkreiselementen 22 elektrisch verbunden.
  • Wie ebenfalls in 6 gezeigt ist, werden die Ätzstoppschicht 54 und die IMD-Schicht 56 über den dielektrischen Schichten 53 hergestellt. Bei einigen Ausführungsformen der vorliegenden Anmeldung wird die Ätzstoppschicht 54 aus einem dielektrischen Material hergestellt, das aus der gleichen Gruppe von in Frage kommenden Materialien wie der für die Herstellung der Ätzstoppschicht 27 gewählt wird, wobei die in Frage kommenden Materialien Siliciumcarbid, Siliciumnitrid, Siliciumoxidnitrid, Silicium-Kohlenstoff-Nitrid oder dergleichen umfassen können. Die IMD-Schicht 56 kann ebenfalls aus einem Low-k-Material oder einem Nicht-Low-k-Material hergestellt werden, und das Material für die IMD-Schicht 56 kann aus der gleichen Gruppe von in Frage kommenden Materialien wie der für die Herstellung der IMD-Schichten 30 und 40 gewählt werden.
  • Die 7 bis 9 zeigen die Herstellung einer leitenden Kontaktstelle und der verbindenden Durchkontaktierung. Der entsprechende Schritt ist als Schritt 402 in dem Prozessablauf angegeben, der in 19 gezeigt ist. In 7 werden ein Graben 58 und eine Durchkontaktierungsöffnung 60 in der IMD-Schicht 56 hergestellt. Der Herstellungsprozess kann der Gleiche wie bei der Herstellung des Grabens 42 und der Durchkontaktierungsöffnung 44 sein, die in 3 gezeigt sind. In den nachfolgenden Prozessschritten, die in 8 gezeigt sind, wird eine leitende Deckschicht 62 hergestellt und anschließend werden der Graben 58 und die Durchkontaktierungsöffnung 60 mit einem leitenden Material 64 gefüllt. Die Materialien für die Deckschicht 62 und das leitende Material 64 können aus den in Frage kommenden Materialien für die darunter liegende Deckschicht 46 bzw. das leitende Material 48 (4) gewählt werden. Anschließend wird eine Planarisierung durchgeführt, um die Teile der leitenden Deckschicht 62 und des leitenden Materials 64 zu entfernen, die höher als die Oberseite der IMD-Schicht 56 sind, wodurch eine Durchkontaktierung 66 und ein leitendes Element 68 entstehen, die in 9 gezeigt sind. Die Durchkontaktierung 66 und das leitende Element 68 können mit den integrierten Schaltkreiselementen 22 elektrisch verbunden werden.
  • Das leitende Element 68 umfasst eine leitende Kontaktstelle 68A und kann eine leitende Leitung 68B umfassen, die mit der leitenden Kontaktstelle 68A verbunden ist. Die leitende Kontaktstelle 68A kann über die leitende Leitung 68B mit der Durchkontaktierung 66 verbunden werden, wie es in 9 für einige beispielhafte Ausführungsformen gezeigt ist. Die leitende Kontaktstelle 68A kann bei einigen Ausführungsformen auch mit ihrer Unterseite in Kontakt zu der Oberseite der Durchkontaktierung 66 kommen.
  • In 10 werden dielektrische Schichten 70 und 72 hergestellt. Der entsprechende Schritt ist als Schritt 404 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Bei einigen beispielhaften Ausführungsformen wird jede der dielektrischen Schichten 70 und 72 aus einem dielektrischen Nicht-Low-k-Material hergestellt, das Siliciumnitrid, Siliciumoxid, Siliciumcarbid, Siliciumoxidnitrid, Silicium-Kohlenstoff-Nitrid, Kombinationen davon oder mehrere Schichten daraus umfasst. Bei einigen beispielhaften Ausführungsformen wird die dielektrische Schicht 70 aus Siliciumnitrid hergestellt. Die Dicke T1 der dielektrischen Schicht 70 kann in dem Bereich von etwa 1000 Å bis etwa 3000 Å liegen. Es ist wohlverstanden, dass die Werte, die in der gesamten Beschreibung genannt sind, nur Beispiele sind und dass andere Werte verwendet werden können.
  • Die dielektrische Schicht 72 kann eine einzelne Schicht sein oder kann eine Verbundschicht sein, die eine Vielzahl von dielektrischen (Teil-)Schichten umfasst. Wenn die dielektrische Schicht 72 eine Verbundschicht ist, werden die benachbarten dielektrischen Schichten in der dielektrischen Schicht 72 aus unterschiedlichen dielektrischen Materialien hergestellt. Die Anzahl von dielektrischen Schichten in der dielektrischen Schicht 72 kann 1, 2, 3 oder größer sein. Wie in 10 gezeigt ist, umfasst bei einigen beispielhaften Ausführungsformen die dielektrische Schicht 72 eine dielektrische Schicht 74 über der dielektrischen Schicht 70, eine dielektrische Schicht 76 über der dielektrischen Schicht 74 und eine dielektrische Schicht 78 über der dielektrischen Schicht 76. Die dielektrische Schicht 74 kann bei einigen beispielhaften Ausführungsformen aus Siliciumoxid (SiO2) hergestellt werden. Die dielektrische Schicht 76 kann bei einigen beispielhaften Ausführungsformen aus Siliciumnitrid hergestellt werden. Die dielektrische Schicht 78 kann bei einigen beispielhaften Ausführungsformen aus Siliciumoxid (SiO2) hergestellt werden. Die Dicke T2 der dielektrischen Schicht 74 kann in dem Bereich von etwa 1000 Å bis etwa 3000 Å liegen. Die Dicke T3 der dielektrischen Schicht 76 kann in dem Bereich von etwa 200 Å bis etwa 1000 Å liegen. Die Dicke T4 der dielektrischen Schicht 78 kann in dem Bereich von etwa 2000 Å bis etwa 4000 Å liegen. Die dielektrischen Schichten 70, 74, 76 und 78 können als planare Schichten hergestellt werden, die über die gesamte Packagekomponente 100 hinweg planar sind. Das Herstellungsverfahren für die Schichten 70, 74, 76 und 78 kann ein CVD-Verfahren (CVD: chemical vapor deposition; chemische Aufdampfung) sein, wie etwa Plasma-unterstützte chemische Aufdampfung (plasma-enhanced chemical vapor deposition; PECVD) oder Tiefdruck-CVD (low-pressure chemical vapor deposition; LPCVD).
  • In 11 wird ein Fotoresist 80 über der dielektrischen Schicht 72 hergestellt und wird so strukturiert, dass eine Öffnung 82 entsteht. Anschließend wird das Fotoresist 80 als eine Ätzmaske verwendet, um die darunter liegende dielektrische Schicht 72 zu ätzen. Der entsprechende Schritt ist als Schritt 406 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Der Ätzprozess ist anisotrop und kann durch Trockenätzen durchgeführt werden. Das Prozessgas zum Ätzen von Siliciumoxid-Schichten (wie etwa der Schichten 74 und 78) kann ein Gasgemisch aus Ammoniak (NH3) und Stickstofftrifluorid (NF3) umfassen, das als SiCoNi™ bekannt ist. Die Prozessgase zum Ätzen von Siliciumnitrid können ein Gemisch aus CF4 und H2, ein Gemisch aus CF4, O2 und N2, ein Gemisch aus SF6, O2 und N2, ein Gemisch aus SF6, CH4 und N2 oder ein Gemisch aus SF6, CH4, N2 und O2 umfassen. Die Zusammensetzung für den Prozess kann außerdem so eingestellt werden, dass es eine entsprechende Ätzselektivität gibt, die zum Beispiel größer als etwa 30 ist, sodass die dielektrische Schicht 70 nicht durchgeätzt wird. Als ein Ergebnis des Ätzens geht die Öffnung 82 durch die dielektrische Schicht 72 und reicht geringfügig in die dielektrische Schicht 70 hinein, wie in 11 gezeigt ist. Die Öffnung 82 kann bei einigen Ausführungsformen in einer Tiefe D1, die größer als etwa 50 Å ist, in die dielektrische Schicht 70 hinein reichen.
  • Seitenwände 82A der Öffnung 82 sind im Wesentlichen vertikal, wobei bei einigen Ausführungsformen der Neigungswinkel α der Seitenwände 82A zum Beispiel in dem Bereich von etwa 85 Grad bis etwa 90 Grad liegt. Nach der Herstellung der Öffnung 82 wird das Fotoresist 80 entfernt.
  • Anschließend wird, wie in 12 gezeigt ist, eine dielektrische Schicht 84 hergestellt. Der entsprechende Schritt ist als Schritt 408 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Die dielektrische Schicht 84 hat erste Teile über der dielektrischen Schicht 72 und zweite Teile, die in die Öffnung 82 hinein reichen. Die dielektrische Schicht 84 kann eine konforme Schicht sein, die horizontale Teile und vertikale Teile hat, die die gleiche Dicke oder im Wesentlichen die gleiche Dicke haben. Zum Beispiel können die Dicken T5 der horizontalen Teile und die Dicke T6 der vertikalen Teile eine Differenz (T5 - T6) haben, und das Verhältnis (T5 - T6) / T5 kann bei einigen Ausführungsformen kleiner als etwa 0,2 oder kleiner als etwa 0,1 sein. Die dielektrische Schicht 84 kann unter Verwendung eines konformen Abscheidungsverfahrens hergestellt werden, wie etwa Atomlagenabscheidung (atomic layer deposition; ALD). Die Dicken T5 und T6 der dielektrischen Schicht 84 können zum Beispiel in dem Bereich von etwa 100 Å bis etwa 300 Å liegen. Bei einigen beispielhaften Ausführungsformen umfasst die dielektrische Schicht 84 Aluminiumoxid (Al2O3).
  • In 13 wird eine Schablonenschicht 86 hergestellt, um die Öffnung 82 (12) zu füllen. Der entsprechende Schritt ist als Schritt 410 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Die Oberseite der Schablonenschicht 86 ist höher als die Oberseite der dielektrischen Schicht 84. Die Schablonenschicht 86 kann aus Siliciumoxid hergestellt werden, das unter Verwendung von Präkursoren, wie etwa TEOS (Tetraethylorthosilicat) und Ozon, hergestellt werden kann. Das Herstellungsverfahren kann PECVD, Unterduck-CVD (subatmospheric vapor deposition; SACVD) oder dergleichen umfassen. Um die Oberseite der Schablonenschicht 86 zu egalisieren, kann ein Planarisierungsschritt, wie etwa CMP, ausgeführt werden.
  • In 14 wird ein Fotoresist 88 über der Schablonenschicht 86 hergestellt und strukturiert. Dann wird das Fotoresist 88 als eine Ätzmaske zum Ätzen der darunter liegenden Schablonenschicht 86, dielektrischen Schicht 84 und dielektrischen Schicht 70 verwendet, um eine Öffnung 90 herzustellen. Der entsprechende Schritt ist als Schritt 412 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Dadurch wird die leitende Kontaktstelle 68A freigelegt. Das Ätzen ist anisotrop und kann durch Trockenätzen durchgeführt werden. Das Prozessgas zum Ätzen der Schablonenschicht 86 kann bei einigen Ausführungsformen ebenfalls SiCoNi™ umfassen. Die Prozessgase zum Ätzen von Aluminiumoxid (Schicht 84) können ein Gemisch aus O2, BCl3 und Ar umfassen. Als ein Ergebnis des Ätzens geht die Öffnung 90 durch die Schichten 86, 84 und 70 und kann geringfügig bis in die leitende Kontaktstelle 68A hinein reichen. Das Quermaß L1 der Öffnung 90 ist klein, zum Beispiel kleiner als etwa 3 µm. Wenn es in der dielektrischen Schicht 70 zu einer Unterätzung (die von unterschiedlichen Ätzraten für unterschiedliche Materialien verursacht wird, die auf das gleiche Ätzmittel reagieren) kommt, so wird diese so gesteuert, dass sie kleiner als etwa 0,5 µm ist.
  • Das Fotoresist 88 wird dann entfernt, und die resultierende Struktur ist in 15 gezeigt. Anschließend wird unter Verwendung der Schablonenschicht 86 als eine Schablone die leitende Säule 92 in der Öffnung 90 zum Beispiel mittels elektrochemischer Plattierung oder stromloser Plattierung hergestellt. Der entsprechende Schritt ist als Schritt 414 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Da die leitende Kontaktstelle 68A als eine Seed-Schicht für die Plattierung fungiert, wird bei einigen Ausführungsformen keine Schutz-Seed-Schicht hergestellt. Die leitende Säule 92 kann eine Metallsäule sein und kann eine Einschichtstruktur oder eine Mehrschichtstruktur haben. Das Material für die leitende Säule 92 kann aus der Gruppe Cu, Ni, Pd, Au, Sn, SnAg, Co, Kombinationen davon und mehreren Schichten daraus gewählt werden. Bei einigen beispielhaften Ausführungsformen umfasst die leitende Säule 92 eine Nickelschicht 92A und eine Goldschicht 92B über der Nickelschicht 92A.
  • Dann wird die Schablonenschicht 86 entfernt, sodass die leitende Säule 92 zurückbleibt, wie in 16A gezeigt ist. Der entsprechende Schritt ist als Schritt 416 in dem Prozessablauf angegeben, der in 19 gezeigt ist. Die leitende Säule 92 hat einen Teil, der der größere Teil sein kann, in der Öffnung 82 und einen Teil, der höher als eine Oberseite 84A der dielektrischen Schicht 84 ist. Eine Oberseite 93 der leitenden Säule 92 und die Oberseite 84A der Schicht 84 haben einen Höhenunterschied ΔH, der kleiner als etwa 5000 Å sein kann. Der Höhenunterschied ΔH kann in dem Bereich von etwa 2000 Å bis etwa 5000 Å liegen.
  • 16B zeigt eine Draufsicht der Bondstruktur von 16A. 16B zeigt, dass die leitende Säule 92 von der Öffnung 82 umschlossen ist. Darüber hinaus sitzt die leitende Säule 92 auf der leitenden Kontaktstelle 68A auf, wobei sich die leitende Kontaktstelle 68A über die Ränder der leitenden Säule 92 hinaus ausdehnt. In nachfolgenden Prozessen kann der Wafer 100, der in 16A gezeigt ist, in Chips 102 zersägt werden oder kann in nachfolgenden Schritten als ein unzersägter Wafer fortbestehen.
  • 17 zeigt einen Chip 102 oder einen Wafer 100 (nachstehend als Chip/Wafer 102/100 bezeichnet), der in Kontakt mit einer Packagekomponente 200 gebracht worden ist. Die Packagekomponente 200 kann ein Bauelement-Chip oder -Wafer, ein Interposer-Chip oder -Wafer, ein Packagesubstrat oder ein Package sein. Die leitende Säule 92 kann in physischem Kontakt mit einem Metall-Element 204 auf der Oberfläche der Packagekomponente 200 sein. Wenn die leitende Säule über die Oberfläche 84A der dielektrischen Schicht 84 hinaus ragt, hat die dielektrische Schicht 84 einen Abstand von einer dielektrischen Schicht 206 in der Packagekomponente 200.
  • Die Kontaktierung des Chips 102 oder des Wafers 100 mit der Packagekomponente 200 kann bei einigen beispielhaften Ausführungsformen zum Prüfen der Schaltkreise in dem Chip/Wafer 102/100 und der Packagekomponente 200 gemeinsam durchgeführt werden. In einem nachfolgenden Schritt wird der Chip/Wafer 102/100 von der Packagekomponente 200 getrennt. Da die dielektrische Schicht 84 nicht in physischem Kontakt mit der dielektrischen Schicht 206 ist, gibt es keine Haftkraft, die verhindert, dass der Chip/Wafer 102/100 von der Packagekomponente 200 getrennt wird.
  • 18 zeigt einen Schritt, bei dem der Chip/Wafer 102/100 auf eine Packagekomponente 300 gebondet wird, wobei der Chip/Wafer 102/100 ein Bauelement-Chip/-Wafer, ein Interposer-Chip/-Wafer, ein Packagesubstrat oder ein Package sein kann. Bei einigen Ausführungsformen bringt ein Lötbereich 308 die leitende Säule 92 mit einem leitenden Element 304 in der Packagekomponente 300 in Kontakt. Die dielektrische Schicht 84 kann bei einigen Ausführungsformen ebenfalls einen Abstand von einer dielektrischen Oberflächenschicht 306 in der Packagekomponente 300 haben. Der Zwischenraum zwischen dem Chip/Wafer 102/100 und der Packagekomponente 300 kann mit einer Unterfüllung (nicht dargestellt) gefüllt werden oder kann ungefüllt in dem Endprodukt (bei Gebrauch) bleiben. Der Lötbereich 308 kann bei einigen Ausführungsformen die Öffnung 82 (16A und 16B) vollständig oder teilweise füllen. Der Lötbereich 308 kann Kontakt mit den Seitenwänden der leitenden Säule 92 haben.
  • Die Ausführungsformen der vorliegenden Erfindung haben einige vorteilhafte Merkmale. Durch Verwenden einer Schablonenschicht als eine Schichtabscheidungsschablone zum Herstellen von leitenden Säulen braucht kein Fotoresist als die Schichtabscheidungsschablone verwendet zu werden. Somit kann das Quermaß der leitenden Säule erheblich verringert werden, zum Beispiel auf kleiner als etwa 3 µm, was nicht erreicht werden kann, wenn leitende Säulen unter Verwendung eines Fotoresists als die Schichtabscheidungsschablone hergestellt werden. Außerdem wird keine Seed-Schicht für die Schichtabscheidung der leitenden Säule benötigt, und daher brauchen unerwünschte Teile der Seed-Schicht nicht mehr entfernt zu werden. Darüber hinaus wird durch das Herstellen der leitenden Säule in einer Öffnung die leitende Säule zum Beispiel in dem Schritt, der in 17 gezeigt ist, vor der Verunreinigung mit Teilchen geschützt und wird vor einer wahrscheinlichen mechanischen Beschädigung geschützt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten dielektrischen Schicht über einer leitenden Kontaktstelle; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und Ätzen der zweiten dielektrischen Schicht, um eine erste Öffnung herzustellen, wobei eine Oberseite der ersten dielektrischen Schicht zu der ersten Öffnung hin freigelegt wird. Es wird eine Schablonenschicht hergestellt, um die erste Öffnung zu füllen. Dann wird eine zweite Öffnung in der Schablonenschicht und der ersten dielektrischen Schicht hergestellt, wobei eine Oberseite der leitenden Kontaktstelle zu der zweiten Öffnung hin freigelegt wird. In der zweiten Öffnung wird eine leitende Säule hergestellt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten dielektrischen Schicht über einer leitenden Kontaktstelle, wobei die erste dielektrische Schicht eine planare Schicht ist; Herstellen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die erste dielektrische Schicht und die zweite dielektrische Schicht planare Schichten sind; und Ätzen der zweiten dielektrischen Schicht, um eine erste Öffnung herzustellen. Das Ätzen der zweiten dielektrischen Schicht wird beendet, wenn eine Oberseite der ersten dielektrischen Schicht freigelegt worden ist. Das Verfahren weist weiterhin die folgenden Schritte auf: Herstellen einer konformen dielektrischen Schicht, die in die erste Öffnung hinein reicht; Herstellen einer Schablonenschicht, die die erste Öffnung füllt, über der konformen dielektrischen Schicht und Herstellen eines strukturierten Fotoresists über der Schablonenschicht. Die Schablonenschicht, die konforme dielektrische Schicht und die erste dielektrische Schicht werden geätzt, um eine zweite Öffnung herzustellen. Eine leitende Säule wird in der zweiten Öffnung in Schichten abgeschieden, wobei die leitende Säule mit der leitenden Kontaktstelle verbunden wird. Dann wird die Schablonenschicht entfernt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine Struktur Folgendes auf: eine leitende Kontaktstelle; eine erste dielektrische Schicht über der leitenden Kontaktstelle und eine zweite dielektrische Schicht über der ersten dielektrischen Schicht. Eine konforme dielektrische Schicht reicht in eine Öffnung in der zweiten dielektrischen Schicht hinein. Die konforme Schicht hat Seitenwandteile an Seitenwänden der Öffnung und einen unteren Teil, der in Kontakt mit einer Oberseite der ersten dielektrischen Schicht ist. Eine leitende Säule geht durch den unteren Teil der konformen dielektrischen Schicht und die erste dielektrische Schicht. Die leitende Säule ist in Kontakt mit der leitenden Kontaktstelle.

Claims (14)

  1. Verfahren mit den folgenden Schritten: Herstellen einer ersten dielektrischen Schicht (70) über einer leitenden Kontaktstelle (68); Herstellen einer zweiten dielektrischen Schicht (72) über der ersten dielektrischen Schicht (70); Ätzen der zweiten dielektrischen Schicht (72), um eine erste Öffnung (82) herzustellen, wobei eine Oberseite der ersten dielektrischen Schicht (70) zu der ersten Öffnung (82) hin freigelegt wird; Herstellen einer Schablonenschicht (86), die die erste Öffnung (82) füllt; Herstellen eines strukturierten Fotoresists (88) über der Schablonenschicht (86); Herstellen einer zweiten Öffnung (90) in der Schablonenschicht (86) und der ersten dielektrischen Schicht (70), wobei eine Oberseite der leitenden Kontaktstelle (68) zu der zweiten Öffnung (90) hin freigelegt wird und wobei die Schablonenschicht (86) unter Verwendung des strukturierten Fotoresists (88) als eine Ätzmaske geätzt wird; und Abscheiden von Schichten für eine leitende Säule (92) in der zweiten Öffnung (90).
  2. Verfahren nach Anspruch 1, das weiterhin das Herstellen einer konformen dielektrischen Schicht (84), die in die erste Öffnung (82) hinein reicht, aufweist, wobei die konforme dielektrische Schicht (84) mit der Oberseite der ersten dielektrischen Schicht (70) in Kontakt kommt und die zweite Öffnung (90) durch die konforme dielektrische Schicht (84) geht.
  3. Verfahren nach Anspruch 2, das weiterhin die folgenden Schritte aufweist: Herstellen des Kontakts der leitenden Säule (92) mit einer Packagekomponente (200), wobei die konforme dielektrische Schicht (84) von der Packagekomponente (200) beabstandet ist; und Trennen der leitenden Säule (92) von der Packagekomponente (200).
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Ätzen der Schablonenschicht (86) zum erneuten Freilegen der ersten Öffnung (82) aufweist, wobei Seitenwände der leitenden Säule (92) zu der ersten Öffnung (82) hin freigelegt werden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Entfernen des strukturierten Fotoresists (88) umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Bonden der leitenden Säule (92) auf ein leitendes Element durch einen Lötbereich aufweist, wobei der Lötbereich die erste Öffnung (82) füllt und mit einer Seitenwand der leitenden Säule (92) in Kontakt kommt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden von Schichten für die leitende Säule (92) durchgeführt wird, ohne eine Schutz-Schicht herzustellen.
  8. Verfahren mit den folgenden Schritten: Herstellen einer ersten dielektrischen Schicht (70) über einer leitenden Kontaktstelle (68), wobei die erste dielektrische Schicht (70) eine planare Schicht ist; Herstellen einer zweiten dielektrischen Schicht (72) über der planaren ersten dielektrischen Schicht (70); Ätzen der zweiten dielektrischen Schicht (72), um eine erste Öffnung (82) herzustellen, wobei das Ätzen der zweiten dielektrischen Schicht (72) beendet wird, wenn eine Oberseite der ersten dielektrischen Schicht (70) freigelegt worden ist; Herstellen einer konformen dielektrischen Schicht, die in die erste Öffnung (82) hinein reicht; Herstellen einer Schablonenschicht (86), die die erste Öffnung (82) füllt, über der konformen dielektrischen Schicht; Herstellen eines strukturierten Fotoresists (88) über der Schablonenschicht (86); Ätzen der Schablonenschicht (86), der konformen dielektrischen Schicht und der ersten dielektrischen Schicht (70), um eine zweiten Öffnung (90) herzustellen; Abscheiden von Schichten für eine leitende Säule (92) in der zweiten Öffnung (90), wobei die leitende Säule (92) mit der leitenden Kontaktstelle (68) verbunden wird; und Entfernen der Schablonenschicht (86).
  9. Verfahren nach Anspruch 8, wobei die Schablonenschicht (86) unter Verwendung von Tetraethylorthosilicat (TEOS) als ein Präkursor hergestellt wird.
  10. Verfahren nach Anspruch 8 oder 9, das weiterhin die folgenden Schritte aufweist: In-Kontakt-Bringen einer Oberseite der leitenden Säule (92) mit einer Oberfläche eines leitenden Elements in einer Packagekomponente (200), wobei die konforme dielektrische Schicht von der Packagekomponente (200) beabstandet ist; und Trennen der leitenden Säule (92) von der Packagekomponente (200) nach dem In-Kontakt-Bringen.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei Teile der ersten Öffnung (82) erneut freigelegt werden und Seitenwände der leitenden Säule (92) zu der ersten Öffnung (82) hin freigelegt werden, nachdem die Schablonenschicht (86) entfernt worden ist.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei die leitende Säule (92) Folgendes aufweist: ein erstes metallisches Material, das in Kontakt mit der Oberseite der leitenden Kontaktstelle (68) ist; und ein zweites metallisches Material, das über dem ersten metallischen Material angeordnet ist und mit diesem in Kontakt ist.
  13. Verfahren nach einem der Ansprüche 8 bis 12, das weiterhin Bonden der leitenden Säule (92) auf ein leitendes Element durch einen Lötbereich aufweist, wobei der Lötbereich die erste Öffnung (82) füllt und mit einer Seitenwand der leitenden Säule (92) in Kontakt kommt.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Abscheiden von Schichten für die leitende Säule (92) durchgeführt wird, ohne eine Schutz-Schicht herzustellen.
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