KR100618782B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 비아홀의 입구, 즉, 식각 정지층의 모서리에 둥글게 라운드진 일련의 측벽 스페이서를 추가 형성하고, 일련의 비아홀 형성과정이 감광막 패턴이 아닌, 이 측벽 스페이서를 마스크로 하여, 이루어질 수 있도록 함으로써, 최종 형성되는 비아홀이 감광막 패턴의 프로파일 불량 유무(신뢰성 유무)와 상관없이, 최초 설정된 미세 폭을 정확하게 유지할 수 있도록 유도할 수 있다.
또한, 본 발명에서는 식각 정지층의 모서리에 둥글게 라운드진 일련의 측벽 스페이서를 추가 형성하고, 이를 통해, 비아홀 입구의 외부물질 진입 유연성을 극대화시킴으로써, 해당 비아홀 내부에 형성되는 금속층, 예컨대, 장벽 금속층이 보이드 등과 같은 불량 요소 없이, 정상적인 전기 접촉상태를 안정적으로 유지할 수 있도록 유도할 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
본 발명은 반도체 소자 제조방법에 관한 것으로, 좀더 상세하게는 감광막 패턴의 프로파일 불량 유무(신뢰성 유무)와 상관없이, 비아홀이 최초 설정된 미세 폭을 정확하게 유지할 수 있도록 유도함과 아울러, 장벽 금속층이 보이드 등과 같은 불량 요소 없이, 정상적인 전기 접촉상태를 안정적으로 유지할 수 있도록 유도하는 반도체 소자 제조방법에 관한 것이다. 더욱이, 본 발명은 이러한 제조방법에 의해 제조되는 반도체 소자에 관한 것이다.
통상, 반도체 소자에서의 미세 배선은 해당 배선, 예컨대, 알루미늄 배선의 저항 상승을 가져오고, 나아가 신호 전달지연을 가져온다. 근래에, 이러한 신호 전달 지연을 해결하기 위해, 기존의 단층 배선 구조를 대체하여, 일련의 다층 배선 구조가 새로이 도입되기 시작하였다.
그러나, 이러한 다층 배선 구조에서, 배선간의 거리 축소가 더욱 가속화되면서, 동일 층 배선간의 기생용량은 계속 증가하고 있으며, 그 여파로, 반도체 소자의 신호 전달 지연 현상 또한 더욱 심화되고 있다.
이러한 사실은 <기존 알루미늄 배선으로는 더 이상 고 집적 반도체 소자를 구현할 수 없다>는 것을 의미한다.
최근, 이러한 알루미늄 배선의 단점을 해결하기 위한 방법의 하나로, 구리 배선을 고집적 반도체 소자의 배선으로 사용하고자 하는 새로운 방안이 제시되고 있다. 이 경우, 구리 배선은 구리를 층간 절연막의 홀 내부에 형성시키는 일련의 다마신 공정(Damascene process), 예컨대, 듀얼 다마신 공정(Dual damascene process)에 의해 구체화된다.
종래의 체제 공정 체제, 예컨대, 듀얼 다마신 공정 체제 하에서, 반도체 소자는 도 1a 내지 도 1d에 도시된 바와 같이, 반도체 기판(1) 상부에 형성된 임의의 제 1 금속배선(2) 상부에 제 1 층간 절연막(3)을 형성하는 공정, 이 제 1 층간 절연막(3)의 상부에 예컨대, 추후 형성될 비아홀 예정 폭 W1 만큼 이격된 개구부를 갖는 식각 정지층(4)를 형성하는 공정, 이 식각 정지층(4)의 상부에 제 2 층간 절연막(5)을 형성하는 공정, 이 제 2 층간 절연막(5)을 패터닝 하여, 일련의 트랜치(T)를 형성하는 공정, 앞의 식각 정지층(4)를 마스크로 하여, 일련의 비아홀(V)을 형성하는 공정, 제 1 금속배선(2)과 전기적으로 접촉되도록 비아홀(V) 및 트랜치(T)의 내부에 제 2 금속배선(7)을 형성하는 공정 등의 진행에 의해 제조된다. 이 경우, 트랜치(T) 및 비아홀(V) 내부에는 제 2 금속배선(7)의 접착력을 향상시키기 위한 장벽 금속층(6)이 추가 형성된다.
이러한 종래의 듀얼 다마신 공정 체제 하에서, 식각 정지층(4)의 개구부를 비아홀 예정 폭 W1 만큼 이격시키기 위해서는 감광막 패턴(도시 안됨)을 이용한 일련의 사진식각공정이 불가피하게 진행될 수밖에 없게 된다.
그런데, 통상, 종래의 사진식각공정 하에서, 감광막 패턴은 파장이 일정치 않은 자외선을 이용한 노광공정을 통해, 형성되는 것이 일반적이기 때문에, 별도의 조치가 취해지지 않는 한, 최종 형성되는 감광막 패턴의 프로파일은 최초 설정된 프로파일과 큰 편차를 보일 수밖에 없게 된다.
물론, 이처럼, 감광막 패턴의 프로파일이 정상 상태를 유지하지 못한 상황에서, 식각 정지층(4)의 개구부를 비아홀 예정 폭 W1 만큼 이격시키는 공정이 강행되는 경우, 최종 형성되는 식각 정지층(4)의 개구부는 최초 설정된 비아홀 예정 폭 W1 만큼 미세하게 이격되지 못하는 피해를 그대로 감수할 수밖에 없게 되며, 그 여파로, 최종 형성되는 비아홀(V) 역시, 최초 설정된 미세 폭을 정확하게 유지하지 못하는 피해를 그대로 감수할 수밖에 없게 된다.
한편, 이러한 종래의 듀얼 다마신 공정 체제 하에서, 각 도면에 도시된 바와 같이, 비아홀(V)의 입구, 즉, 식각 정지층(4)의 개구부 모서리는 예컨대, "┓" 또 는 "┏"자 형태로 급격하게 꺾이는 프로파일을 형성하고 있는 바, 만약, 이 상황에서, 별도의 조치가 취해지지 않으면, 비아홀(V)은 해당 모서리의 방해로 인해, 일련의 외부 물질 진입 유연성이 크게 저하되는 피해를 감수할 수밖에 없게 되며, 이 상황에서 별도의 조치가 취해지지 않는 한, 비아홀(V) 내부에 형성되는 금속층, 예컨대, 장벽 금속층(6)은 해당 비아홀(V) 내부에 정상적으로 안착되지 못하고, 보이드(Void) 등과 같은 불량을 야기시킬 수밖에 없게 된다.
물론, 이러한 장벽 금속층(6)의 불량이 해소되지 않은 상황에서, 제 2 금속배선(7) 형성 공정이 그대로 강행되는 경우, 해당 제 2 금속배선(7) 역시, 정상적인 품질을 유지할 수 없게 되며, 결국, 최종 완성되는 반도체 소자는 정상적인 동작을 수행할 수 없게 된다.
따라서, 본 발명의 목적은 비아홀의 입구, 즉, 식각 정지층의 개구부 모서리에 둥글게 라운드진 일련의 측벽 스페이서를 추가 형성하고, 일련의 비아홀 형성과정이 감광막 패턴이 아닌, 이 측벽 스페이서를 마스크로 하여, 이루어질 수 있도록 함으로써, 최종 형성되는 비아홀이 감광막 패턴의 프로파일 불량 유무(신뢰성 유무)와 상관없이, 최초 설정된 미세 폭을 정확하게 유지할 수 있도록 유도하는데 있다.
본 발명의 다른 목적은 식각 정지층의 개구부 모서리에 둥글게 라운드진 일련의 측벽 스페이서를 추가 형성하고, 이를 통해, 비아홀 입구의 외부물질 진입 유연성을 극대화시킴으로써, 해당 비아홀 내부에 형성되는 금속층, 예컨대, 장벽 금 속층이 보이드 등과 같은 불량 요소 없이, 정상적인 전기 접촉상태를 안정적으로 유지할 수 있도록 유도하는데 있다.
본 발명의 또 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판 상부에 형성된 금속배선이 커버되도록 반도체 기판의 상부에 제 1 층간 절연막을 형성하는 단계와, 제 1 층간 절연막의 제 2 홀 예정영역을 노출시키는 개구부를 갖도록 식각 정지층을 형성하는 단계와, 개구부의 상호 마주보는 측벽에 측벽 스페이서를 형성하는 단계와, 측벽 스페이서가 커버되도록 식각 정지층의 상부에 제 2 층간 절연막을 형성하는 단계와, 제 2 층간 절연막을 식각하여, 식각 스페이서 및 제 1 층간 절연막을 노출시키는 제 1 홀을 형성하는 단계와, 측벽 스페이서를 식각 마스크로, 제 1 층간 절연막의 제 2 홀 예정영역을 식각하여, 금속배선을 노출시키면서, 상기 제 1 홀과 연통 되는 제 2 홀을 형성하는 단계의 조합으로 이루어지는 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 본 발명에서는 우선, 일련의 증착공정, 패터닝 공정 등을 순차적으로 진행시켜, 반도체 기판(11) 상부에 일정 간격 이격 배치된 다수의 금속배선(12)을 형성한다. 이 경우, 반도체 기판(11)에 반도체 소자를 위한 여러 구조물들, 예컨대, 소오스/드레인용 확산층, 게이트 산화막, 게이트 전극 등이 미리 형성되어 있음은 자명한 사실이다.
그 다음에, 본 발명에서는 일련의 증착공정을 통해, 금속배선(12)을 포함하는 반도체 기판(11)의 상부에 저 유전율의 층간 절연막(13), 예를 들어, 산화막을 두껍게 적층 형성시킨 후, 이 층간 절연막(13)을 화학적-기계적 연마공정에 의해 평탄화 시킨다.
이어, 이 층간 절연막(13)의 상부에 일정 두께의 식각 정지층(14)을 형성시킨 후, 도 2b에 도시된 바와 같이, 일련의 사진식각공정을 통해, 식각 정지층(14)의 일부에 일정 간격 W2 만큼 이격된 상태로, 비아홀 예정영역을 노출시키는 개구부를 형성시킨다. 이때, 추후 형성되는 홀, 예컨대, 비아홀(V:도 2f에 도시됨)은 이 식각 정지층(14)의 개구부가 아닌, 다른 구성요소, 예컨대, 측벽 스페이서(15:도 2c에 도시됨)를 식각 마스크로 활용하여, 형성되기 때문에, 본 발명의 체제 하에서, 식각 정지층(14)의 개구부 간격 W2는 종래와 달리, 비아홀의 간격보다 넓어져, 어느 정도의 여유를 가질 수 있게 되며, 그 결과, 사진식각장비는 식각 정지층(14)의 개구부를 패터닝함에 있어, 예컨대, 감광막 패턴, 노광 포커스 등을 별다른 어려움 없이, 좀더 손쉽게 운용할 수 있게 된다.
계속해서, 본 발명에서는 이전 공정에 쓰인 감광막을 제거시킨 후, 식각 정지층(14)을 포함하는 층간 절연막(13)의 상부에 측벽 스페이서(15)를 형성하기 위한 절연막(예를 들어, 산화막, 질화막 등)을 적층시키고, 이 절연막을 에치백 공정을 통해 식각 처리하여, 도 2c에 도시된 바와 같이, 식각 정지층(14) 개구부의 상 호 마주보는 측벽에, 일정 간격 즉, W3 만큼 이격된 측벽 스페이서(15)를 형성한다. 이 경우, 측벽 스페이서(15)는 에치백 공정의 진행에 따라, 자신의 상부 모서리가 예컨대, 층간 절연막(13) 쪽으로 둥글게 라운드진 프로파일을 자연스럽게 이루게 된다.
이때, 후술하는 바와 같이, 비아홀(V)은 이 측벽 스페이서(15)를 식각 마스크로 활용하여 형성되기 때문에, 측벽 스페이서(15)의 간격 W3는 추후 형성될 비아홀(V)의 간격에 큰 영향을 미치게 된다. 이에 따라, 본 발명에서는 일련의 에치백 공정 이전에, 예컨대, 측벽 스페이서 형성용 절연막의 두께를 적절히 조절하여, 최종 형성되는 측벽 스페이서(15)의 규모를 조절하고, 이를 통해, 측벽 스페이서(15)가 추후 형성될 비아홀(V)의 간격에 알맞은 미세 간격 W3를 적절하게 유지할 수 있도록 유도한다.
물론, 이러한 측벽 스페이서(15)는 사진식각공정이 아닌, 에치백 공정을 통해 형성되기 때문에, 최종 형성되는 스페이서의 프로파일 신뢰성은 종래에 비해, 대폭 향상될 수 있게 된다.
그런 다음, 도 2d에 도시된 바와 같이, 본 발명에서는 일련의 증착공정을 통해, 측벽 스페이서(15)를 포함하는 식각 정지층(14)의 상부에 저 유전율의 층간 절연막(16), 예를 들어, 산화막을 두껍게 적층 형성시킨 후, 이 층간 절연막(16)을 화학적-기계적 연마공정에 의해 평탄화 시킨다.
이어, 도 2e에 도시된 바와 같이, 본 발명에서는 감광막 패턴을 통한 일련의 사진식각공정을 진행하여, 층간 절연막(16)을 관통하면서, 식각 스페이서(15) 및 층간 절연막(13)의 일부를 노출시키는 홀, 예컨대, 트랜치(T)를 형성한다. 이 경우, 트랜치(T)의 간격은 비아홀(V)의 간격에 비해, 어느 정도의 여유를 가질 수 있기 때문에, 사진식각장비는 트랜치(T)를 형성함에 있어, 예컨대, 감광막 패턴, 노광 포커스 등을 별다른 어려움 없이, 좀더 손쉽게 운용할 수 있게 된다.
계속해서, 도 2f에 도시된 바와 같이, 본 발명에서는 앞의 측벽 스페이서(15)를 식각 마스크로, 층간 절연막(13)의 비아홀 예정영역을 식각하여, 금속배선(12)을 노출시키면서, 트랜치(T)와 연통 되는 비아홀(V)을 형성한다.
상술한 바와 같이, 종래의 경우, 비아홀은 프로파일의 신뢰성이 보장되지 않는 감광막 패턴 및 식각 정지층을 기반으로 형성되었기 때문에, 별도의 조치가 취해지지 않는 한, 최초 설정된 예정 폭 만큼 미세하게 이격되지 못하는 피해를 그대로 감수할 수밖에 없었다.
그러나, 본 발명의 체제 하에서, 비아홀(V)은 일정 수준 이상의 프로파일 신뢰성이 보장된 측벽 스페이서(15)를 식각 마스크로 하여, 형성되기 때문에, 본 발명이 구현되는 경우, 최종 형성되는 비아홀(V)은 감광막 패턴의 프로파일 불량 유무(신뢰성 유무)와 상관없이, 최초 설정된 미세 폭을 정확하게 유지할 수 있게 된다.
앞의 절차를 통해, 일련의 비아홀(V) 형성과정이 마무리되면, 도 2g에 도시된 바와 같이, 본 발명에서는 일련의 증착공정, 예컨대, 스퍼터링 증착공정을 진행시켜, 비아홀(V) 및 트랜치(T)의 내부를 포함하는 층간 절연막(16) 전면에 일련의 장벽 금속층, 예를 들어, Ti/TiN 막을 균일한 두께로 형성시킨다.
이때, 상술한 바와 같이, 종래의 경우, 비아홀의 입구, 즉, 식각 정지층의 개구부 모서리는 급격하게 꺾이는 프로파일을 형성하였기 때문에, 비아홀은 해당 개구부 모서리의 방해로 인해, 일련의 외부 물질 진입 유연성이 크게 저하되는 피해를 감수할 수밖에 없었으며, 그 여파로, 비아홀 내부에 형성되는 금속층, 예컨대, 장벽 금속층은 해당 비아홀 내부에 정상적으로 형성되지 못하고, 보이드 등과 같은 불량을 야기시킬 수밖에 없었다.
그러나, 본 발명의 체제 하에서, 비아홀(V)의 입구, 즉 식각 정지층(14)의 개구부 상부 모서리는 측벽 스페이서(15)의 형성에 의해, 예컨대, 층간 절연막(13) 쪽으로 둥글게 라운드진 프로파일을 자연스럽게 이룰 수 있기 때문에, 본 발명이 구현되는 경우, 비아홀(V)은 일련의 외부물질 진입 유연성이 극대화되는 효과를 자연스럽게 획득할 수 있게 되며, 결국, 비아홀(V) 내부에 형성되는 금속층, 예컨대, 장벽 금속층(17)은 보이드 등과 같은 불량 요소 없이, 정상적인 전기 접촉상태를 안정적으로 유지할 수 있게 된다.
이후, 본 발명에서는 장벽 금속층(17)이 형성된 비아홀(V) 및 트랜치(T)를 포함하는 층간 절연막(16)의 상부에 예컨대, 텅스텐층을 두껍게 적층시키고, 일련의 화학적-기계적 연마공정을 통해, 이 텅스텐층을 앞의 장벽 금속막(17)과 함께 일부 제거함으로써, 비아홀(V) 및 트랜치(T)를 선택적으로 채우면서, 금속배선(12)과 전기적으로 접촉되는 금속배선(18)을 최종 형성한다.
결국, 상술한 본 발명이 완료되면, 도면에 도시된 바와 같이, 반도체 소자는 금속배선(12)이 형성된 반도체 기판(1)의 상부에 형성된 층간 절연막(13)과, 층간 절연막(13) 상부에 비아홀 예정영역을 노출시키는 개구부를 갖도록 형성되는 식각 정지층(14)과, 식각 정지층(14) 개구부의 상호 마주보는 측벽에 형성되는 측벽 스페이서(15)와, 식각 정지층(14)의 상부에 형성되는 층간 절연막(16)과, 층간 절연막(16)을 관통하여, 식각 스페이서(15) 및 층간 절연막(13)의 일부를 노출시키는 트랜치(T)와, 측벽 스페이서(15)를 식각 마스크로 하여, 형성되며, 층간 절연막(13)의 비아홀 예정영역을 관통한 상태로, 금속배선(12)을 노출시키면서, 트랜치(T)와 연통 되는 비아홀(V) 등을 본 발명 고유의 특성에 따라, 자연스럽게 갖출 수 있게 된다.
이러한 본 발명의 반도체 소자는 상황에 따라, 다양한 변형을 이룰 수 있다.
예를 들어, 도 3a 내지 도 3e에 도시된 바와 같이, 본 발명의 반도체 소자는 상황에 따라, 층간 절연막(16), 트랜치(T) 등의 형성이 생략된 상태로 간소하게 구현될 수도 있다.
이 경우, 본 발명의 반도체 소자는 반도체 기판(11) 상부에 금속배선(12)을 형성한 후, 금속배선(12)이 커버되도록 반도체 기판(11)의 상부에 층간 절연막(13)을 형성하는 단계, 층간 절연막(13)의 상부에 일정 간격 W2 만큼 이격된 개구부를 갖는 식각 정지층(14)을 형성하는 단계, 식각 정지층(14) 개구부의 상호 마주보는 측벽에 측벽 스페이서(15)를 형성하는 단계, 측벽 스페이서(15)를 식각 마스크로, 층간 절연막(13)을 식각하여, 금속배선(12)을 노출시키는 비아홀(V')을 형성하는 단계 등의 조합에 의해 형성된다.
이때, 앞의 각 세부 단계는 위에서 상술한 세부 단계와 거의 대동 소이하므 로, 이에 대한 상세한 설명은 생략하기로 한다.
물론, 이러한 본 발명의 다른 측면의 경우에도, "비아홀(V')이 감광막 패턴의 프로파일 불량 유무(신뢰성 유무)와 상관없이, 최초 설정된 미세 폭을 정확하게 유지할 수 있는 효과", "장벽 금속층(19), 금속배선(20) 등이 보이드 등과 같은 불량 요소 없이, 정상적인 전기 접촉상태를 안정적으로 유지할 수 있는 효과" 등은 동일하게 유지 제공된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 비아홀의 입구, 즉, 식각 정지층의 모서리에 둥글게 라운드진 일련의 측벽 스페이서를 추가 형성하고, 일련의 비아홀 형성과정이 감광막 패턴이 아닌, 이 측벽 스페이서를 마스크로 하여, 이루어질 수 있도록 함으로써, 최종 형성되는 비아홀이 감광막 패턴의 프로파일 불량 유무(신뢰성 유무)와 상관없이, 최초 설정된 미세 폭을 정확하게 유지할 수 있도록 유도할 수 있다.
또한, 본 발명에서는 식각 정지층의 모서리에 둥글게 라운드진 일련의 측벽 스페이서를 추가 형성하고, 이를 통해, 비아홀 입구의 외부물질 진입 유연성을 극대화시킴으로써, 해당 비아홀 내부에 형성되는 금속층, 예컨대, 장벽 금속층이 보이드 등과 같은 불량 요소 없이, 정상적인 전기 접촉상태를 안정적으로 유지할 수 있도록 유도할 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (6)

  1. 반도체 기판 상부에 형성된 금속배선이 커버되도록 상기 반도체 기판의 상부에 제 1 층간 절연막을 형성하는 단계와;
    상기 제 1 층간 절연막의 제 2 홀 예정영역을 노출시키는 개구부를 갖도록 식각 정지층을 형성하는 단계와;
    상기 개구부의 상호 마주보는 측벽에 측벽 스페이서를 형성하는 단계와;
    상기 측벽 스페이서가 커버되도록 상기 식각 정지층의 상부에 제 2 층간 절연막을 형성하는 단계와;
    상기 제 2 층간 절연막을 식각하여, 상기 식각 스페이서 및 제 1 층간 절연막을 노출시키는 제 1 홀을 형성하는 단계와;
    상기 측벽 스페이서를 식각 마스크로, 상기 제 1 층간 절연막의 제 2 홀 예정영역을 식각하여, 상기 금속배선을 노출시키면서, 상기 제 1 홀과 연통 되는 제 2 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 측벽 스페이서는 상부 모서리가 둥글게 라운드진 프로파일을 갖도록 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 측벽 스페이서는 상기 제 2 홀의 사이즈에 대응되도록 일정 간격 이격되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 홀 및 제 2 홀 내부에 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
  6. 제 1 금속배선이 형성된 반도체 기판의 상부에 형성된 제 1 층간 절연막과;
    상기 제 1 층간 절연막의 제 2 홀 예정영역을 노출시키는 개구부를 갖는 식각 정지층과;
    상기 개구부의 상호 마주보는 측벽에 형성되는 측벽 스페이서와;
    상기 식각 정지층의 상부에 형성되는 제 2 층간 절연막과;
    상기 제 2 층간 절연막을 관통하여, 상기 식각 스페이서 및 제 1 층간 절연막을 노출시키는 제 1 홀과;
    상기 측벽 스페이서를 식각 마스크로 하여, 상기 제 2 홀 예정영역에 대응 형성되며, 상기 제 1 층간 절연막을 관통한 상태로, 상기 제 1 금속배선을 노출시키면서, 상기 제 1 홀과 연통 되는 제 2 홀을 포함하는 것을 특징으로 하는 반도체 소자.
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