DE102021113432A1 - Passivierungsstruktur mit planaren oberen Flächen - Google Patents

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planarization
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passivation layer
planarization layer
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Yi-Hsiu Chen
Wen-Chih Chiou
Chen-Hua Yu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
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    • H01L2224/241—Disposition
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    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
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Abstract

Ein Verfahren schließt Folgendes ein: Bilden eines Metallpads über der ersten Passivierungsschicht, Bilden einer Planarisierungsschicht mit einer planaren oberen Fläche über dem Metallpad und Strukturieren der Planarisierungsschicht, um eine erste Öffnung zu bilden. Durch die erste Öffnung wird eine obere Fläche des Metallpads freigelegt. Ferner schließt das Verfahren Folgendes ein: Bilden einer Polymerschicht, die sich in die erste Öffnung erstreckt, und Strukturieren der Polymerschicht, um eine zweite Öffnung zu bilden. Durch die zweite Öffnung wird die obere Fläche des Metallpads freigelegt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der folgenden eingereichten vorläufigen US-Patentanmeldung: Anmeldenummer 63 /148,647, eingereicht am 12. Februar 2021 mit dem Titel „Semiconductor Structure and Manufacturing Method Thereof‟, die hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Bei der Bildung von integrierten Schaltungen (IC - integrated circuit) werden IC-Bauelemente, wie Transistoren, an der Oberfläche eines Halbleitersubstrats in einem Wafer gebildet. Dann wird über den IC-Bauelementen eine Verschaltungsstruktur gebildet. Über der Verschaltungsstruktur wird elektrisch leitfähig mit dieser gekoppelt ein Metallpad gebildet. Über dem Metallpad werden eine Passivierungsschicht und eine Polymerschicht gebildet, und das Metallpad wird durch die Öffnungen in der Passivierungsschicht und der Polymerschicht freigelegt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 bis 12, 13A, 13B und 14 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente gemäß einigen Ausführungsformen.
    • 15 bis 20 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente gemäß einigen Ausführungsformen.
    • 21 bis 25 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente gemäß einigen Ausführungsformen.
    • 26 bis 30 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente gemäß einigen Ausführungsformen.
    • 31 bis 35 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente gemäß einigen Ausführungsformen.
    • 36 veranschaulicht ein Face-to-Back-Bonden zweier Package-Komponenten gemäß einigen Ausführungsformen.
    • 37 veranschaulicht ein Face-to-Face-Bonden zweier Package-Komponenten gemäß einigen Ausführungsformen.
    • 38 und 39 veranschaulichen Die-Stapel mit Passivierungsstrukturen und Bondstrukturen gemäß einigen Ausführungsformen.
    • 40, 41 und 42 veranschaulichen die Verwendung der Package-Komponenten gemäß einigen Ausführungsformen.
    • 43 veranschaulicht einen Prozessfluss zum Bilden einer Package-Komponente gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „unterhalb“, „untere/r/s“, „darüberliegend“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden eine Package-Komponente, die eine Passivierungsstruktur einschließt, eine Bondstruktur und das Verfahren zum Bilden derselben bereitgestellt. Die Package-Komponente schließt ein Metallpad, eine Passivierungsschicht auf dem Metallpad und eine Polymerschicht auf der Passivierungsschicht ein. Es wird eine planare obere Fläche gebildet, bevor die Polymerschicht darauf gebildet wird, sodass die obere Fläche der Polymerschicht eine bessere Planarität aufweist. Vorliegend erörterte Ausführungsformen werden verwendet, um Beispiele bereitzustellen, um das Herstellen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird leicht Abwandlungen verstehen, die vorgenommen werden können, ohne den in Betracht gezogenen Umfang verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen möglicherweise als in einer bestimmten Reihenfolge durchgeführt erörtert werden können, können andere Ausführungsformen des Verfahrens in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • 1 bis 12, 13A, 13B und 14 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente, die eine Passivierungsstruktur einschließt, und einer Bondstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse spiegeln sich schematisch auch in dem in 43 gezeigten Prozessfluss wider.
  • 1 veranschaulicht eine Querschnittsansicht eines IC-Bauelements 20. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Bauelement 20 ein Bauelement-Wafer sein oder einen solchen umfassen, der aktive Bauelemente und möglicherweise passive Bauelemente einschließt, die als IC-Bauelemente 26 dargestellt sind. Das Bauelement 20 kann eine Vielzahl von Chips 22 einschließen, wobei einer der Chips 22 veranschaulicht ist. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung ist das Bauelement 20 ein Interposer-Wafer, der frei von aktiven Bauelementen ist und gegebenenfalls passive Bauelemente einschließen kann. Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung ist das Bauelement 20 ein Package-Substratstreifen oder schließt einen solchen ein, der ein kernloses Package-Substrat oder ein Package-Substrat mit einem Kern im Inneren einschließt. Bei der nachfolgenden Erörterung wird ein Bauelement-Wafer als ein Beispiel für das Bauelement 20 verwendet, und das Bauelement 20 kann auch als Wafer 20 bezeichnet sein. Die Ausführungsformen der vorliegenden Offenbarung können auch auf Interposer-Wafer, Package-Substrate, Packages usw. angewendet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung schließt der Wafer 20 ein Halbleitersubstrat 24 und die an einer oberen Fläche des Halbleitersubstrats 24 gebildeten Merkmale ein. Das Halbleitersubstrat 24 kann aus kristallinem Silizium, kristallinem Germanium, Silizium-Germanium, kohlenstoffdotiertem Silizium oder einem III-V-Verbindungshalbleiter, wie GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder dergleichen, gebildet werden oder diese umfassen. Das Halbleitersubstrat 24 kann auch ein Volumenhalbleitersubstrat oder ein Substrat in Halbleiter-auf-Isolator (SOI) sein. In dem Halbleitersubstrat 24 können Bereiche flacher Grabenisolation (STI - Shallow Trench Isolation) (nicht gezeigt) gebildet werden, um die aktiven Bereiche in dem Halbleitersubstrat 24 zu isolieren. Obwohl dies nicht gezeigt ist, können durchgehende Durchkontaktierungen gebildet werden (oder nicht), die sich in das Halbleitersubstrat 24 erstrecken, wobei die durchgehenden Durchkontaktierungen verwendet werden, um die Merkmale auf gegenüberliegenden Seiten des Wafers 20 elektrisch miteinander zu koppeln.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung schließt der Wafer 20 IC-Bauelemente 26 ein, die an der oberen Fläche des Halbleitersubstrats 24 ausgebildet sind. Die IC-Bauelemente 26 können gemäß einigen Ausführungsformen Transistoren in komplementärer Metall-Oxid-Halbleiter (CMOS), Widerstände, Kondensatoren, Dioden und/oder dergleichen einschließen. Die Einzelheiten der IC-Bauelemente 26 sind hier nicht veranschaulicht. Gemäß alternativen Ausführungsformen wird der Wafer 20 verwendet, um Interposer (die frei von aktiven Bauelementen sind) zu bilden, und das Substrat 24 kann ein Halbleitersubstrat oder ein dielektrisches Substrat sein.
  • Über dem Halbleitersubstrat 24 wird ein Zwischenschichtdielektrikum (ILD - inter-layer dielectric) 28 gebildet, das die Räume zwischen den Gatestapeln von Transistoren (nicht gezeigt) in den IC-Bauelementen 26 füllt. Gemäß einigen Ausführungsformen wird das ILD 28 aus Phosphorsilicatglas (PSG), Borosilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), fluordotiertem Silicatglas (FSG), Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiOxNy), Dielektrika mit niedrigem k-Wert oder dergleichen gebildet. Das ILD 28 kann unter Verwendung von Schleuderbeschichten, fließfähige chemische Gasphasenabscheidung (FCVD - Flowable Chemical Vapor Deposition) oder dergleichen gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das ILD 28 unter Verwendung eines Abscheidungsverfahrens, wie plasmaunterstützte chemische Gasphasenabscheidung (PECVD - Plasma Enhanced Chemical Vapor Deposition), chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD - Low Pressure Chemical Vapor Deposition) oder dergleichen, gebildet.
  • In dem ILD 28 werden Kontaktpfropfen 30 gebildet, die dazu verwendet werden, die IC-Bauelemente 26 mit darüberliegenden Metallleitungen und Durchkontaktierungen elektrisch leitfähig zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Kontaktpfropfen 30 aus einem leitfähigen Material gebildet oder umfassen ein solches, das aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen davon und/oder Mehrfachschichten davon ausgewählt ist. Die Bildung der Kontaktpfropfen 30 kann Folgendes einschließen: Bilden von Kontaktöffnungen in dem ILD 28, Füllen eines leitfähigen Materials (von leitfähigen Materialien) in die Kontaktöffnungen und Durchführen eines Planarisierungsprozesses (wie eines Prozesses chemisch-mechanischen Polieren (CMP) oder eines mechanischen Schleifprozesses), um die obere Fläche der Kontaktpfropfen 30 mit der oberen Fläche des ILD 28 bündig zu machen.
  • Über dem ILD 28 und den Kontaktpfropfen 30 befinden sich Verschaltungsstrukturen 32. Die Verschaltungsstruktur 32 schließt Metallleitungen 34 und Durchkontaktierungen 36 ein, die in dielektrischen Schichten 38 (auch als Zwischenmetalldielektrika (IMD - Inter-metal Dielectrics) bezeichnet) ausgebildet sind. Die Metallleitungen auf ein und derselben Ebene werden nachfolgend gemeinsam als Metallschicht bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung schließt die Verschaltungsstruktur 32 eine Vielzahl von Metallschichten ein, einschließlich die Metallleitungen 34, die durch die Durchkontaktierungen 36 miteinander verschaltet sind. Die Metallleitungen 34 und die Durchkontaktierungen 36 können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 38 aus dielektrischen Materialien mit niedrigem k-Wert gebildet. Die Dielektrizitätskonstanten (k-Werte) der dielektrischen Materialien mit niedrigem k-Wert können zum Beispiel niedriger als etwa 3,0 sein. Die dielektrischen Schichten 38 können ein kohlenstoffhaltiges dielektrisches Material mit niedrigem k-Wert, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung schließt die Bildung der dielektrischen Schichten 38 Abscheiden eines porogenhaltigen dielektrischen Materials in den dielektrischen Schichten 38 und dann Durchführen eines Aushärtungsprozesses, um den Porogen auszutreiben, ein und infolgedessen sind die verbleibenden dielektrischen Schichten 38 porös.
  • Die Bildung der Metallleitungen 34 und der Durchkontaktierungen 36 in den dielektrischen Schichten 38 kann Single-Damascene-Prozesse und/oder Dual-Damascene-Prozesse einschließen. Bei einem Single-Damascene-Prozess zum Bilden einer Metallleitung oder einer Durchkontaktierung wird zunächst in einer der dielektrischen Schichten 38 ein Graben oder eine Durchkontaktierungsöffnung gebildet, gefolgt von einem Füllen des Grabens oder der Durchkontaktierungsöffnung mit einem leitfähigen Material. Dann wird ein Planarisierungsprozess, wie ein CMP-Prozess, durchgeführt, um die überschüssigen Abschnitte des leitfähigen Materials, die höher als die obere Fläche der dielektrischen Schicht sind, zu entfernen, wodurch eine Metallleitung oder eine Durchkontaktierung in dem entsprechenden Graben oder in der entsprechenden Durchkontaktierungsöffnung zurückbleibt. Bei einem Dual-Damascene-Prozess wird in einer dielektrischen Schicht sowohl ein Graben als auch eine Durchkontaktierungsöffnung gebildet, wobei die Durchkontaktierungsöffnung unter dem Graben liegt und mit diesem verbunden ist. Dann wird leitfähiges Material in den Graben und die Durchkontaktierungsöffnung gefüllt, um eine Metallleitung bzw. eine Durchkontaktierung zu bilden. Das leitfähige Material kann eine Diffusionssperrschicht und ein kupferhaltiges metallisches Material über der Diffusionssperrschicht einschließen. Die Diffusionssperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen einschließen.
  • Die Metallleitungen 34 schließen obere leitfähige (Metall-) Merkmale, wie Metallleitungen, Metallpads oder Durchkontaktierungen (mit 34A bezeichnet), in einer oberen dielektrischen Schicht (als dielektrische Schicht 38A bezeichnet) ein, welche die oberste Schicht der dielektrischen Schichten 38 ist. Gemäß einigen Ausführungsformen wird dielektrische Schicht 38A aus einem dielektrischen Material mit niedrigem k-Wert gebildet, das dem Material der unteren der dielektrischen Schichten 38 ähnlich ist. Gemäß anderen Ausführungsformen wird die dielektrische Schicht 38A aus einem dielektrischen Material mit nicht niedrigem k-Wert, gebildet, das Siliziumnitrid, undotiertes Silicatglas (USG), Siliziumoxid oder dergleichen einschließen kann. Die dielektrische Schicht 38A kann auch eine Mehrschichtstruktur, einschließlich zum Beispiel zwei USG-Schichten und eine Siliziumnitridschicht dazwischen, aufweisen. Die oberen Metallmerkmale 34A können auch aus Kupfer oder einer Kupferlegierung gebildet werden und können eine Dual-Damascene-Struktur oder eine Single-Damascene-Struktur aufweisen. Die dielektrische Schicht 38A wird mitunter als oberste dielektrische Schicht bezeichnet. Die oberste dielektrische Schicht 38A und die darunterliegende dielektrische Schicht 38, die direkt unter der obersten dielektrischen Schicht 38A liegt, können als eine einzige zusammenhängende dielektrische Schicht gebildet werden oder können als verschiedene dielektrische Schichten unter Verwendung verschiedener Prozesse gebildet werden und/oder aus verschiedenen Materialien gebildet werden.
  • Über der Verschaltungsstruktur 32 wird eine Passivierungsschicht 40 (mitunter als passivation-1 oder pass-1 bezeichnet) gebildet. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 202 veranschaulicht. Gemäß einigen Ausführungsformen wird die Passivierungsschicht 40 aus einem dielektrischen Material mit nicht niedrigem k-Wert, d. h. mit einer Dielektrizitätskonstante, die gleich oder größer als die Dielektrizitätskonstante von Siliziumoxid ist, gebildet. Die Passivierungsschicht 40 kann aus einem anorganischen dielektrischen Material gebildet werden oder ein solches umfassen, das ein Material einschließen kann, das aus Siliziumnitrid (SiNx), Siliziumoxid (SiO2), Siliziumoxynitrid (SiONx), Siliziumoxycarbid (SiOCx), Siliziumcarbonitrid (SiCN), oder dergleichen, Kombinationen davon und/oder Mehrfachschichten davon ausgewählt ist, ohne darauf beschränkt zu sein. Der Wert „x“ gibt das relative Atomverhältnis an. Gemäß einigen Ausführungsformen schließt die Passivierungsschicht 40 eine untere Teilschicht, die aus SiN oder SiCN ausgebildet ist oder das umfasst, mit einer Dicke im Bereich zwischen etwa 200 Å und etwa 2.000 Å und eine obere Schicht ein, die aus SiO2 ausgebildet ist oder das umfasst, mit einer Dicke im Bereich zwischen etwa 2.000 Å und etwa 20.000 Å. Gemäß einigen Ausführungsformen sind die oberen Flächen der obersten dielektrischen Schicht 38A und der Metallleitungen 34A koplanar. Dementsprechend kann die Passivierungsschicht 40 eine planare Schicht sein. Gemäß alternativen Ausführungsformen stehen die obersten leitfähigen Merkmale über die obere Fläche der obersten dielektrischen Schicht 38A hervor, und die Passivierungsschicht 40 ist nicht planar.
  • Bezug nehmend auf 2 wird in einem Ätzprozess die Passivierungsschicht 40 strukturiert, um Öffnungen 42 zu bilden. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 204 veranschaulicht. Der Ätzprozess kann einen Trockenätzprozess einschließen, der Bilden einer strukturierten Ätzmaske (nicht gezeigt), wie eines strukturierten Fotolacks, und dann Ätzen der Passivierungsschicht 40 einschließt. Die strukturierte Ätzmaske wird dann entfernt. Die Metallleitung/das Metallpad 34A wird durch die Öffnungen 42 freigelegt.
  • 3 veranschaulicht die Abscheidung einer Metall-Keimschicht 44. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 206 veranschaulicht. Gemäß einigen Ausführungsformen umfasst die Metall-Keimschicht 44 eine Titanschicht und eine Kupferschicht über der Titanschicht. Gemäß alternativen Ausführungsformen umfasst die Metall-Keimschicht 44 eine Kupferschicht in Kontakt mit der Passivierungsschicht 40. Der Abscheidungsprozess kann unter Verwendung einer physikalischen Gasphasenabscheidung (PVD), einer chemischen Gasphasenabscheidung (CVD), einer metallorganischen chemischen Gasphasenabscheidung (MOCVD) oder dergleichen durchgeführt werden.
  • 4 veranschaulicht die Bildung einer strukturierten Plattierungsmaske 46. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 208 veranschaulicht. Gemäß einigen Ausführungsformen wird die Plattierungsmaske 46 aus einem Fotolack gebildet, und daher wird sie auch als Fotolack 46 bezeichnet. In der strukturierten Plattierungsmaske 46 werden Öffnungen 48 gebildet, die die Metall-Keimschicht 44 freilegen.
  • 5 veranschaulicht das Plattieren eines elektrisch leitfähigen Materials (Merkmalen) 52 in die Öffnungen 48 und auf die Metall-Keimschicht 44. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 210 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung schließt die Bildung des elektrisch leitfähigen Merkmals 52 einen Plattierungsprozess ein, der einen elektrochemischen Plattierungsprozess, einen stromlosen Abscheidungsprozess oder dergleichen einschließen kann. Das leitfähige Merkmal 52 kann Aluminium-Kupfer, Kupfer, Aluminium, Nickel, Wolfram oder dergleichen oder Legierungen davon einschließen. Gemäß einigen Ausführungsformen umfasst das leitfähige Merkmal 52 Kupfer und ist frei von Aluminium.
  • Als Nächstes wird der Fotolack (die Plattierungsmaske) 46, wie in 5 gezeigt, entfernt, und die resultierende Struktur ist in 6 gezeigt. In einem nachfolgenden Prozess wird ein Ätzprozess durchgeführt, um die Abschnitte der Metall-Keimschicht 44 zu entfernen, die nicht durch das darüberliegende leitfähige Merkmal 52 geschützt sind. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 212 veranschaulicht. Die resultierende Struktur ist in 7 gezeigt. Das leitfähige Merkmal 52 und die entsprechende darunterliegenden Metall-Keimschichten 44 werden in dieser Beschreibung gemeinsam als Umverteilungsleitung (RDL - Redistribution Line) 54 bezeichnet. Die RDL 54 kann eine Durchkontaktierung 54V, die sich in die Passivierungsschicht 40 erstreckt, und ein Metallpad 54P über der Passivierungsschicht 40 einschließen.
  • Bezug nehmend auf 8 wird eine Passivierungsschicht 56 abgeschieden. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 214 veranschaulicht. Die Passivierungsschicht 56 (mitunter als passivation-2 oder pass-2 bezeichnet) wird als Abdeckschicht gebildet. Gemäß einigen Ausführungsformen wird die Passivierungsschicht 56 aus einem anorganischen dielektrischen Material gebildet oder umfasst ein solches, das Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, Siliziumoxycarbid, oder dergleichen, Kombinationen davon oder Mehrfachschichten davon einschließen kann, ohne darauf beschränkt zu sein. Gemäß einigen Ausführungsformen schließt die Passivierungsschicht 56 eine untere Teilschicht, die aus SiO2 gebildet ist oder das umfasst, mit einer Dicke im Bereich zwischen etwa 0 Å (dementsprechend wird keine untere Teilschicht gebildet) und etwa 20.000 Å und eine obere Schicht ein, die aus SiN, SiCN, SiON oder dergleichen ausgebildet ist oder das umfasst, mit einer Dicke im Bereich zwischen etwa 2.000 Å und etwa 15.000 Å. Die Abscheidung kann durch einen konformen Abscheidungsprozess wie ALD, CVD oder dergleichen erfolgen. Dementsprechend weisen die vertikalen Abschnitte und die horizontalen Abschnitte der Passivierungsschicht 56 die gleiche Dicke oder im Wesentlichen die gleiche Dicke auf, die zum Beispiel um weniger als etwa 10 Prozent variiert.
  • Bezug nehmend auf 9 wird die Passivierungsschicht 56 durch Ätzen, zum Beispiel unter Verwendung eines Fotolithografieprozesses, strukturiert. Das Metallpad 54P wird dadurch freigelegt. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 216 veranschaulicht. Als Nächstes wird der Wafer 20 geprüft, um zu bestimmen, ob die Package-Komponenten, wie Bauelement-Dies, möglicherweise defekt sind. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 218 veranschaulicht. Das Prüfen kann durchgeführt werden, durch Bringen einer Nadelkarte, die eine Vielzahl von Prüfkontaktstiften umfasst, mit den Metallpads des Wafers 20 in Kontakt, um die elektrischen Eigenschaften der entsprechenden Package-Komponente zu bestimmen. Ein Prüfkontaktstift 53 ist ein Bestandteil der Nadelkarte und ist mit dem Metallpad 54P in Kontakt. Das Prüfen kann zu einem unerwünschten Erzeugen eines Höckers 55 (Prüfmarkierung) führen.
  • Bezug nehmend auf 10 wird eine Planarisierungsschicht 58 abgeschieden. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 220 veranschaulicht. Die Planarisierungsschicht 58 kann aus SiO2 gebildet werden oder kann dieses umfassen, während andere dielektrische Materialien, wie SiOC, SiON oder dergleichen, auch verwendet werden können. Die Planarisierungsschicht 58 wird so gebildet, dass sie eine planare obere Fläche aufweist, und zwar unter Verwendung eines Abscheidungsverfahrens, mit dem sich die planare obere Fläche wie abgeschieden erzielen lässt. Somit ist das Abscheidungsverfahren nicht-konform und kann ein Bottom-up-Abscheidungsverfahren sein, wie plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung mit einem Plasma hoher Dichte (HDP-CVD), Schleuderbeschichten, fließfähige chemische Gasphasenabscheidung (FCVD) oder dergleichen. Die obere Fläche der Planarisierungsschicht 58, wie abgeschieden, ist (ohne einen Planarisierungsprozess zu durchlaufen) planar. Zum Beispiel können der höchste Punkt und der niedrigste Punkt der Planarisierungsschicht 58 über dem gesamten Wafer 20 einen Höhenunterschied von weniger als etwa 5.000 Å (0,5 µm) aufweisen. Um die Planarisierungsschicht 58 planar und den Höhenunterschied klein zu machen, kann die Dicke T1 größer als etwa 0,8 µm sein und kann im Bereich zwischen etwa 2,5 µm und etwa 7 µm liegen. Andererseits ist die untere Fläche der Planarisierungsschicht 58 aufgrund der Topologie der darunterliegenden Merkmale nicht konform.
  • Gemäß einigen Ausführungsformen wird zwischen den Prozessen zur Abscheidung der Planarisierungsschicht 58 und der Abscheidung einer Isolationsschicht 60 kein Planarisierungsprozess an der Planarisierungsschicht 58 durchgeführt. Gemäß alternativen Ausführungsformen wird an der Planarisierungsschicht 58 ein Planarisierungsprozess durchgeführt, bevor die Isolationsschicht 60 abgeschieden wird.
  • Weiterhin Bezug nehmend auf 10 wird auf der Planarisierungsschicht 58 und in Kontakt mit dieser die Isolationsschicht 60 abgeschieden. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 222 veranschaulicht. Gemäß einigen Ausführungsformen wird die Isolationsschicht 60 aus einem Material gebildet, das gute Feuchtigkeitsbarriere- und Isolationseigenschaften aufweist, oder umfasst ein solches Material, um ein Eindringen schädlicher Substanzen, wie Feuchtigkeit, zu verhindern. Zum Beispiel kann die Isolationsschicht 60 aus SiN, SiCN oder dergleichen gebildet werden oder diese umfassen. Gemäß einigen Ausführungsformen wird die Isolationsschicht 60 unter Verwendung eines konformen Abscheidungsprozesses wie CVD, ALD oder dergleichen gebildet, und infolgedessen ist die Isolationsschicht 60 konform. Da die obere Fläche der Planarisierungsschicht 58 planar ist, ist auch die obere Fläche der Isolationsschicht 60 planar. Gemäß noch weiteren alternativen Ausführungsformen wird keine Isolationsschicht 60 gebildet, und die anschließend aufgebrachte Polymerschicht 68 kontaktiert die Planarisierungsschicht 58.
  • Bezug nehmend auf 11 wird eine strukturierte Ätzmaske 62 gebildet, die einen strukturierten Fotolack einschließen kann. Ein Ätzprozess wird durchgeführt, um die Isolationsschicht 60, die Planarisierungsschicht 58 und möglicherweise die Passivierungsschicht 56 so durchzuätzen, dass eine Öffnung 66 gebildet wird, die wiederum das Metallpad 54P freilegt. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 224 veranschaulicht. Gemäß einigen Ausführungsformen wird der Ätzprozess durch einen Prozess zum reaktiven Ionenätzen (RIE) durchgeführt.
  • Bezug nehmend auf 12 wird eine Polymerschicht 68 abgegeben. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 226 veranschaulicht. Aufgrund der planaren oberen Fläche der Planarisierungsschicht 58 weist die obere Fläche der Polymerschicht 68 über dem gesamten Wafer 20 eine bessere Planarität als ohne die Planarisierungsschicht 58 auf. Die Polymerschicht 68 wird dann strukturiert, wodurch eine Öffnung 70 gebildet wird. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 228 veranschaulicht. Das Polymer in der Polymerschicht 68 kann lichtempfindlich oder nicht lichtempfindlich sein. Das zum Bilden der Polymerschicht 68 verwendete lichtempfindliche Polymer kann Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB) oder dergleichen umfassen. Wenn die Polymerschicht 68 lichtempfindlich ist, kann das Strukturieren derselben Durchführen eines Belichtungsprozesses an der Polymerschicht 68 und dann Entwickeln der Polymerschicht 68, um die Öffnung 70 zu bilden, einschließen. Gemäß alternativen Ausführungsformen, in denen die Polymerschicht 68 nicht lichtempfindlich ist, zum Beispiel, wenn die Polymerschicht 68 ein nicht lichtempfindliches Epoxid/Polymer umfasst, kann das Strukturieren der Polymerschicht 68 Aufbringen und Strukturieren eines Fotolacks über der Polymerschicht 68 und Ätzen der Polymerschicht 68 unter Verwendung des strukturierten Fotolacks, um Strukturen von Öffnungen zu definieren, einschließen. Aufgrund der planaren oberen Fläche der Planarisierungsschicht 58 ist die obere Fläche der Polymerschicht 68 planar, ohne dass die Dicke der Polymerschicht 68 erhöht werden muss. Zum Beispiel kann die Dicke der Polymerschicht 68 gemäß einigen Ausführungsformen größer als etwa 2.000 nm (2 µm) sein und kann kleiner als etwa 10.000 nm (10 µm) sein.
  • 13A und 13B veranschaulichen die Bildung eines Bondmerkmals 72 in der Öffnung 70. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 230 veranschaulicht. Gemäß einigen Ausführungsformen, wie in 13A gezeigt, umfasst das Bondmerkmal 72 eine Haftschicht 72A und ein metallisches Material 72B auf der Haftschicht 72A. Die Haftschicht 72A kann Ti, TiN, Ta, TaN oder dergleichen umfassen. Das metallische Material 72B kann Kupfer oder eine Kupferlegierung, Palladium, Nickel und/oder dergleichen oder Verbundschichten davon umfassen. Das Bondmerkmal 72 kann in einem Prozess zum chemisch-mechanischen Polieren (CMP) planarisiert werden, sodass seine obere Fläche mit der oberen Fläche der Polymerschicht 68 koplanar ist. Gemäß alternativen Ausführungsformen schließt das Bondmerkmal 72 einen Abschnitt ein, der höher als die obere Fläche der Polymerschicht 68 ist, wobei dieser Abschnitt durch gestrichelte Linien 72' dargestellt ist.
  • Gemäß alternativen Ausführungsformen, wie in 13B gezeigt, umfasst das Bondmerkmal 72 einen Lötbereich, der durch Plattieren und dann Wiederaufschmelzen von Lot oder durch Platzieren von Lötbereichen in den Öffnungen 70 und dann Wiederaufschmelzen der Lötbereiche gebildet werden kann.
  • In einem nachfolgenden Prozess, wie in 13A und 13B gezeigt, wird der Wafer 20 vereinzelt, zum Beispiel entlang von Ritzlinien 74 gesägt, um einzelne Bauelement-Dies 22 zu bilden. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 232 veranschaulicht. Die Bauelement-Dies 22 werden auch als Bauelemente 22 oder Package-Komponenten 22 bezeichnet, da die Bauelemente 22 an andere Package-Komponenten gebondet werden können, um Packages zu bilden. Wie bereits erwähnt, kann die Bauelemente 22 Bauelement-Dies, Interposer, Package-Substrate, Packages oder dergleichen sein.
  • Bezug nehmend auf 14 wird das Bauelement 22 mit einer Package-Komponente 76 gebondet, um ein Package 78 zu bilden. Der jeweilige Prozess ist in dem Prozessfluss 200, der in 43 gezeigt ist, als Prozess 234 veranschaulicht. Gemäß einigen Ausführungsformen ist oder umfasst die Package-Komponente 76 ein(en) Interposer, ein Package-Substrat, eine Leiterplatte, ein Package oder dergleichen. Ein elektrischer Anschluss 80 in der Package-Komponente 76 kann über einen Lötbereich 82 mit der Package-Komponente 76 verbunden werden. Zwischen des Bauelements 22 und der Package-Komponente 76 wird eine Unterfüllung 84 abgegeben.
  • 15 bis 20, 21 bis 25, 26 bis 30 und 31 bis 35 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung von Passivierungsschichten und Bondstrukturen gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Sofern nicht anders angegeben, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie bei gleichartigen Komponenten, die in den vorstehend beschriebenen Ausführungsformen, die in 1 bis 12, 13A, 13B und 14 gezeigt sind, mit gleichen Bezugszeichen bezeichnet sind. Die Einzelheiten bezüglich des Bildungsprozesses und der Materialien der in 15 bis 20, 21 bis 25, 26 bis 30 und 31 bis 35 gezeigten Komponenten können daher der Erörterung der vorstehenden Ausführungsformen entnommen werden.
  • 15 bis 20 veranschaulichen den Prozess zum Bilden planarer Passivierungsstrukturen gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in 1 bis 12, 13A, 13B und 14 gezeigten Ausführungsformen ähnlich, nur dass keine Isolationsschicht 60, wie in 14 gezeigt, gebildet wird und die Planarisierungsschicht 58 in einem Planarisierungsprozess planarisiert wird.
  • Die anfänglichen Prozesse dieser Ausführungsformen sind die gleichen wie in 1 bis 8 gezeigt. Als Nächstes wird, wie in 15 gezeigt, ein Prüfprozess unter Verwendung des Prüfkontaktstifts 53 durchgeführt, wobei dieser Prozess dem in 9 gezeigten Prüfprozess gleich ist, und die Einzelheiten werden hier nicht wiederholt. Es kann die Prüfmarkierung 55 erzeugt werden. Als Nächstes wird, Bezug nehmend auf 16, die Planarisierungsschicht 58 abgeschieden. Die Planarisierungsschicht 58 kann aus SiO2 gebildet werden oder kann dieses umfassen, während andere dielektrische Materialien, wie SiOC, SiON oder dergleichen, auch verwendet werden können. Die Planarisierungsschicht 58 kann auch aus einem Material gebildet werden, das eine Isolationsfähigkeit gegenüber schädlichen Substanzen wie Feuchtigkeit aufweist, und das Material kann SiN, SiCN oder dergleichen einschließen. Dementsprechend kann die Planarisierungsschicht 58 die Funktionen von sowohl der Planarisierungsschicht als auch der Isolationsschicht integrieren. Die Planarisierungsschicht 58 kann unter Verwendung eines ausgewählten Abscheidungsverfahrens gebildet werden, das eine planare obere Fläche zum Ergebnis hat. Das Abscheidungsverfahren kann zum Beispiel ein nicht-konformes Abscheidungsverfahren einschließen, das auch ein Bottom-up-Abscheidungsverfahren wie PECVD, HDPCVD, Schleuderbeschichten, fließfähige chemische Gasphasenabscheidung (FCVD) oder dergleichen sein kann. Nach der Abscheidung wird die Planarisierungsschicht 58 nicht planarisiert, während sie auch planarisiert werden kann, damit ihre Oberfläche eine bessere Planarität aufweist.
  • Als Nächstes wird, wie in 17 gezeigt, die Planarisierungsschicht 58 in einem Ätzprozess strukturiert, der unter Verwendung einer Lithografiemaske durchgeführt wird. In dem Ätzprozess kann die Passivierungsschicht 56 auch derart strukturiert werden, dass die Ränder der Planarisierungsschicht 58 und die entsprechenden Ränder der Passivierungsschicht 56 vertikal aneinander ausgerichtet sind.
  • Bezug nehmend auf 18 wird die Polymerschicht 68 aufgebracht. Da die obere Fläche der Planarisierungsschicht 58 planar ist, weist die obere Fläche der Polymerschicht 68 eine bessere Planarität als ohne die Planarisierungsschicht 58 auf. Als Nächstes wird, wie in 19 gezeigt, die Polymerschicht 68 strukturiert, um die Öffnungen 70 zu bilden, zum Beispiel durch einen Belichtungsprozess und einen Entwicklungsprozess, wenn die Polymerschicht 68 lichtempfindlich ist. Andernfalls, wenn die Polymerschicht 68 nicht lichtempfindlich ist, wird die Polymerschicht 68 durch einen Fotolithografieprozess geätzt.
  • 20 veranschaulicht das Bondmerkmal 72 gemäß einigen Ausführungsformen. Gemäß alternativen Ausführungsformen kann das Bondmerkmal 72 ein Lötbereich sein, der in 13B gezeigt ist. In einem nachfolgenden Prozess wird der Wafer 20 in diskrete Bauelemente 22 vereinzelt. Das Bauelement 22 kann an eine andere Package-Komponente 76 gebondet werden, was in 14 gezeigt ist.
  • 21 bis 25 veranschaulichen den Prozess zum Bilden planarer Passivierungsstrukturen gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in 1 bis 12, 13A, 13B und 14 gezeigten Ausführungsforme ähnlich, nur dass die Planarisierungsschicht 58 planarisiert wird und keine Isolationsschicht 60, wie in 14 gezeigt, gebildet wird.
  • Die anfänglichen Prozesse dieser Ausführungsformen sind die gleichen wie in 1 bis 8 gezeigt. Als Nächstes wird, wie in 21 gezeigt, ein Prüfprozess durchgeführt, wobei dieser Prozess dem in 9 gezeigten Prüfprozess gleich ist, und die Einzelheiten werden hier nicht wiederholt. Es kann die Prüfmarkierung 55 erzeugt werden. Als Nächstes wird, Bezug nehmend auf 22, die Planarisierungsschicht 58 abgeschieden. Die Planarisierungsschicht 58 kann SiO2 umfassen oder daraus gebildet werden, während andere dielektrische Materialien, wie SiOC, SiON oder dergleichen, auch verwendet werden können. Die Planarisierungsschicht 58 kann auch aus einem Material gebildet werden, das eine Isolationsfähigkeit gegenüber schädlichen Substanzen wie Feuchtigkeit aufweist, und das Material kann SiN, SiCN oder dergleichen einschließen. Dementsprechend integriert die Planarisierungsschicht 58 die Funktionen von sowohl der Planarisierungsschicht als auch der Isolationsschicht. Die Planarisierungsschicht 58 wird entweder durch einen konformen Abscheidungsprozess wie CVD, ALD oder dergleichen oder durch einen nicht-konformen Abscheidungsprozess wie PECVD, HDPCVD, Schleuderbeschichten, fließfähige chemische Gasphasenabscheidung (FCVD) oder dergleichen gebildet.
  • Dann wird ein Planarisierungsprozess wie ein Prozess zum chemisch-mechanischen Polieren (CMP) oder ein mechanischer Polierprozess durchgeführt, um die oberen Flächen der Planarisierungsschicht 58 und der Passivierungsschicht 56 zu ebnen, wie in 23 gezeigt. Aufgrund des Planarisierungsprozesses umfassen die oberen Flächen sowohl der Planarisierungsschicht 58 als auch der Passivierungsschicht 56 Kratzspuren, die parallele flache Rillen sind, die durch das Kratzen der Aufschlämmung auf der Planarisierungsschicht 58 und der Passivierungsschicht 56 entstehen. Anhand der Kratzspuren kann erkannt werden, ob ein Planarisierungsprozess durchgeführt wurde oder nicht. Die Kratzspuren befinden sich in lokalen Bereichen (nicht auf Waferebene) der Oberflächen der Planarisierungsschicht 58 und der Passivierungsschicht 56, und die Richtungen der Kratzspuren und die Tiefen können sich in verschiedenen lokalen Bereichen voneinander unterscheiden. Dann wird eine Ätzmaske 71 gebildet und strukturiert, wie in 24 gezeigt, und verwendet, um den Abschnitt der Planarisierungsschicht 58 direkt über dem Metallpad 54P zu entfernen. Das Ätzen kann unter Verwendung einer Ätzchemikalie durchgeführt werden, die die Planarisierungsschicht 58, nicht jedoch die Passivierungsschicht 56 ätzt. Dementsprechend kann sich die Passivierungsschicht 56 seitlich über die Ränder der Planarisierungsschicht 58 hinaus erstrecken. Dann wird die Ätzmaske 71 entfernt.
  • Bezug nehmend auf 25 wird die Polymerschicht 68 aufgebracht. Da die oberen Flächen der Planarisierungsschicht 58 und der Passivierungsschicht 56 koplanar sind, ist auch die obere Fläche der Polymerschicht 68 planar. Als Nächstes wird die Polymerschicht 68 strukturiert, zum Beispiel durch einen Belichtungsprozess und einen Entwicklungsprozess, wenn die Polymerschicht 68 lichtempfindlich ist. Andernfalls, wenn die Polymerschicht 68 nicht lichtempfindlich ist, wird die Polymerschicht 68 durch einen Fotolithografieprozess geätzt.
  • 25 veranschaulicht auch die Bildung des Bondmerkmals 72 gemäß einigen Ausführungsformen. Gemäß alternativen Ausführungsformen kann das Bondmerkmal 72 ein Lötbereich sein, der in 13B gezeigt ist. In einem nachfolgenden Prozess wird der Wafer 20 in diskrete Bauelemente 22 vereinzelt. Das Bauelement 22 kann an eine andere Package-Komponente 76 gebondet werden, was in 14 gezeigt ist.
  • 26 bis 30 veranschaulichen den Prozess zum Bilden planarer Passivierungsstrukturen gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in 1 bis 12, 13A, 13B und 14 gezeigten Ausführungsformen ähnlich, nur dass die Planarisierungsschicht 58 durch einen Planarisierungsprozess planarisiert wird und keine Isolationsschicht 60, wie in 14 gezeigt, gebildet wird. Aufgrund des Planarisierungsprozesses umfasst die obere Fläche der Planarisierungsschicht 58 Kratzspuren, die parallele, flache Rillen sind, die durch das Kratzen der Aufschlämmung auf der Planarisierungsschicht 58 entstehen. Anhand der Kratzspuren kann erkannt werden, ob ein Planarisierungsprozess durchgeführt wurde oder nicht.
  • Die anfänglichen Prozesse dieser Ausführungsformen sind die gleichen wie in 1 bis 8 gezeigt. Als Nächstes wird, wie in 26 gezeigt, die Passivierungsschicht 56 gebildet und strukturiert. Es wird ein Prüfprozess unter Verwendung des Prüfkontaktstifts 53 durchgeführt, wobei dieser Prozess dem in 9 gezeigten Prüfprozess gleich ist, und die Einzelheiten werden hier nicht wiederholt. Es kann die Prüfmarkierung 55 erzeugt werden. Als Nächstes wird, Bezug nehmend auf 27, die Planarisierungsschicht 58 abgeschieden. Die Planarisierungsschicht 58 kann aus SiO2 gebildet werden oder kann dieses umfassen, während andere dielektrische Materialien, wie SiOC, SiON oder dergleichen, auch verwendet werden können. Die Planarisierungsschicht 58 kann auch aus einem Material gebildet werden, das eine Isolationsfähigkeit gegenüber schädlichen Substanzen wie Feuchtigkeit aufweist, und das Material kann SiN, SiCN oder dergleichen einschließen. Dementsprechend integriert die Planarisierungsschicht 58 die Funktionen von sowohl der Planarisierungsschicht als auch der Isolationsschicht. Die Planarisierungsschicht 58 wird entweder durch einen konformen Abscheidungsprozess wie CVD, ALD oder dergleichen oder durch einen nicht-konformen Abscheidungsprozess wie PECVD, HDPCVD, Schleuderbeschichten, fließfähige chemische Gasphasenabscheidung (FCVD) oder dergleichen gebildet. Dementsprechend kann die obere Fläche der Planarisierungsschicht 58 die Topologie der darunterliegenden Merkmale aufweisen oder kann eine bessere Planarität als die darunterliegenden Merkmale aufweisen.
  • Dann wird ein Planarisierungsprozess durchgeführt, um die oberen Flächen der Planarisierungsschicht 58 zu ebnen, wie in 28 gezeigt. Anders als in der in 23 gezeigten Ausführungsform endet der Planarisierungsprozess oberhalb der oberen Flächen der Passivierungsschicht 56, sodass eine Schicht der Passivierungsschicht 58 direkt über der Passivierungsschicht 56 zurückbleibt. Bezug nehmend auf 29 wird als Nächstes eine Ätzmaske 71 gebildet und strukturiert, und unter Verwendung der Maske wird ein erster Abschnitt der Planarisierungsschicht 58 direkt über dem Metallpad 54P entfernt, während zweite Abschnitte der Planarisierungsschicht 58 direkt über dem Metallpad 54P unentfernt bleiben. Dann wird die Ätzmaske 71 entfernt.
  • Bezug nehmend auf 30 wird die Polymerschicht 68 aufgebracht. Da die obere Fläche der Planarisierungsschicht 58 planar ist, weist die obere Fläche der Polymerschicht 68 eine bessere Planarität als ohne die Planarisierungsschicht 58 auf. Als Nächstes wird die Polymerschicht 68 strukturiert, zum Beispiel durch einen Belichtungsprozess und einen Entwicklungsprozess, wenn die Polymerschicht 68 lichtempfindlich ist. Andernfalls, wenn die Polymerschicht 68 nicht lichtempfindlich ist, wird die Polymerschicht 68 durch einen Fotolithografieprozess geätzt.
  • 30 veranschaulicht außerdem das Bondmerkmal 72 gemäß einigen Ausführungsformen. Gemäß alternativen Ausführungsformen kann das Bondmerkmal 72 ein Lötbereich sein, der in 13B gezeigt ist. In einem nachfolgenden Prozess wird der Wafer 20 in diskrete Bauelemente 22 vereinzelt. Das Bauelement 22 kann an eine andere Package-Komponente 76 gebondet werden, was in 14 gezeigt ist.
  • 31 bis 35 veranschaulichen den Prozess zum Bilden planarer Passivierungsstrukturen gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in 1 bis 12, 13A, 13B und 14 gezeigten Ausführungsformen ähnlich, nur dass das Prüfen vor der Bildung der Passivierungsschicht 56 durchgeführt wird und die Passivierungsschicht 56 über statt unter der Planarisierungsschicht 58 gebildet wird. Auch wird die Isolationsschicht 60, wie in 14 gezeigt, nicht gebildet.
  • Die anfänglichen Prozesse dieser Ausführungsformen sind die gleichen wie in 1 bis 7 gezeigt. Als Nächstes wird, wie in 31 gezeigt, ein Prüfprozess unter Verwendung des Prüfkontaktstifts 53 durchgeführt, wobei dieser Prozess dem in 9 gezeigten Prüfprozess gleich ist, und die Einzelheiten werden hier nicht wiederholt. Es kann die Prüfmarkierung 55 erzeugt werden. Als Nächstes wird, Bezug nehmend auf 32, die Planarisierungsschicht 58 abgeschieden. Die Planarisierungsschicht 58 kann aus SiO2 gebildet werden oder kann dieses umfassen, während andere dielektrische Materialien, wie SiOC, SiON oder dergleichen verwendet werden können. Die Planarisierungsschicht 58 kann auch aus einem Material gebildet werden, das eine Isolationsfähigkeit gegenüber schädlichen Substanzen wie Feuchtigkeit aufweist, und das Material kann SiN, SiCN oder dergleichen einschließen. Dementsprechend integriert die Planarisierungsschicht 58 die Funktionen von sowohl der Planarisierungsschicht als auch der Isolationsschicht. Die Planarisierungsschicht 58 wird entweder durch einen konformen Abscheidungsprozess wie CVD, ALD oder dergleichen oder durch einen nicht-konformen Abscheidungsprozess wie PECVD, HDPCVD, Schleuderbeschichten, fließfähige chemische Gasphasenabscheidung (FCVD) oder dergleichen gebildet.
  • Dann wird ein Planarisierungsprozess durchgeführt, um die oberen Flächen der Planarisierungsschicht 58 zu ebnen, wie in 32 gezeigt. Aufgrund des Planarisierungsprozesses umfasst die obere Fläche der Planarisierungsschicht 58 Kratzspuren, die parallele, flache Rillen sind, die durch das Kratzen der Aufschlämmung auf der Planarisierungsschicht 58 entstehen. Anhand der Kratzspuren kann erkannt werden, ob ein Planarisierungsprozess durchgeführt wurde oder nicht. Die gestrichelten oberen Flächen 58T1 und 58T2 repräsentieren die oberen Flächen der Planarisierungsschicht 58 vor bzw. nach dem Planarisierungsprozess. Der Planarisierungsprozess endet oberhalb der oberen Flächen des Metallpads 54P, sodass eine Schicht der Passivierungsschicht 58 direkt über dem Metallpad 54P zurückbleibt.
  • Als Nächstes wird, wie in 33 gezeigt, die Passivierungsschicht 56 durch einen konformen Abscheidungsprozess abgeschieden, während auch ein nicht-konformer Abscheidungsprozess angewendet werden kann. Da die obere Fläche der Passivierungsschicht 58 planar ist, ist auch die obere Fläche der Passivierungsschicht 56 planar.
  • Bezug nehmend auf 34 wird die Ätzmaske 71 gebildet und strukturiert, und unter Verwendung der Maske werden erste Abschnitte der Passivierungsschicht 56 und der Planarisierungsschicht 58 direkt über dem Metallpad 54P entfernt, während zweite Abschnitte der Passivierungsschicht 56 und der Planarisierungsschicht 58 direkt über dem Metallpad 54P unentfernt bleiben. Dann wird die Ätzmaske 71 entfernt.
  • Bezug nehmend auf 35 wird die Polymerschicht 68 aufgebracht. Da die obere Fläche der Passivierungsschicht 56 planar ist, ist auch die obere Fläche der Polymerschicht 68 planar. Als Nächstes wird die Polymerschicht 68 strukturiert, zum Beispiel durch einen Belichtungsprozess und einen Entwicklungsprozess, wenn die Polymerschicht 68 lichtempfindlich ist. Andernfalls, wenn die Polymerschicht 68 nicht lichtempfindlich ist, wird die Polymerschicht 68 durch einen Fotolithografieprozess geätzt.
  • 35 veranschaulicht außerdem das Bondmerkmal 72 gemäß einigen Ausführungsformen. Gemäß alternativen Ausführungsformen kann das Bondmerkmal 72 ein Lötbereich sein, der in 13B gezeigt ist. In einem nachfolgenden Prozess wird der Wafer 20 in diskrete Bauelemente 22 vereinzelt. Das Bauelement 22 kann an eine andere Package-Komponente 76 gebondet werden, was in 14 gezeigt ist.
  • 36 und 37 veranschaulichen das Bonden des Bauelements 22 (wie in den vorstehend beschriebenen Ausführungsformen gebildet) an ein weiteres Bauelement 22A-1, um ein Package 86 zu bilden. Gemäß einigen Ausführungsformen ist das Bauelement 22A-1 ein Bauelement-Die, der ein Halbleitersubstrat 124, eine Verschaltungsstruktur 132 und Bondstrukturen 134 über dem Halbleitersubstrat 124 einschließen kann. In 36 zeigt die Vorderseite des Bauelements 22 nach oben, wobei aktive Bauelemente (in 36 nicht gezeigt, siehe IC-Bauelemente 26 in 1) an der oberen Fläche des Halbleitersubstrats 24 ausgebildet sind. Die dielektrischen Schichten 58/58/60/68, die bei vorstehend beschriebenen Ausführungsformen aufgezeigt wurden, sind schematisch dargestellt, und die Metallpads 54 und die Bondmerkmale 72, die bei vorstehend beschriebenen Ausführungsformen aufgezeigt wurden, sind ebenfalls schematisch dargestellt. In den Ausführungsformen von 36 werden die dielektrischen Schichten 58/58/60/68, die Metallpads 54 und die Bondmerkmale 72 auf der Vorderseite des Bauelements 22 gebildet, und das Bonden erfolgt als Face-to-Back-Bonden. In den Ausführungsformen von 37 werden die dielektrischen Schichten 58/58/60/68 und die Bondmerkmale 72 auf der Rückseite des Bauelements 22 gebildet, und das Bonden erfolgt als Face-to-Face-Bonden.
  • 38 veranschaulicht die Bildung eines Die-Stapels 86 gemäß einigen Ausführungsformen. Der Die-Stapel 86 schließt ein Bauelement 22 (wie bei vorstehend beschriebenen Ausführungsformen gebildet) ein, das an die Bauelemente 22A-1 bis 22A-n gebondet ist, wobei die ganze Zahl n größer als 1 ist. In 38 kann das Bondmerkmal 72 die Struktur einschließen, die in 13A gezeigt ist.
  • 39 veranschaulicht die Bildung des Packages 86 (das einen Die-Stapel einschließt) gemäß einigen Ausführungsformen. Der Die-Stapel 86 schließt ein Bauelement 22 (wie in vorstehend beschriebenen Ausführungsformen gebildet) ein, das an die Bauelemente 22A-1 bis 22A-n gebondet ist. In 39 kann das Bondmerkmal 72 die Struktur einschließen, die in 13B gezeigt ist.
  • 40, 41 und 42 veranschaulichen die Verwendung und die entsprechende Anwendung des Bauelements 22 und des entsprechenden Packages 86 gemäß einigen Ausführungsformen. In 40 ist das Package 86 (das darin das Bauelement 22 einschließt) an ein Package-Substrat 88 gebondet und in einem Kapselungsmaterial 90 verkapselt, das eine Formmasse, eine Form-Unterfüllung oder dergleichen sein kann. In 41 werden Packages 86 (die darin die Bauelemente 22 einschließt) an einen Interposer 92 gebondet, der wiederum an das Package-Substrat 88 gebondet ist. Die Packages 86 sind in dem Kapselungsmaterial 90 verkapselt, das eine Formmasse, ein Form-Unterfüllung oder dergleichen sein kann. In 42 wird an dem Package 86 eine Fan-out-Umverteilungsstruktur 94 gebildet. Der Bildungsprozess kann Folgendes einschließen: Verkapseln des Packages 86 (das darin das Bauelement 22 einschließt) in dem Kapselungsmaterial 90, Planarisieren des Bauelements 22 in dem Package 86 und des Kapselungsmaterials 90, bis die Bondmerkmale 72 (13A) freigelegt sind, und Bilden der Fan-out-Umverteilungsstruktur 94.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Bei herkömmlichen Bondstrukturen wird auf nicht planaren dielektrischen Schichten und Metallpads eine Polymerschicht gebildet. Aufgrund seiner hohen Viskosität muss das verwendete Polymer sehr dick sein, um für ein ordnungsgemäßes Wafer-zu-Wafer-Bonden die obere Fläche der Polymerschichten planar zu machen. Dies beeinflusst die Gesamtdicke der resultierenden Bauelement-Dies. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden zunächst planare obere Flächen für die dielektrische(n) Schicht(en) gebildet, bevor das entsprechende Polymer aufgebracht wird. Dementsprechend kann die obere Fläche des entsprechenden Polymers planar sein, ohne die Dicke der Polymerschicht vergrößern zu müssen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Folgendes: Bilden einer ersten Passivierungsschicht; Bilden eines Metallpads über der ersten Passivierungsschicht; Bilden einer Planarisierungsschicht, die eine planare obere Oberfläche umfasst, über dem Metallpad; Strukturieren der Planarisierungsschicht, um eine erste Öffnung zu bilden, wobei durch die erste Öffnung eine obere Fläche des Metallpads freigelegt wird; Bilden einer Polymerschicht, die sich in die erste Öffnung erstreckt; und Strukturieren der Polymerschicht, um eine zweite Öffnung zu bilden, wobei durch die zweite Öffnung die obere Fläche des Metallpads freigelegt wird. Gemäß einer Ausführungsform umfasst die Struktur ferner Folgendes: Abscheiden einer zweiten Passivierungsschicht auf dem Metallpad, wobei die Planarisierungsschicht über der zweiten Passivierungsschicht abgeschieden wird; und Durchführen eines Planarisierungsprozesses an der Planarisierungsschicht. Gemäß einer Ausführungsform wird der Planarisierungsprozess gestoppt, wenn eine erste obere Fläche der zweiten Passivierungsschicht freigelegt ist und wenn sich eine zweite obere Fläche der zweiten Passivierungsschicht unter der Planarisierungsschicht befindet. Gemäß einer Ausführungsform überlappt die erste obere Fläche das Metallpad. Gemäß einer Ausführungsform wird der Planarisierungsprozess gestoppt, wenn sich die gesamte zweite Passivierungsschicht unter der Planarisierungsschicht befindet. Gemäß einer Ausführungsform umfasst die Struktur ferner Folgendes: Abscheiden einer zweiten Passivierungsschicht auf dem Metallpad, wobei die Planarisierungsschicht über der zweiten Passivierungsschicht abgeschieden wird und die Planarisierungsschicht so abgeschieden wird, dass sie eine planare obere Fläche und eine nicht planare untere Fläche aufweist. Gemäß einer Ausführungsform wird zwischen dem Abscheiden der Planarisierungsschicht und dem Abgeben der Polymerschicht kein Planarisierungsprozess durchgeführt. Gemäß einer Ausführungsform umfasst die Struktur ferner Folgendes: Prüfen des Metallpads, nach dem Bilden des Metallpads und vor einem Bilden der Planarisierungsschicht. Gemäß einer Ausführungsform ist jede der ersten Passivierungsschicht und der Planarisierungsschicht eine anorganische Schicht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Struktur eine erste Passivierungsschicht; ein Metallpad über der ersten Passivierungsschicht; eine Planarisierungsschicht mit mindestens einem Abschnitt über dem Metallpad, wobei die Planarisierungsschicht eine planare obere Fläche und eine nicht planare untere Fläche umfasst; eine zweite Passivierungsschicht über dem Metallpad und der ersten Passivierungsschicht und eine Polymerschicht, die einen oberen Abschnitt über der Planarisierungsschicht und der zweiten Passivierungsschicht umfasst, wobei sich die Polymerschicht in eine Öffnung in der Planarisierungsschicht und der zweiten Passivierungsschicht erstreckt, um das Metallpad zu kontaktieren. Gemäß einer Ausführungsform befindet sich die Planarisierungsschicht über der zweiten Passivierungsschicht. Gemäß einer Ausführungsform umfasst die Struktur ferner eine konforme dielektrische Schicht über der Planarisierungsschicht, wobei die konforme dielektrische Schicht und die Planarisierungsschicht aus verschiedenen Materialien ausgebildet sind. Gemäß einer Ausführungsform umfasst die Planarisierungsschicht eine erste obere Fläche und die zweite Passivierungsschicht umfasst eine zweite obere Fläche, die koplanar mit der ersten oberen Fläche ist, wobei ein erster Abschnitt der zweiten oberen Fläche das Metallpad überlappt. Gemäß einer Ausführungsform sind ein zweiter Abschnitt der zweiten oberen Fläche und das Metallpad vertikal gegeneinander versetzt. Gemäß einer Ausführungsform befindet sich die gesamte zweite Passivierungsschicht unter der Planarisierungsschicht. Gemäß einer Ausführungsform liegt die Planarisierungsschicht unter der zweiten Passivierungsschicht und ist mit dem Metallpad in Kontakt. Gemäß einer Ausführungsform umfasst die Planarisierungsschicht einen ersten Rand, welcher der Öffnung zugewandt ist, und die zweite Passivierungsschicht umfasst einen zweiten Rand, welcher der Öffnung zugewandt ist, wobei der erste Rand und der zweite Rand vertikal aneinander ausgerichtet sind.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Struktur eine erste Passivierungsschicht; ein leitfähiges Merkmal, das eine leitfähige Durchkontaktierung, die sich in die erste Passivierungsschicht erstreckt, und ein leitfähiges Pad über der ersten Passivierungsschicht umfasst;eine zweite Passivierungsschicht, die einen ersten Abschnitt über und in Kontakt mit der ersten Passivierungsschicht und einen zweiten Abschnitt über und in Kontakt mit dem leitfähigen Anschlusspad umfasst, wobei der zweite Abschnitt eine erste obere Fläche umfasst; eine Planarisierungsschicht über und in Kontakt mit dem ersten Abschnitt der zweiten Passivierungsschicht, wobei die Planarisierungsschicht eine zweite obere Fläche umfasst, die koplanar mit der ersten oberen Fläche ist; und eine Polymerschicht, die einen Abschnitt über und in Kontakt mit dem leitfähigen Anschlusspad umfasst. Gemäß einer Ausführungsform sind die gesamte Planarisierungsschicht und das leitfähige Pad vertikal gegeneinander versetzt. Gemäß einer Ausführungsform ist die Polymerschicht sowohl mit der ersten oberen Fläche als auch mit der zweiten oberen Fläche in Kontakt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bilden einer ersten Passivierungsschicht; Bilden eines Metallpads über der ersten Passivierungsschicht; Bilden einer Planarisierungsschicht, die eine planare obere Fläche umfasst, über dem Metallpad; Strukturieren der Planarisierungsschicht, um eine erste Öffnung zu bilden, wobei durch die erste Öffnung eine obere Fläche des Metallpads freigelegt wird; Bilden einer Polymerschicht, die sich in die erste Öffnung erstreckt; und Strukturieren der Polymerschicht, um eine zweite Öffnung zu bilden, wobei durch die zweite Öffnung die obere Fläche des Metallpads freigelegt wird.
  2. Verfahren nach Anspruch 1, ferner umfassend: Abscheiden einer zweiten Passivierungsschicht auf dem Metallpad, wobei die Planarisierungsschicht über der zweiten Passivierungsschicht abgeschieden wird; und Durchführen eines Planarisierungsprozesses an der Planarisierungsschicht.
  3. Verfahren nach Anspruch 2, wobei der Planarisierungsprozess gestoppt wird, wenn eine erste obere Fläche der zweiten Passivierungsschicht freigelegt ist und wenn sich eine zweite obere Fläche der zweiten Passivierungsschicht unter der Planarisierungsschicht befindet.
  4. Verfahren nach Anspruch 3, wobei die erste obere Fläche das Metallpad überlappt.
  5. Verfahren nach einem der vorhergehenden Ansprüche 2 bis 4, wobei der Planarisierungsprozess gestoppt wird, wenn sich die gesamte Passivierungsschicht unter der Planarisierungsschicht befindet.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden einer zweiten Passivierungsschicht auf dem Metallpad, wobei die Planarisierungsschicht über der zweiten Passivierungsschicht abgeschieden wird und die Planarisierungsschicht so abgeschieden wird, dass sie eine planare obere Fläche und eine nicht planare untere Fläche aufweist.
  7. Verfahren nach Anspruch 6, wobei zwischen dem Abscheiden der Planarisierungsschicht und dem Abgeben der Polymerschicht kein Planarisierungsprozess durchgeführt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Prüfen des Metallpads, nach dem Bilden des Metallpads und vor einem Bilden der Planarisierungsschicht.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei jede der ersten Passivierungsschicht und der Planarisierungsschicht eine anorganische Schicht ist.
  10. Struktur, umfassend: eine erste Passivierungsschicht; ein Metallpad über der ersten Passivierungsschicht; eine Planarisierungsschicht mit mindestens einem Abschnitt über dem Metallpad, wobei die Planarisierungsschicht eine planare obere Fläche und eine nicht planare untere Fläche aufweist; eine zweite Passivierungsschicht über dem Metallpad und der ersten Passivierungsschicht und eine Polymerschicht, die einen oberen Abschnitt über der Planarisierungsschicht und der zweiten Passivierungsschicht umfasst, wobei sich die Polymerschicht in eine Öffnung in der Planarisierungsschicht und der zweiten Passivierungsschicht erstreckt, um das Metallpad zu kontaktieren.
  11. Struktur nach Anspruch 10, wobei sich die Planarisierungsschicht über der zweiten Passivierungsschicht befindet.
  12. Struktur nach Anspruch 11, ferner eine konforme dielektrische Schicht über der Planarisierungsschicht umfassend, wobei die konforme dielektrische Schicht und die Planarisierungsschicht aus verschiedenen Materialien ausgebildet sind.
  13. Struktur nach Anspruch 11 oder 12, wobei die Planarisierungsschicht eine erste obere Fläche umfasst und die zweite Passivierungsschicht eine zweite obere Fläche umfasst, die koplanar mit der ersten oberen Fläche ist, und wobei ein erster Abschnitt der zweiten oberen Fläche das Metallpad überlappt.
  14. Struktur nach Anspruch 13, wobei ein zweiter Abschnitt der zweiten oberen Fläche und das Metallpad vertikal gegeneinander versetzt sind.
  15. Struktur nach einem der vorhergehenden Ansprüche 10 bis 14, wobei sich die gesamte zweite Passivierungsschicht unter der Planarisierungsschicht befindet.
  16. Struktur nach einem der vorhergehenden Ansprüche 10 bis 14, wobei die Planarisierungsschicht unter der zweiten Passivierungsschicht liegt und mit dem Metallpad in Kontakt ist.
  17. Struktur nach einem der vorhergehenden Ansprüche 10 bis 16, wobei die Planarisierungsschicht einen ersten Rand umfasst, welcher der Öffnung zugewandt ist, und die zweite Passivierungsschicht einen zweiten Rand umfasst, welcher der Öffnung zugewandt ist, und wobei der erste Rand und der zweite Rand vertikal aneinander ausgerichtet sind.
  18. Struktur, umfassend: eine erste Passivierungsschicht; ein leitfähiges Merkmal, das eine leitfähige Durchkontaktierung, die sich in die erste Passivierungsschicht erstreckt, und ein leitfähiges Pad über der ersten Passivierungsschicht umfasst, eine zweite Passivierungsschicht, die einen ersten Abschnitt über und in Kontakt mit der ersten Passivierungsschicht und einen zweiten Abschnitt über und in Kontakt mit dem leitfähigen Pad umfasst, wobei der zweite Abschnitt eine erste obere Fläche umfasst; eine Planarisierungsschicht über und in Kontakt mit dem ersten Abschnitt der zweiten Passivierungsschicht, wobei die Planarisierungsschicht eine zweite obere Fläche umfasst, die koplanar mit der ersten oberen Fläche ist; und eine Polymerschicht, die einen Abschnitt über und in Kontakt mit dem leitfähigen Pad umfasst.
  19. Struktur nach Anspruch 18, wobei die gesamte Planarisierungsschicht und das leitfähige Pad vertikal gegeneinander versetzt sind.
  20. Struktur nach Anspruch 18 oder 19, wobei die Polymerschicht sowohl mit der ersten oberen Fläche als auch mit der zweiten oberen Fläche in Kontakt ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022104607A1 (de) 2022-02-25 2023-08-31 Infineon Technologies Ag Chip-anordnung, chippackage, verfahren zum bilden einer chip-anordnung und verfahren zum bilden eines chippackages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016100270A1 (de) 2015-12-28 2017-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bondstrukturen und verfahren zu ihrer herstellung
US20170221789A1 (en) 2011-12-07 2017-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure design for stress reduction
DE102020125330A1 (de) 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Höckerstruktur und herstellungsverfahren einer höckerstruktur

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6153517A (en) * 1999-03-12 2000-11-28 Taiwan Semiconductor Manufacturing Company Low resistance poly landing pad
US8354750B2 (en) * 2010-02-01 2013-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stress buffer structures in a mounting structure of a semiconductor device
US8912649B2 (en) * 2011-08-17 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy flip chip bumps for reducing stress
US10446522B2 (en) 2015-04-16 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multiple conductive features in semiconductor devices in a same formation process
JP6409700B2 (ja) 2015-07-14 2018-10-24 株式会社デンソー 燃料用フィルタ装置
US10962711B2 (en) 2018-11-29 2021-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170221789A1 (en) 2011-12-07 2017-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure design for stress reduction
DE102016100270A1 (de) 2015-12-28 2017-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bondstrukturen und verfahren zu ihrer herstellung
DE102020125330A1 (de) 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Höckerstruktur und herstellungsverfahren einer höckerstruktur

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022104607A1 (de) 2022-02-25 2023-08-31 Infineon Technologies Ag Chip-anordnung, chippackage, verfahren zum bilden einer chip-anordnung und verfahren zum bilden eines chippackages

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Publication number Publication date
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