KR102540532B1 - 금속 패드들에 대한 증가된 두께를 갖는 패시베이션 구조물 - Google Patents

금속 패드들에 대한 증가된 두께를 갖는 패시베이션 구조물 Download PDF

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KR102540532B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 전기 커넥터를 커버하는 제1 유전체 층을 성막하는 단계, 제1 유전체 층 위에 제2 유전체 층을 성막하는 단계, 및 제2 유전체 층 및 제1 유전체 층을 관통 에칭하기 위해 제1 에칭 프로세스를 수행하는 단계를 포함한다. 전기 커넥터를 드러내기 위해 제1 유전체 층 및 제2 유전체 층 내에 개구가 형성된다. 제1 유전체 층 및 제2 유전체 층을 측방향으로 에칭하기 위해 제2 에칭 프로세스가 수행된다. 격리 층이 개구 내로 연장되도록 성막된다. 격리 층은 개구 내의 수직 부분 및 제1 수평 부분과, 제2 유전체 층과 오버랩하는 제2 수평 부분을 갖는다. 격리 층 상에 이방성 에칭 프로세스가 수행되고, 격리 층의 수직 부분은 개구 내에 남아있다.

Description

금속 패드들에 대한 증가된 두께를 갖는 패시베이션 구조물{PASSIVATION STRUCTURE WITH INCREASED THICKNESS FOR METAL PADS}
본 출원은 “A New Passivation Design for MONOS Structure”이라는 명칭으로 2020년 7월 13일에 출원된 미국 가출원 63/051,011의 우선권을 청구하며, 이 가출원의 내용 전체는 참조로서 본 명세서에 통합된다.
집적 회로들의 형성에서, 트랜지스터들 및 메모리 셀들과 같은 집적 회로 디바이스들은 반도체 기판들 상에 형성된다. 금속 패드들은 종종 집적 회로들에 전기적으로 연결되도록 형성되므로, 외부 디바이스들을 집적 회로들에 전기적으로 연결하기 위하여 솔더 볼들, 금속 범프들, 와이어 본딩 스터드들 등이 금속 패드들 상에 형성될 수 있다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1는 몇몇 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 몇몇 실시예들에 따른 격리 구조물의 형성에서의 중간 스테이지들의 단면도들을 예시한다.
도 10 내지 도 13은 몇몇 실시예들에 따른 패키지 컴포넌트 내의 격리 구조물들의 단면도들을 예시한다.
도 14는 몇몇 실시예들에 따른 패키지 컴포넌트 내의 격리 구조물을 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "아래 놓인", "아래에", "하부에", "위에 놓인", "상부에” 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
금속 패드들 및 격리 구조물들을 포함하는 패키지 컴포넌트, 및 이를 형성하는 방법이 제공된다. 본 개시물의 몇몇 실시예들에 따르면, 금속 패드가 패키지 컴포넌트의 상호연결 구조물 위에 형성된다. 복수의 유전체 층들이 성막되고, 그 후 패터닝되어 금속 패드가 드러난다. 등방성 에칭 프로세스는 복수의 유전체 층들에서 조밀한 재료들보다 더 가벼운(덜 조밀한) 재료를 리세싱하도록 수행될 수 있다. 우수한 수분 격리 능력을 갖는 격리 층이 성막된다. 보호 층이 그 후 격리 층에 성막된다. 격리 층 및 보호 층은 복수의 유전체 층들의 측벽들 상에 부분들을 남기도록 패터닝된다. 보호 층은 패터닝 및 후속 세정 프로세스에서 격리 층이 씨닝되는 것을 방지한다. 더욱이, 격리 층은 더 가벼운 유전체 층들의 측벽들 상에서 더 두꺼운 두께를 가질 수 있고, 따라서 더 가벼운 유전체 층들에 더 나은 격리를 제공한다. 본 명세서에서 논의된 실시예들은 본 개시물의 주제를 만들거나 사용할 수있는 예들을 제공하기 위한 것이며, 당업자는 상이한 실시예들의 고려되는 범위 내에서 이루어질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 방법 실시예들은 특정 순서로 수행되는 것으로서 논의되나, 다른 방법 실시예들은 또 다른 논리적 순서로 수행될 수 있다.
도 1, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 개시물의 몇몇 실시예들에 따른, 패키지 컴포넌트의 도전성 패드 상의 격리 구조물의 형성에서의 중간 스테이지들 및 패키지 컴포넌트의 단면도들을 예시한다. 대응 프로세스들은 또한 도 14에 도시된 바와 같은 프로세스 흐름(200)에 개략적으로 반영된다.
도 1을 참조하면, 패키지 컴포넌트(10)가 형성된다. 몇몇 실시예들에 따르면, 패키지 컴포넌트(10)는 내부에 집적 회로들(트랜지스터들, 메모리 디바이스들 등과 같은 능동 디바이스들을 갖는)을 포함하는 디바이스 웨이퍼이다. 디바이스 웨이퍼는 내부에 복수의 동일 디바이스 다이들(10’)을 더 포함한다. 대안적인 실시예들에 따르면, 패키지 컴포넌트(10)는 인터포저 웨이퍼, 내부에 복수의 디바이스 다이들을 포함하는 재구성된 패키지 등을 포함한다. 후속 논의에서, 패키지 컴포넌트(10)의 예로서 디바이스 다이/웨이퍼가 사용되는 반면, 패키지 컴포넌트(10)는 또한 다른 타입의 패키지 컴포넌트들일 수 있다.
본 개시물의 몇몇 실시예들에 따르면, 패키지 컴포넌트(10)는 반도체 기판(24) 및 반도체 기판(24)의 표면에 형성된 피처들을 포함한다. 반도체 기판(24)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 탄소 도핑된 실리콘, 또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족 화합물 반도체로 형성되거나 이들을 포함할 수 있다. 반도체 기판(24)은 또한 벌크 반도체 기판 또는 반도체 온 절연체(SOI, Semiconductor-On-Insulator) 기판일 수 있다. 쉘로우 트렌치 격리(STI, Shallow Trench Isolation) 영역들(25)이 반도체 기판(24) 내에 형성되어 반도체 기판(24) 내의 상이한 영역들 및 디바이스들을 격리시킬 수 있다. 도시되지는 않았지만, 쓰루 비아들이 반도체 기판(24) 내로 연장되도록 형성될(또는 형성되지 않을) 수 있으며, 쓰루 비아들은 웨이퍼(10)의 양면 상의 피처들을 전기적으로 상호 커플링하는데 사용된다.
본 개시물의 몇몇 실시예들에 따르면, 웨이퍼(10)는 반도체 기판(24)의 상부면에 형성되는 집적 회로 디바이스들(26)을 포함한다. 집적 회로 디바이스들(26)은 상보형 금속 산화물 반도체(CMOS, Complementary Metal-Oxide Semiconductor) 트랜지스터들, 레지스터들, 커패시터들, 다이오드들 등을 포함할 수 있다. 집적 회로 디바이스들(26)의 세부 사항들은 여기에 예시되지 않는다. 대안적인 실시예들에 따르면, 웨이퍼(10)는 (능동 디바이스들이 없는) 인터포저들을 형성하기 위해 사용되며, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다.
집적 회로 디바이스들(26)은 몇몇 실시예들에 따라 메모리 셀들(26A 및 26B) 및 트랜지스터들(미도시)을 포함할 수 있다. 메모리 셀들(26A 및 26B)은 드레인 영역(28B)의 중간 라인에 관하여 서로 대칭일 수 있다. 따라서, 메모리 셀(26A)의 구조는 아래에서 논의되고, 메모리 셀(26A)과 동일한 구조를 갖는 메모리 셀(26B)은 논의되지 않는다. 메모리 셀(26A)은 소스 영역(28A) 및 드레인 영역(28B)을 포함한다. 드레인 영역(28B)은 메모리 셀(26A, 26B)에 의해 공유되는 공통 드레인 영역이다. 게이트 유전체(30)는 기판(24) 위에 형성된다. 몇몇 실시예들에 따르면, 게이트 유전체(30)는 실리콘 산화물, HfO2, La2O3 등과 같은 하이-k 유전체 재료, 또는 이들의 복합 층들을 포함한다. 선택 게이트(32)가 게이트 유전체(30) 위에 형성된다. 선택 게이트(32)는 폴리실리콘, 금속, 금속 합금 등으로 형성될 수 있다. 유전체 층(33) 및 유전체 마스크(34)는 선택 게이트(32) 위에 형성된다.
제어 게이트(36)는 반도체 기판(24) 위에 형성되고, 적층된 층들(38)에 의해 반도체 기판(24) 및 게이트 스택(30/32/33/34)으로부터 분리된다. 제어 게이트(36)는 금속 또는 금속 합금, 폴리실리콘 등과 같은 도전성 재료로 형성된다. 적층된 층들(38)은 유전체 층(38A), 전하 트래핑 층(38B), 및 유전체 층(38C)을 포함한다. 몇몇 실시예들에 따르면, 유전체 층들(38A 및 38C)은 실리콘 산화물로 형성되며, 이는 기판(24) 및 선택 게이트(32)로부터 전하 트래핑 층(38B)을 전기적으로 격리시키는데 사용된다. 전하 트래핑 층(38B)은 전하를 유지할 수 있는 실리콘 질화물로 형성될 수 있다. 전하 트래핑 층(38B)은 또한 폴리실리콘과 같은 전도성 재료로 형성될 수 있다. 게이트 스페이서들(40)은 제어 게이트(36) 및 선택 게이트(32)의 측벽들 상에 형성된다. 소스 콘택 플러그(42A) 및 드레인 콘택 플러그 (42B)는 각각 소스 영역(28A) 및 드레인 영역(28B)에 연결된다. 콘택 에칭 스탑 층(CESL, Contact Etch Stop Layer)(45) 및 층간 유전체(46)가 또한 예시된다.
콘택 에칭 스탑 층(CESL)(45) 및 층간 유전체(46)는 집적 회로 디바이스들(26)의 메모리 셀들과 트랜지스터들의 게이트 스택들 사이의 공간들을 채운다. 몇몇 실시예들에 따르면, CESL(45)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다. ILD(24)는 실리콘 산화물, 포스포 실리케이트 유리(PSG, Phospho Silicate Glass), 보로 실리케이트 유리(BSG, Boro Silicate Glass), 붕소 도핑된 포스포 실리케이트 유리(BPSG, Boron-Doped Phospho Silicate Glass), 불소 도핑된 실리케이트 유리(FSG, Fluorine-Doped Silicate Glass), 로우-k 유전체 등으로 형성될 수 있다. ILD(46)는 스핀 코팅, 유동성 화학 기상 증착(FCVD, Flowable Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, ILD(46)는 플라즈마 강화 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학 기상 증착(LPCVD, Low Pressure Chemical Vapor Deposition) 등과 같은 성막 프로세스를 사용하여 형성된다.
콘택 플러그들(42A 및 42B)은 ILD(46)에 형성되고, 소스 영역(28A) 및 드레인 영역(28B)을 각각 위에 놓인 금속 라인들 및 비아들에 전기적으로 연결하는데 사용된다. 본 개시물의 몇몇 실시예들에 따르면, 콘택 플러그들(42A 및 42B)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금들 및/또는 이들의 다중 층들로부터 선택된 도전성 재료로 형성되거나 이들을 포함한다. 콘택 플러그들(42A 및 42B)의 형성은 ILD(46) 내에 콘택 개구들을 형성하는 단계, 콘택 개구들에 도전성 재료(들)를 채우는 단계, 및 콘택 플러그들(42A 및 42B)의 상부면들을 ILD(46)의 상부면들과 같은 높이로 하기 위해 평탄화 프로세스(예컨대, 화학 기계적 연마(CMP, Chemical Mechanical Polish) 프로세스 또는 기계적 연삭 프로세스)를 수행하는 단계를 포함할 수 있다.
ILD(46) 및 콘택 플러그들(42A 및 42B) 위에 상호연결 구조물(48)이 상주한다. 상호연결 구조물(48)은 유전체 층들(54)(금속간 유전체(IMD, Inter-metal Dielectrics)로서 또한 지칭됨)에 형성된 금속 라인들(50) 및 비아들(52)을 포함한다. 동일한 레벨에 있는 금속 라인들(50)은 이하에서 금속 층으로 총칭된다. 본 개시물의 몇몇 실시예들에 따라, 상호연결 구조물(48)은 비아들(52)을 통해 상호연결되는 금속 라인들(50)을 포함한 복수의 금속 층들을 포함한다. 금속 라인들(50) 및 비아들(52)은 구리, 구리 합금, Ti, TiN, Ta TaN, 및 이들의 복합 층들로 형성될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 유전체 층들(54)은 로우-k 유전체 재료들로 형성된다. 로우-k 유전체 재료들의 유전상수(k 값)들은 예를 들어, 약 3.0보다 낮을 수 있다. 유전체 층들(54)은 탄소 함유 로우-k 유전체 재료, 수소 실세스퀴옥산(HSQ, Hydrogen SilsesQuioxane), 메틸 실세스퀴옥산(MSQ, Methyl SilsesQuioxane) 등을 포함할 수 있다.
유전체 층들(54)의 금속 라인들(50) 및 비아들(52)의 형성은 단일 다마신 프로세스들 및/또는 듀얼 다마신 프로세스들을 포함할 수 있다. 금속 라인 또는 비아를 형성하기 위한 단일 다마신 프로세스에서, 트렌치 또는 비아 개구가 먼저 유전체 층들(54) 중 하나에 형성되고, 이어서 도전성 재료를 갖는 비아 개구 또는 트렌치를 채운다. 그 후, 유전체 층의 상부면보다 높은 도전성 재료의 초과 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행되어, 대응 트렌치 또는 비아 개구 내에 금속 라인 또는 비아를 남긴다. 듀얼 다마신 프로세스에서, 트렌치 및 비아 개구 양자 모두가 유전체 층에 형성되고, 비아 개구는 트렌치 아래 놓여 트렌치에 연결된다. 도전성 재료는 그 후 트렌치 및 비아 개구에 채워져, 각각 금속 라인 및 비아를 형성한다. 도전성 재료는 확산 배리어 층, 및 확산 배리어 층 위의 구리 함유 금속성 재료를 포함할 수 있다. 확산 배리어 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
패시베이션 층(56)(때때로 패시베이션-1 또는 패스-1이라고도 지칭됨)은 상호연결 구조물(48) 위에 형성될 수 있다. 몇몇 실시예들에 따르면, 패시베이션 층(56)은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 갖는 비-로우-k 유전체 재료로 형성된다. 패시베이션 층(56)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄화물(SiC) 등, 이들의 조합들, 및 이들의 다층들 중에서 선택되는(이에 제한되는 것은 아님) 재료를 포함할 수 있는 무기 유전체 재료로 형성되거나 또는 이를 포함할 수 있다.
후속 프로세스들에서, 비아들(58) 및 전기 커넥터들(60)이 형성된다. 몇몇 실시예들에 따르면, 전기 커넥터들(60)은 알루미늄, 알루미늄 구리(AlCu), 구리 등과 같은 균질의 재료로 형성되거나 또는 이를 포함한다. 전기 커넥터(60)는 또한 도전성 패드(60A)(도 2a) 및 도전성 패드(60A) 위의 글루 층(60B)을 포함하는 복합 구조를 가질 수 있다. 도전성 패드(60A)는 구리, 알루미늄, 알루미늄 구리, 니켈, 팔라듐, 금 등, 이들의 합금들, 및 이들의 다층들로 형성되거나 또는 이를 포함할 수 있다. 글루 층(60B)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
몇몇 실시예들에 따르면, 비아들(58) 및 전기 커넥터들(60)의 형성은 단일 다마신 프로세스를 사용하여 패시베이션 층(68)에 비아들을 형성하는 것을 포함한다. 다음으로, 도전성 층이 성막된 다음, 도전성 층을 패터닝하고 전기 커넥터들을(60)를 형성하기 위한 에칭 프로세스가 뒤따른다. 대안적인 실시예들에 따르면, 비아들(58) 및 전기 커넥터들(60)의 형성은 비아 개구들을 형성하기 위해 패시베이션 층(56)을 에칭하는 것, 비아 개구들 내로 연장되는 블랭킷 금속 시드 층을 성막하는 것, 패터닝된 도금 마스크(예컨대, 포토레지스트)를 형성하여 비아 개구들을 드러내는 것, 및 그 후 도금 프로세스를 수행하여 비아들(58) 및 전기 커넥터들(60)을 도금하는 것을 포함한다. 블랭킷 금속 시드 층(98)은 구리 층, 또는 티타늄 층 및 티타늄 층 위의 구리 층을 포함할 수 있다. 도금 프로세스는 전기 화학 도금 프로세스를 포함할 수 있다. 그 후, 도금 마스크가 제거되고, 이어서 도금 마스크에 의해 이전에 커버된 금속 시드 층의 부분들을 제거하기 위한 에칭 프로세스가 이어진다.
전기 커넥터들(60)의 형성 후에, 복수의 유전체 층들이 성막되고, 유전체 층들의 일부 부분들이 격리 구조물들(66)의 부분들을 형성한다. 각각의 격리 구조물들(66)은 전기 커넥터들(60) 중 하나를 격리하기 위해 사용된다. 격리 구조물들(66)은 수소, 수분 등과 같은 유해 물질들이 메모리 셀들(26) 및 로우-k 유전체 층들과 같은 아래 놓인 피처들에 침투하는 것을 차단하는데 사용된다. 예를 들어, 메모리 셀들(26)은 수소 및 습기로 인해 야기되는 손상에 민감하다. 상호연결 구조물(48) 내의 로우-k 유전체 층들(54)은 또한 수소 및 수분에 대한 우수한 침투 경로들을 형성하여, 금속 라인들(50), 비아들(52), 및 디바이스들(26)과 같은 상호연결 구조물 내부 또는 아래의 피처들이 손상될 수 있다. 따라서, 격리 구조물들(66)은 유해 물질들의 침투에 대해 개선된 저항을 갖도록 형성된다. 격리 구조물들(66)의 예시적인 형성 프로세스는 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b에 도시되며, 도 1의 점선 박스들에 도시된 부분들은 예시되나, 다른 피처들은 이들 도면들에서 재현되지 않는다.
도 2a 및 도 2b는 각각 복수의 유전체 층들의 형성 및 에칭 마스크의 형성에 있어서의 단면도 및 평면도를 예시한다. 도 2a를 참조하면, 도전성 패드(60A) 및 글루 층(60B)을 포함하는 전기 커넥터(60)가 형성된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 형성 프로세스는 전술한 바와 같이, 성막-및-패터닝 프로세스 또는 도금 프로세스를 포함할 수 있다. 몇몇 실시예들에 따라, 글루 층(60B)은 도전성 패드(60A) 위에 있고 그와 접촉하며, 글루 층(60B)의 에지들은 도전성 패드(60A)의 각각의 에지들과 같은 높이이다. 글루 층(60B)은 또한 배리어 층 또는 에칭 스탑 층으로도 지칭된다.
복수의 유전체 층들(68, 70, 72, 및 74)이 그 후 성막된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(204)로서 예시된다. 패시베이션 층(68)(종종 패시베이션-2 또는 패스-2로서 지칭됨)은 전기 커넥터(60) 상에 성막되고, 전기 커넥터(60)의 상부면 및 측벽들 상에서 연장될 수 있다. 패시베이션 층(68)은 블랭킷 층으로서 형성된다. 몇몇 실시예들에 따라, 패시베이션 층(68)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물 등을 포함할 수 있는(그러나 이에 제한되는 것은 아님) 무기 유전체 재료로 형성되거나 또는 이를 포함한다. 예를 들어, 패시베이션 층(68)은 프리커서로서 테트라에틸 오르소실리케이트(TEOS)를 사용하여 실리콘 산화물로 형성될 수 있다. 패시베이션 층(68)의 재료는 패시베이션 층(56)의 재료와 동일하거나 상이할 수 있다. 성막 프로세스는 원자 층 증착(ALD, Atomic Layer Deposition), CVD 등과 같은 컨포멀 성막 프로세스를 통해 수행될 수 있다. 따라서, 패시베이션 층(68)의 수직 부분들 및 수평 부분들은, 예를 들어 약 20 % 미만 또는 약 10 % 미만의 편차로 동일한 두께 또는 실질적으로 동일한 두께를 갖는다. 패시베이션 층(68)의 하부면은 도 1에 도시된 바와 같이 패시베이션 층(56)의 상부면과 물리적으로 접촉할 수 있다. 몇몇 실시예들에 따르면, 패시베이션 층(68)의 두께(T1)는 약 0.18 ㎛ 내지 약 0.22 ㎛의 범위에 있다.
다음으로, 유전체 층(70)이 성막된다. 몇몇 실시예들에 따르면, 유전체 층(70)은 고밀도 플라즈마 화학 기상 증착(HDPCVD, High Density Plasma Chemical Vapor Deposition), 플라즈마 강화 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition) 등을 포함할 수 있는 비-컨포멀 성막 프로세스를 사용하여 성막된다. 성막된 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄화물 등을 포함할 수 있다. 유전체 층(70)이 실리콘 산화물로 형성되거나 또는 이를 포함하는 몇몇 실시예들에 따르면, 실란, 디실란, 디클로로실란 등과 같은 실리콘 함유 프리커서들이 사용될 수 있다. 유전체 층(70)의 상부면은 비-컨포멀 성막 프로세스의 채택으로 인해 유전체 층(68)의 상부면보다 더 작은 토폴로지(덜 심각한 상승 및 하강으로 더 매끄러운)를 갖는다. 몇몇 실시예들에 따르면, 유전체 층(70)의 두께(T2)는 약 0.81 ㎛ 내지 약 0.99 ㎛의 범위에 있다.
유전체 층(72)은 유전체 층(70) 위에 형성된다. 몇몇 실시예들에 따르면, 유전체 층(72)은 ALD, CVD, 대기압 이하 화학 기상 증착(SACVD, Sub-Atmospheric Pressure Chemical Vapor Deposition), PECVD 등을 포함할 수 있는 비-컨포멀 성막 프로세스 또는 컨포멀 성막 프로세스를 사용하여 성막된다. 성막된 재료는 비도핑된 실리케이트 유리(USG, Undoped Silicate Glass), 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물 등을 포함할 수 있다. 몇몇 실시예들에 따르면, 유전체 층(72)의 두께(T3)는 약 0.72 ㎛ 내지 약 0.88 ㎛의 범위에 있다.
유전체 층(74)은 유전체 층(72) 위에 추가로 성막된다. 몇몇 실시예들에 따르면, 유전체 층(74)은 ALD, CVD, 저압 화학 기상 증착(LPCVD, Low-Pressure Chemical Vapor Deposition), PECVD 등을 포함할 수 있는 비-컨포멀 성막 프로세스 또는 컨포멀 성막 프로세스를 사용하여 성막된다. 성막된 재료는 수소 및 수분과 같은 유해 물질들이 침투하는 것을 방지하는 우수한 격리 능력을 갖는다. 따라서, 유전체 층(74)은 또한 격리 층으로도 지칭된다. 유전체 층(74)은 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 몇몇 실시예들에 따르면, 유전체 층(74)의 두께(T4)는 약 0.54 ㎛ 내지 약 0.66 ㎛의 범위에 있다. 명세서 전반에 걸쳐, 복수의 유전체 층들(68, 70, 72 및 74)은 총칭하여 유전체 스택(62)으로서 지칭된다.
상기 논의된 유전체 스택(62) 내의 유전체 층들(68, 70, 72 및 74) 및 그 형성 방법들은 예들이며, 상이한 재료들 및 상이한 형성 방법들이 본 개시물에 의해 고려된다는 것이 이해된다. 또한, 유전체 스택(62)은 더 많거나 더 적은 층들을 포함할 수 있고 그리고/또는 논의된 것과 다른 순서로 층들이 형성될 수 있다.
몇몇 실시예들에 따르면, 유전체 스택(62)의 유전체 층들은 서로 동일한 재료 또는 서로 상이한 재료들로 형성될 수 있으며, 서로 동일한 밀도를 갖거나 서로 상이한 밀도들을 가질 수 있다. 예를 들어, 유전체 층(70)이 HDPCVD를 사용하여 실리콘 산화물로 형성되고 유전체 층들(68 및 72)이 각각 CVD를 사용하여 실리콘 산화물(TEOS 사용) 및 USG로 형성된다고 가정하면, 유전체 층(70)은 유전체 층들(68및 72)보다 더 높은 밀도를 가질 수 있다. 다른 실시예들에 따르면, 유전체 스택(62) 내의 유전체 층들의 상대 밀도들 및 재료들은 임의의 다른 조합들을 가질 수 있다. 예를 들어, 유전체 층(68)의 밀도는 몇몇 실시예들에 따라 유전체 층들(70 및 72)의 밀도보다 크거나 작을 수 있다. 또한, 유전체 스택(62) 내의 유전체 층들 중 일부(예컨대, 층들(68, 70 및 72))의 재료는 서로 동일하거나 서로 상이할 수 있다. 예를 들어, 이들 층들은 동일한 재료 실리콘 산화물로 형성될 수 있거나(다른 방법을 사용하여 형성될 수 있더라도), 또는 실리콘 산화물 및 USG와 같은 유사한 재료들로 형성될 수 있다.
에칭 마스크(76)는 유전체 스택(62) 위에 형성되고, 개구(64)는 전기 커넥터(60) 바로 위에 형성된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. 몇몇 실시예들에 따라, 에칭 마스크(76)는 포토레지스트로 형성되거나 또는 이를 포함한다. 하드 마스크는 포토레지스트 아래에 놓여 형성되거나 그렇지 않을 수 있다. 도 2b는 전기 커넥터(60) 및 개구(64)의 평면도를 예시한다. 전기 커넥터(60)는 개구(64)의 에지들을 넘어 측방향으로 연장된다.
도 3a 및 도 3b를 참조하면, 에칭 프로세스들(80)은 유전체 스택(62)을 관통 에칭하도록 수행되어, 개구(64)가 유전체 스택(62) 내로 연장된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(208)로서 예시된다. 도 3a 및 도 3b는 단면도 및 평면도를 각각 예시한다. 몇몇 실시예들에 따라, 에칭 프로세스들(80)은 상이한 에칭 가스들을 사용한 복수의 반응성 이온 에칭(RIE, Reactive Ion Etching) 프로세스들을 통해 수행된다. 에칭 가스들은 유전체 스택(62) 내의 유전체 층들(예컨대, 층들(74, 72, 70 및 68))의 재료들에 따라 선택된다. 예를 들어, 실리콘 질화물로 형성되거나 이로 구성될 때, 유전체 층(74)은 CF4, O2 및 N2의 혼합물, NF3 및 O2의 혼합물, SF6, SF6 및 O2의 혼합물 등, 또는 이들의 조합들과 같은 불소 함유 가스를 사용하여 에칭될 수 있다. 유전체 층들(72, 70 및 68)은 실리콘 산화물로 형성되거나 이로 구성될 때, 예를 들어 SiCONI(NF3와 NH3의 혼합물), 세르타스(Certas)(HF와 NH3의 혼합물) 등, 또는 이들의 조합들을 포함하는 프로세스 가스들을 사용하여 에칭될 수 있다.
에칭 프로세스들(80)은 이방성이므로, 유전체 층들(74, 72, 70 및 68)의 노출된 측벽들은 수직이거나 실질적으로 수직이며, 예를 들어 경사각(α)은 약 75도 내지 약 100도의 범위에 있다. 유전체 층들(74, 72, 70 및 68)의 노출된 측벽들은 또한 직선(수직 또는 경사진)일 수 있다. 에칭 프로세스들(80)은 에칭 스탑 층으로서 글루 층(60B)을 사용하여 수행될 수 있다. 따라서, 글루 층(60B)의 상부면은 에칭 프로세스들(80) 이후에 노출된다. 몇몇 실시예들에 따라, 예를 들어 약 1,000 와트보다 높은, 상대적으로 높은 바이어스 전력을 인가함으로써 이방성 효과가 달성된다. 바이어스 전력은 또한 약 800 와트 내지 약 1,200 와트의 범위에 있을 수 있다.
도 4a 및 도 4b는 등방성 에칭 프로세스(82)의 단면도 및 평면도를 각각 예시한다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(210)로서 예시된다. 에칭 프로세스(82)는 또한 에칭 스탑 층으로서 글루 층(60B)을 사용할 수 있다. 에칭 프로세스(82)는 유해 물질들에 침투하기 쉬운 유전체 스택(62)의 층들을 공격하지만, 유전체 스택(62)의 침투 저항성 층(들)(예컨대, 층(74))을 공격하지 않는 에칭 화학물을 사용하여 수행된다. 예를 들어, 실리콘 질화물은 실리콘 산화물보다 침투 저항성이 높다. 따라서, 에칭 가스는 침투 저항성이 더 높은 재료들(예컨대, 실리콘 질화물)보다 더 침투하기 쉬운 재료들(예컨대, 실리콘 산화물 및 USG)에 대해 더 높은 에칭 레이트를 갖도록 선택된다. 에칭 프로세스(82)에 사용된 재료 및 에칭 가스에 따라, 유전체 층(74)은 측방향으로 리세싱되지 않거나, 또는 실질적으로 측방향으로 리세싱되지 않으며, 예를 들어 측방향 리세싱 거리는 약 0.1㎛보다 작다. 대안적인 실시예들에 따라, 유전체 층(74)은 또한 측방향으로 리세싱되지만, 리세싱 거리는 유전체 층들(68, 70 및 72)의 리세싱 거리들보다 작다.
몇몇 실시예들에 따르면, 에칭 프로세스(82)는 습식 에칭 프로세스를 통해 수행된다. 예를 들어, 희석된 HF 용액이 사용될 수 있다. 대안적인 실시예들에 따라, 에칭 프로세스(82)는 건식 에칭 프로세스를 통해 달성되고, 바이어스 전력이 없거나 낮은 바이어스 전력이 달성된다. 몇몇 실시예들에 따르면, 에칭 가스는 NF3 및 NH3의 혼합물, HF 및 NH3의 혼합물 등, 또는 이들의 조합들로부터 선택될 수 있다.
에칭은 유전체 층들(68, 70 및 72)과 같은 침투하기 쉬운 유전체 층들에 대해 자체 조정된다. 후속 논의에서, 유전체(68, 70 및 72)는 각각 TEOS 산화물(실리콘 산화물), HDPCVD 산화물(실리콘 산화물), 및 USG로 형성되나, 이들 층들 각각은 상이한 재료로 형성될 수 있는 것으로 가정된다. TEOS 산화물 층(68) 및 USG 층(72)이 HDPCVD 산화물(70)보다 더 가볍기(덜 조밀하기) 때문에, TEOS 산화물 층(68) 및 USG 층(72)의 에칭 레이트들은 HDPCVD 산화물(70)의 에칭 레이트보다 더 크다. 이것은 TEOS 산화물 층(68) 및 USG 층(72)이 HDPCVD 산화물(70)보다 더 측방향으로 리세싱되게 한다. 밀도 값들이 낮은 재료들은 밀도가 높은 재료들보다 침투하기 쉽다. 예를 들어, TEOS 산화물 및 USG는 HDPCVD 산화물보다 낮은 밀도로 인해 유해 물질이 HDPCVD 산화물보다 침투하기 더 쉽다. 후속 단락에서 논의되는 바와 같이, 보다 밀도가 높은 유전체 재료보다 더 가벼운 유전체 재료들을 측방향으로 리세싱하는 것은 효과적인 격리 구조물을 형성하는데 유리하다.
몇몇 실시예들에 따르면, 상대적으로 조밀한 유전체 층(70)의 에칭 레이트에 대한 상대적으로 가벼운 유전체 층들(68 및 72)의 에칭 레이트인 에칭 선택도 값들은 약 2보다 크며, 약 2 내지 약 10의 범위에 있을 수 있다. 예를 들어, 희석된 HF가 사용될 때, 그리고 유전체 층들(68, 72 및 70)이 각각 TEOS 산화물, USG 및 HDPCVD 산화물로 형성될 때, 에칭 선택도 값들은 약 4일 수 있다.
에칭 프로세스(82)의 결과로서, 유전체 층들(72, 70 및 68)은 각각 거리들(D1, D2 및 D3)만큼 유전체 층(74)의 에지들로부터 측방향으로 리세싱된다. 몇몇 실시예들에 따르면, 리세싱 거리(D2)는 리세싱 거리(D1)와 같거나 더 작으며, 리세싱 거리(D3)와 같거나 더 작을 수 있다. 또한, 재료들에 따라 거리(D1)는 거리(D3)보다 크거나, 같거나 또는 작을 수 있다. 예를 들어, 유전체 층들(72 및 68)이 각각 USG 및 TEOS 산화물로 형성될 때, 거리(D1)는 거리(D3)보다 클 수 있다. 몇몇 실시예들에 따르면, 리세싱 거리(D1)는 약 50nm 내지 약 500nm의 범위에 있고, 리세싱 거리(D2)는 약 50nm 내지 약 400nm의 범위에 있으며, 리세싱 거리(D3)는 약 50nm 내지 약 500nm의 범위에 있다.
다음으로, 글루 층(60B)은 에칭 프로세스(84)에서 관통 에칭된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 에칭 마스크(76)는 그 후 제거된다. 도 5a 및 도 5b는 결과 구조물의 단면도 및 평면도를 각각 예시한다. 에칭 프로세스(84)는 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있으며, 이방성 에칭 프로세스 또는 등방성 에칭 프로세스, 또는 이방성 에칭 효과 및 등방성 에칭 효과를 모두 갖는 에칭 프로세스일 수 있다. 따라서 도전성 패드(60A)가 노출된다. 글루 층(60B)이 얇고 그 재료가 유전체 층들(68, 70, 72 및 74)의 재료들과 상당한 차이를 갖기 때문에, 유전체 층들(68, 70, 72 및 74)은 리세싱되지 않는다. 몇몇 실시예들에 따르면, 글루 층(60B)의 에지는 유전체 층(74)의 대응 에지로부터 약 5 nm 내지 약 300 nm 범위에 있는 거리(D4)만큼 측방향으로 리세스싱된다.
각각 단면도 및 상면도를 예시하는 도 6a 및 도 6b를 참조하면, 격리 층(86)이 성막된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. 격리 층(86)은 침투 저항성이 있는 재료로 형성될 수 있다. 예를 들어, 격리 층(86)은 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합들로 형성될 수 있다. 격리 층들(86) 및 유전체 층(74)의 재료들은 서로 동일하거나 서로 상이할 수 있다. 몇몇 실시예들에 따르면, 격리 층(86)은 선택된 성막 방법을 사용하여 성막되어, 68 및 72와 같은 유전체 층들이 더 리세싱되는 경우 격리 층(86)의 부분들이 더 두꺼워진다. 격리 층(86)은 또한 실질적으로(완전히는 아닌) 컨포멀 프로파일을 가져, 개구(64)의 하단에 있는 격리 층(86)의 하단 부분은 다른 부분들보다 상당히 두껍지는 않다. 예를 들어, 두께들(T9 및 T10)은 예를 들어, 약 20 % 미만의 편차로 서로 실질적으로 동일할 수 있다. 몇몇 실시예들에 따라, 격리 층(86)은 PECVD 등을 사용하여 형성된다.
몇몇 실시예들에 따라, 유전체 층들(74, 72, 70 및 68)의 측벽들 상의 격리 층(86)의 부분들은 각각 두께들(T5, T6, T7 및 T8)을 갖고, 이 두께는 약 0.5 μm 내지 약 0.7 μm 범위일 수 있다. 몇몇 실시예들에 따라, 두께(T7)는 두께들(T6 및 T8)보다 작고, 두께(T5)와 동일하거나 그보다 클 수 있다. 두께(T6)는 두께(T8)보다 크거나, 그와 동일하거나, 그보다 작을 수 있다. 두께들(T6, T7 및 T8)은 두께(T5)보다 클 수 있다.
보호 층(88)은 격리 층(86) 상에 성막된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(216)로서 예시된다. 몇몇 실시예들에 따르면, 보호 층(88)은 ALD 또는 CVD와 같은 컨포멀 성막 프로세스를 사용하여 성막된다. 보호 층(88)의 재료는 격리 층(86)의 재료와 상이하며, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물 등으로 형성되거나 또는 이를 포함할 수 있다. 보호 층(88)의 두께(T11)는 약 800 nm 내지 약 1,000 nm의 범위에 있을 수 있다.
도 7a 및 도 7b는 보호 층(88)을 에칭하기 위해 수행되는 이방성 에칭 프로세스(90) 후에 형성된 구조물의 단면도 및 평면도를 각각 예시한다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(218)로서 예시된다. 에칭 가스는 보호 층(88)이 에칭되는 한편 격리 층(86)은 에칭되지 않도록 선택된다. 몇몇 실시예들에 따르면, 에칭 가스는 SiCONi 또는 세르타스(Certas)를 포함한다. 보호 층(88)의 수평 부분들은 제거되는 한편, 수직 부분은 남아 에칭 마스크들을 형성한다. 도 7b에 도시된 바와 같이, 남아있는 보호 층(88)은 개구(64)의 나머지 부분을 둘러싸는 링을 형성한다.
다음으로, 도 8a 및 도 8b를 참조하여,추가 이방성 에칭 프로세스(91)가 격리 층(86)의 노출된 수평 부분들을 제거하기 위해 수행되어, 도전성 패드(60A)가 노출된다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(220)로서 예시된다. 보호 층(88)은 에칭 마스크로서 작용하여, 개구(64)의 하단에서, 격리 층(86)은 수평 부분이 남아 있고, 격리 층(86)의 에지는 보호 층(88)의 대응 에지와 같은 높이에 있다. 보호 층(88)을 에칭 마스크로 사용하면 격리 층(86)의 수직 부분들이 씨닝되는 것을 방지할 수 있다. 몇몇 실시예들에 따라, 에칭 가스는 CF4, O2 및 N2의 혼합물, NF3 및 O2의 혼합물, SF6, SF6 및 O2의 혼합물 등과 같은 불소 함유 가스를 포함한다. 몇몇 실시예들에 따르면, 개구(64)의 측방향 치수(W1)는 약 50㎛보다 크다.
후속 프로세스들에서, 도 9a 및 도 9b에 도시된 바와 같이, 도전성 피처(92)가 개구(64) 내로 연장되도록 형성될 수 있다. 각각의 프로세스는 도 14에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(222)로서 예시된다. 몇몇 실시예들에 따르면, 도전성 피처(92)는 와이어 본딩을 통해 형성되는 와이어 본딩 스터드(92A), 및 와이어 본딩 스터드(92A)에 부착된 본드 와이어(92B)를 포함한다. 대안적인 실시예들에 따르면, 도전성 피처(92)는 구리 범프와 같은 금속 범프를 포함한다. 또 다른 대안적인 실시예들에 따르면, 도전성 피처(92)는 솔더 볼을 포함한다. 웨이퍼(10)는 또한 다이-쏘(die-saw) 프로세스에서 싱귤레이션될 수 있어서, 웨이퍼(10)(도 1)의 다이들(패키지 컴포넌트들)(10')이 서로 분리된다. 도전성 피처(92)의 형성은 싱귤레이션 프로세스 전 또는 후에 수행될 수 있다.
도 9a에 도시된 바와 같이, 유전체 층(72, 70 및 68)은 각각 이전 단락에서 논의된 리세싱 거리들(D1, D2 및 D3)에 의해 유전체 층(74)의 각각의 에지로부터 리세싱된다. 거리들(D1, D2 및 D3)은 또한 유전체 층(74)에 의해 오버랩되는 유전체 층들(72, 70, 68) 부분들의 폭들이다. 두께들(T6 및 T8)은 또한 유리하게는 두께(T7) 및 두께(T5')보다 크다. 유전체 층(68및 72)은 더 가볍고 유해 물질들의 침투에 취약하기 때문에(침투 경로들은 화살표들(94)에 의해 도시됨), 침투하기 쉬운 유전체 층들의 측벽들 상의 격리 층(86)의 부분들을 더 두껍게 만드는 것은 유해 물질의 침투를 효과적으로 감소시킬 수 있다. 또한, 보호 층(88)은 또한 침투를 감소시키는데 도움이 되지만, 종래의 구조들에서는 보호 층(88)이 형성되지 않았기 때문에 보호의 이 부분은 제공되지 않았다.
도 10은 패키지 컴포넌트(10')가 패키지 컴포넌트(96)에 본딩되는 실시예를 예시한다. 몇몇 실시예들에 따르면, 도전성 피처(92)는 패키지 컴포넌트(96)의 전기 커넥터(97)에 접합되는 솔더 영역(또는 금속 범프)이다. 언더필(98)은 패키지 컴포넌트들(10 '및 96) 사이의 갭으로 분배된다.
도 11 내지 도 13은 본 개시물의 몇몇 실시예들에 따른 도 9a 및 도 10의 격리 구조물(66)의 일부 세부사항들을 예시한다. 도 9a 및 도 10에 도시된 바와 같은 도전성 피처(92), 패키지 컴포넌트(96), 언더필(98) 등은 도 11 내지 도 13에 도시되지 않았지만, 이들 피처들도 존재할 수 있다. 도 11을 참조하면, 에칭 프로세스(90)(도 7a)에서, 도전성 패드(60A)는 또한 과도 에칭 프로세스에 의해 리세싱되어, 리세스(101)가 도전성 패드(60A) 내로 연장되도록 형성된다. 리세스(101)는 깊이(D5)를 가지며, 이는 약 0.01μm보다 클 수 있고 약 0.005μm 내지 약 0.02μm의 범위 내에 있을 수 있다. 리세스(101)는 도 9a 및 도 11 내지 도 13에 도시된 구조물들에 형성되거나 형성되지 않을 수 있고, 따라서 리세스(101)의 하단 및 측벽들을 나타내기 위해 이들 도면들에서 점선들(102)을 사용하여 예시된다.
도 12는 영역들(104)에서 유전체 층(74)의 코너들이 둥글게 되어 있는 것을 예시하며, 이는 에칭 프로세스(90)(도 7a)에 의해 야기되고 유전체 층(74)과 격리 층(86)의 재료들의 유사성으로 인한 것일 수 있다. 도 13은 유전체 층(74)의 상단 상의 격리 층(86)의 부분들이 최종 구조물에 남아있는 실시예를 예시한다. 따라서, 격리 층(86 및 74)은 서로 접합된다. 도 12 및 도 13 각각에서, 리세스(101)는 형성되거나 형성되지 않을 수 있다.
본 개시물의 실시예들은 몇몇 이로운 피처들을 갖는다. 종래의 격리 구조물들에서, 유전체 층들의 측벽 상에 단일 층이 형성되었다. 본 개시물의 실시예들에서, 격리 능력을 향상시키기 위해 이중 층 격리 구조물이 형성된다. 덜 조밀한 유전체 층들의 측방향 리세싱은 덜 조밀한 유전체 층들에 더 큰 격리 능력을 자동적으로 제공하기 위한 자체 조정 능력을 제공한다. 덜 조밀한 유전체 층들 내의 침투 경로들은 유해 물질의 손상을 받기 쉬운 아래 놓인 피처들(예컨대, 메모리 셀들)에 연결되기 때문에, 결과적인 제품의 신뢰성이 향상된다.
본 개시물의 몇몇 실시예들에 따라, 방법은 전기 커넥터를 커버하는 제1 유전체 층을 성막하는 단계; 제1 유전체 층 위에 제2 유전체 층을 성막하는 단계; 제2 유전체 층 및 제1 유전체 층을 관통 에칭하기 위해 제1 에칭 프로세스를 수행하는 단계 ― 전기 커넥터를 드러내기 위해 제1 유전체 층 및 제2 유전체 층 내에 개구가 형성됨 ― ; 제1 유전체 층 및 제2 유전체 층을 측방향으로 에칭하기 위해 제2 에칭 프로세스를 수행하는 단계; 개구 내로 연장되는 제1 격리 층을 성막하는 단계 ― 제1 격리 층은 개구 내의 제1 수직 부분 및 제1 수평 부분과, 제2 유전체 층과 오버랩하는 제2 수평 부분을 포함함 ― ; 및 제1 격리 층 상에 제1 이방성 에칭 프로세스를 수행하는 단계 ― 제1 격리 층의 제1 수직 부분은 개구 내에 남아있음 ― 를 포함한다. 실시예에서, 방법은 개구 내로 연장되는 보호 층을 제1 격리 층 위에 성막하는 단계; 및 보호 층 상에 제2 이방성 에칭 프로세스를 수행하는 단계 ― 개구 내에는 보호 층의 제2 수직 부분이 남아있고, 제1 이방성 에칭 프로세스는 제2 수직 부분을 에칭 마스크의 일부로서 사용하여 수행됨 ― 를 더 포함한다. 실시예에서, 방법은 개구 내로 연장되고 전기 커넥터에 접촉하는 도전성 피처를 형성하는 단계를 더 포함하고, 도전성 피처는 보호 층의 제2 수직 부분과 접촉한다. 실시예에서, 제1 에칭 프로세스는 이방성 에칭 프로세스를 포함하고, 제2 에칭 프로세스는 등방성 에칭 프로세스를 포함한다. 실시예에서, 방법은 제1 에칭 프로세스 이전에, 제2 유전체 층 위에 제2 격리 층을 성막하는 단계를 더 포함하고, 제2 격리 층은 개구를 형성하기 위해 제1 에칭 프로세스에서 추가로 에칭된다. 실시예에서, 제2 에칭 프로세스에서, 제2 격리 층은 에칭되지 않는다. 실시예에서, 제2 에칭 프로세스에서, 제1 유전체 층 및 제2 유전체 층 중 첫번째 유전체 층은 제1 에칭 레이트를 갖고, 제1 유전체 층 및 제2 유전체 층 중 두번째 유전체 층은 제1 에칭 레이트와는 상이한 제2 에칭 레이트를 가지며, 제2 에칭 레이트에 대한 제1 에칭 레이트의 비율은 약 2보다 크다. 실시예에서, 제1 유전체 층 및 제2 유전체 층 중 첫번째 유전체 층은 프리커서로서 테트라에틸 오르소실리케이트(TEOS, Tetraethyl Orthosilicate)를 사용하여 성막된 실리콘 산화물을 포함하고, 제1 유전체 층 및 제2 유전체 층 중 두번째 유전체 층은 고밀도 플라즈마 화학 기상 증착을 사용하여 성막된 실리콘 산화물을 포함한다. 실시예에서, 제1 이방성 에칭 프로세스 이후에, 제1 격리 층의 제1 수직 부분의 상단 에지는 개구의 상단 단부와 동일한 높이이거나 또는 그보다 낮다. 실시예에서, 제1 이방성 에칭 프로세스 이후에, 제1 격리 층은 개구 외부의 일부분을 포함하고, 일부분은 제2 유전체 층과 오버랩된다.
본 개시물의 몇몇 실시예들에 따라, 구조물은 전기 커넥터; 전기 커넥터의 적어도 하나의 에지 부분을 커버하는 복수의 유전체 층들 ― 복수의 유전체 층들은: 제1 유전체 층; 제1 유전체 층 위에 놓이거나 아래에 놓이는 제2 유전체 층; 및 제1 유전체 층 및 제2 유전체 층 양자 모두 위의 제1 격리 층을 포함함 ― ; 및 전기 커넥터와 오버랩되는 제2 격리 층 ― 제2 격리 층은 제1 유전체 층, 제2 유전체 층, 및 제1 격리 층의 측벽들과 접촉하는 측벽을 포함하고, 제2 격리 층은: 제1 격리 층에 의해 오버랩되고, 제1 폭을 갖는 제1 부분; 및 제1 격리 층에 의해 오버랩되고, 제1 폭과는 상이한 제2 폭을 갖는 제2 부분을 포함함 ― 을 포함한다. 실시예에서, 제1 유전체 층은 제1 밀도를 갖고, 제2 유전체 층은 제1 밀도보다 큰 제2 밀도를 갖는다. 실시예에서, 제1 유전체 층 및 제2 유전체 층은 동일한 원소를 포함한다. 실시예에서, 제2 격리 층은 수직 레그(leg) 및 수직 레그의 하단 단부에 연결되는 수평 레그를 가지며, 구조물은 수직 레그와 오버랩되는 보호 층을 더 포함한다. 실시예에서, 구조물은 전기 커넥터 위에 있고 전기 커넥터와 접촉하는 도전성 피처를 더 포함하고, 도전성 피처는 보호 층 및 수평 레그 양자 모두와 추가로 접촉한다. 실시예에서, 제2 격리 층은 제2 유전체 층과 오버랩되는 일부분을 포함한다.
본 개시물의 몇몇 실시예들에 따라, 구조물은 금속 패드; 금속 패드의 적어도 하나의 에지 부분을 커버하는 복수의 산화물 층들; 복수의 산화물 층들과 오버랩되는 제1 질화물 층 ― 복수의 산화물 층들의 에지들은 금속 패드의 에지들을 향해 측방향에서 제1 질화물 층의 각각의 에지들로부터 측방향으로 리세싱됨 ― ; 및 제1 질화물 층 및 복수의 산화물 층들의 개구 내의 제2 질화물 층 ― 제2 질화물 층은 금속 패드 및 제1 질화물 층 양자 모두와 물리적으로 접촉함 ― 을 포함한다. 실시예에서, 제2 질화물 층은 상단 부분을 갖고, 상단 부분의 하부 부분들은 상단 부분의 각각의 상부 부분들보다 점점 더 넓어진다. 실시예에서, 복수의 산화물 층들의 에지들은 상이한 거리만큼 제1 질화물 층의 각각의 에지들로부터 측방향으로 리세싱된다. 실시예에서, 복수의 산화물 층들은 제1 산화물 층 및 제1 산화물 층보다 조밀한 제2 산화물 층을 포함하고, 제1 산화물 층의 제1 에지는 제2 산화물 층보다 더 큰 거리만큼 제1 질화물 층의 각각의 에지로부터 측방향으로 리세싱된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
전기 커넥터를 커버하는 제1 유전체 층을 성막하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 성막하는 단계;
상기 제2 유전체 층 및 상기 제1 유전체 층을 관통 에칭하기 위해 제1 에칭 프로세스를 수행하는 단계 ― 상기 전기 커넥터를 드러내기 위해 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 개구가 형성됨 ― ;
상기 제1 유전체 층 및 상기 제2 유전체 층을 측방향으로 에칭하기 위해 제2 에칭 프로세스를 수행하는 단계;
상기 개구 내로 연장되는 제1 격리 층을 성막하는 단계 ― 상기 제1 격리 층은 상기 개구 내의 제1 수직 부분 및 제1 수평 부분과, 상기 제2 유전체 층과 오버랩하는 제2 수평 부분을 포함함 ― ; 및
상기 제1 격리 층 상에 제1 이방성 에칭 프로세스를 수행하는 단계 ― 상기 제1 격리 층의 상기 제1 수직 부분은 상기 개구 내에 남아있음 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 개구 내로 연장되는 보호 층을 상기 제1 격리 층 위에 성막하는 단계; 및
상기 보호 층 상에 제2 이방성 에칭 프로세스를 수행하는 단계 ― 상기 개구 내에는 상기 보호 층의 제2 수직 부분이 남아있고, 상기 제1 이방성 에칭 프로세스는 상기 제2 수직 부분을 에칭 마스크의 일부로서 사용하여 수행됨 ―
를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서,
상기 개구 내로 연장되고 상기 전기 커넥터에 접촉하는 도전성 피처를 형성하는 단계를 더 포함하고, 상기 도전성 피처는 상기 보호 층의 상기 제2 수직 부분과 접촉하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 에칭 프로세스는 이방성 에칭 프로세스를 포함하고, 상기 제2 에칭 프로세스는 등방성 에칭 프로세스를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 에칭 프로세스 이전에, 상기 제2 유전체 층 위에 제2 격리 층을 성막하는 단계를 더 포함하고, 상기 제2 격리 층은 상기 개구를 형성하기 위해 상기 제1 에칭 프로세스에서 추가로 에칭되는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 제2 에칭 프로세스에서, 상기 제2 격리 층은 에칭되지 않는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 제2 에칭 프로세스에서, 상기 제1 유전체 층 및 상기 제2 유전체 층 중 첫번째 유전체 층은 제1 에칭 레이트를 갖고, 상기 제1 유전체 층 및 상기 제2 유전체 층 중 두번째 유전체 층은 상기 제1 에칭 레이트와는 상이한 제2 에칭 레이트를 가지며, 상기 제2 에칭 레이트에 대한 상기 제1 에칭 레이트의 비율은 약 2보다 큰 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층 중 첫번째 유전체 층은 프리커서로서 테트라에틸 오르소실리케이트(TEOS, Tetraethyl Orthosilicate)를 사용하여 성막된 실리콘 산화물을 포함하고, 상기 제1 유전체 층 및 상기 제2 유전체 층 중 두번째 유전체 층은 고밀도 플라즈마 화학 기상 증착을 사용하여 성막된 실리콘 산화물을 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 이방성 에칭 프로세스 이후에, 상기 제1 격리 층의 상기 제1 수직 부분의 상단 에지는 상기 개구의 상단 단부와 동일한 높이이거나 또는 그보다 낮은 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 제1 이방성 에칭 프로세스 이후에, 상기 제1 격리 층은 상기 개구 외부의 일부분을 포함하고, 상기 일부분은 상기 제2 유전체 층과 오버랩되는 것인, 방법.
실시예 11. 구조물에 있어서,
전기 커넥터;
상기 전기 커넥터의 적어도 하나의 에지 부분을 커버하는 복수의 유전체 층들 ― 상기 복수의 유전체 층들은:
제1 유전체 층;
상기 제1 유전체 층 위에 놓이거나 아래에 놓이는 제2 유전체 층; 및
상기 제1 유전체 층 및 상기 제2 유전체 층 양자 모두 위의 제1 격리 층
을 포함함 ― ; 및
상기 전기 커넥터와 오버랩되는 제2 격리 층 ― 상기 제2 격리 층은 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 제1 격리 층의 측벽들과 접촉하는 측벽을 포함하고, 상기 제2 격리 층은:
상기 제1 격리 층에 의해 오버랩되고, 제1 폭을 갖는 제1 부분; 및
상기 제1 격리 층에 의해 오버랩되고, 상기 제1 폭과는 상이한 제2 폭을 갖는 제2 부분
을 포함함 ―
을 포함하는, 구조물.
실시예 12. 실시예 11에 있어서,
상기 제1 유전체 층은 제1 밀도를 갖고, 상기 제2 유전체 층은 상기 제1 밀도보다 큰 제2 밀도를 갖는 것인, 구조물.
실시예 13. 실시예 12에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층은 동일한 원소를 포함하는 것인, 구조물.
실시예 14. 실시예 12에 있어서,
상기 제2 격리 층은 수직 레그(leg) 및 상기 수직 레그의 하단 단부에 연결되는 수평 레그를 가지며, 상기 구조물은 상기 수직 레그와 오버랩되는 보호 층을 더 포함하는, 구조물.
실시예 15. 실시예 14에 있어서,
상기 전기 커넥터 위에 있고 상기 전기 커넥터와 접촉하는 도전성 피처를 더 포함하고, 상기 도전성 피처는 상기 보호 층 및 상기 수평 레그 양자 모두와 추가로 접촉하는 것인, 구조물.
실시예 16. 실시예 11에 있어서,
상기 제2 격리 층은 상기 제2 유전체 층과 오버랩되는 일부분을 포함하는 것인, 구조물.
실시예 17. 구조물에 있어서,
금속 패드;
상기 금속 패드의 적어도 하나의 에지 부분을 커버하는 복수의 산화물 층들;
상기 복수의 산화물 층들과 오버랩되는 제1 질화물 층 ― 상기 복수의 산화물 층들의 에지들은 상기 금속 패드의 에지들을 향해 측방향에서 상기 제1 질화물 층의 각각의 에지들로부터 측방향으로 리세싱됨 ― ; 및
상기 제1 질화물 층 및 상기 복수의 산화물 층들의 개구 내의 제2 질화물 층 ― 상기 제2 질화물 층은 상기 금속 패드 및 상기 제1 질화물 층 양자 모두와 물리적으로 접촉함 ―
을 포함하는, 구조물.
실시예 18. 실시예 17에 있어서,
상기 제2 질화물 층은 상단 부분을 갖고, 상기 상단 부분의 하부 부분들은 상기 상단 부분의 각각의 상부 부분들보다 점점 더 넓은 것인, 구조물.
실시예 19. 실시예 17에 있어서,
상기 복수의 산화물 층들의 에지들은 상이한 거리만큼 상기 제1 질화물 층의 각각의 에지들로부터 측방향으로 리세싱되는 것인, 구조물.
실시예 20. 실시예 17에 있어서,
상기 복수의 산화물 층들은 제1 산화물 층 및 상기 제1 산화물 층보다 조밀한 제2 산화물 층을 포함하고, 상기 제1 산화물 층의 제1 에지는 상기 제2 산화물 층보다 더 큰 거리만큼 상기 제1 질화물 층의 각각의 에지로부터 측방향으로 리세싱되는 것인, 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    전기 커넥터를 커버하는 제1 유전체 층을 성막하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 성막하는 단계;
    상기 제2 유전체 층 및 상기 제1 유전체 층을 관통 에칭하기 위해 제1 에칭 프로세스를 수행하는 단계 ― 상기 전기 커넥터를 드러내기 위해 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 개구가 형성됨 ― ;
    상기 제1 유전체 층 및 상기 제2 유전체 층을 측방향으로 에칭하기 위해 제2 에칭 프로세스를 수행하는 단계;
    상기 개구 내로 연장되는 제1 격리 층을 성막하는 단계 ― 상기 제1 격리 층은 상기 개구 내의 제1 수직 부분 및 제1 수평 부분과, 상기 제2 유전체 층과 오버랩하는 제2 수평 부분을 포함함 ― ; 및
    상기 제1 격리 층 상에 제1 이방성 에칭 프로세스를 수행하는 단계 ― 상기 제1 격리 층의 상기 제1 수평 부분의 일부 및 상기 제1 수직 부분은 상기 개구 내에 남아있음 ―
    를 포함하고,
    상기 제1 격리 층은 상기 제1 유전체 층 및 상기 제2 유전체 층의 측벽들과 접촉하는 측벽을 포함하는 것인, 반도체 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 개구 내로 연장되는 보호 층을 상기 제1 격리 층 위에 성막하는 단계; 및
    상기 보호 층 상에 제2 이방성 에칭 프로세스를 수행하는 단계 ― 상기 개구 내에는 상기 보호 층의 제2 수직 부분이 남아있고, 상기 제1 이방성 에칭 프로세스는 상기 제2 수직 부분을 에칭 마스크의 일부로서 사용하여 수행됨 ―
    를 더 포함하는, 반도체 구조물을 형성하는 방법.
  3. 제1항에 있어서,
    상기 제1 에칭 프로세스는 이방성 에칭 프로세스를 포함하고, 상기 제2 에칭 프로세스는 등방성 에칭 프로세스를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 에칭 프로세스 이전에, 상기 제2 유전체 층 위에 제2 격리 층을 성막하는 단계를 더 포함하고, 상기 제2 격리 층은 상기 개구를 형성하기 위해 상기 제1 에칭 프로세스에서 추가로 에칭되는 것인, 반도체 구조물을 형성하는 방법.
  5. 제1항에 있어서,
    상기 제2 에칭 프로세스에서, 상기 제1 유전체 층 및 상기 제2 유전체 층 중 첫번째 유전체 층은 제1 에칭 레이트를 갖고, 상기 제1 유전체 층 및 상기 제2 유전체 층 중 두번째 유전체 층은 상기 제1 에칭 레이트와는 상이한 제2 에칭 레이트를 가지며, 상기 제2 에칭 레이트에 대한 상기 제1 에칭 레이트의 비율은 2보다 큰 것인, 반도체 구조물을 형성하는 방법.
  6. 제1항에 있어서,
    상기 제1 유전체 층 및 상기 제2 유전체 층 중 첫번째 유전체 층은 프리커서로서 테트라에틸 오르소실리케이트(TEOS, Tetraethyl Orthosilicate)를 사용하여 성막된 실리콘 산화물을 포함하고, 상기 제1 유전체 층 및 상기 제2 유전체 층 중 두번째 유전체 층은 고밀도 플라즈마 화학 기상 증착을 사용하여 성막된 실리콘 산화물을 포함하는 것인, 반도체 구조물을 형성하는 방법.
  7. 제1항에 있어서,
    상기 제1 이방성 에칭 프로세스 이후에, 상기 제1 격리 층의 상기 제1 수직 부분의 상단 에지는 상기 개구의 상단 단부와 동일한 높이이거나 또는 그보다 낮은 것인, 반도체 구조물을 형성하는 방법.
  8. 제1항에 있어서,
    상기 제1 이방성 에칭 프로세스 이후에, 상기 제1 격리 층은 상기 개구 외부의 일부분을 포함하고, 상기 일부분은 상기 제2 유전체 층과 오버랩되는 것인, 반도체 구조물을 형성하는 방법.
  9. 반도체 구조물에 있어서,
    전기 커넥터;
    상기 전기 커넥터의 적어도 하나의 에지 부분을 커버하는 복수의 유전체 층들 ― 상기 복수의 유전체 층들은:
    제1 유전체 층;
    상기 제1 유전체 층 위에 놓이거나 아래에 놓이는 제2 유전체 층; 및
    상기 제1 유전체 층 및 상기 제2 유전체 층 양자 모두 위의 제1 격리 층
    을 포함함 ― ; 및
    상기 전기 커넥터와 오버랩되는 제2 격리 층 ― 상기 제2 격리 층은 상기 제1 유전체 층, 상기 제2 유전체 층, 및 상기 제1 격리 층의 측벽들과 접촉하는 측벽을 포함하고, 상기 제2 격리 층은:
    상기 제1 격리 층에 의해 오버랩되고, 제1 폭을 갖는 제1 부분; 및
    상기 제1 격리 층에 의해 오버랩되고, 상기 제1 폭과는 상이한 제2 폭을 갖는 제2 부분
    을 포함함 ―
    을 포함하고,
    상기 제2 격리 층은 수직 레그(leg) 및 상기 수직 레그의 하단 단부에 연결되는 수평 레그를 갖는 것인, 반도체 구조물.
  10. 반도체 구조물에 있어서,
    금속 패드;
    상기 금속 패드의 적어도 하나의 에지 부분을 커버하는 복수의 산화물 층들;
    상기 복수의 산화물 층들과 오버랩되는 제1 질화물 층 ― 상기 복수의 산화물 층들의 에지들은 상기 금속 패드의 에지들을 향해 측방향에서 상기 제1 질화물 층의 각각의 에지들로부터 측방향으로 리세싱됨 ― ; 및
    상기 제1 질화물 층 및 상기 복수의 산화물 층들의 개구 내의 제2 질화물 층 ― 상기 제2 질화물 층은 상기 금속 패드 및 상기 제1 질화물 층 양자 모두와 물리적으로 접촉함 ―
    을 포함하고,
    상기 제2 질화물 층은 수직 레그 및 상기 수직 레그의 하단 단부에 연결되는 수평 레그를 갖고,
    상기 제2 질화물 층은 상기 복수의 산화물 층들 및 상기 제1 질화물 층의 측벽들과 접촉하는 측벽을 포함하는 것인, 반도체 구조물.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532579B2 (en) * 2020-07-13 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation structure with increased thickness for metal pads
CN218585983U (zh) * 2022-07-28 2023-03-07 日月光半导体制造股份有限公司 半导体封装装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109161A1 (en) * 2008-10-31 2010-05-06 Holger Schuehrer Reducing metal voids in a metallization layer stack of a semiconductor device by providing a dielectric barrier layer
WO2011021244A1 (ja) * 2009-08-20 2011-02-24 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100350811B1 (ko) * 2000-08-19 2002-09-05 삼성전자 주식회사 반도체 장치의 금속 비아 콘택 및 그 형성방법
US6756671B2 (en) * 2002-07-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic device with a redistribution layer having a step shaped portion and method of making the same
US7247939B2 (en) * 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
KR20060108436A (ko) 2005-04-13 2006-10-18 매그나칩 반도체 유한회사 반도체 소자 세정용 조성물 및 이를 이용한 반도체 소자의세정 방법
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US20090127682A1 (en) * 2007-11-16 2009-05-21 Advanced Semiconductor Engineering, Inc. Chip package structure and method of fabricating the same
US8282846B2 (en) * 2010-02-27 2012-10-09 National Semiconductor Corporation Metal interconnect structure with a side wall spacer that protects an ARC layer and a bond pad from corrosion and method of forming the metal interconnect structure
US9059263B2 (en) 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
US9847252B2 (en) * 2016-04-12 2017-12-19 Applied Materials, Inc. Methods for forming 2-dimensional self-aligned vias
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10510696B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Pad structure and manufacturing method thereof in semiconductor device
JP2019153666A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20190326215A1 (en) * 2018-04-19 2019-10-24 International Business Machines Corporation Metal embedded low-resistance beol antifuse
US10854603B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11670608B2 (en) * 2019-09-27 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of metal pad corrosion due to exposure to halogen
US11532579B2 (en) * 2020-07-13 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation structure with increased thickness for metal pads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109161A1 (en) * 2008-10-31 2010-05-06 Holger Schuehrer Reducing metal voids in a metallization layer stack of a semiconductor device by providing a dielectric barrier layer
WO2011021244A1 (ja) * 2009-08-20 2011-02-24 富士通セミコンダクター株式会社 半導体装置の製造方法

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