KR20220168965A - 희생층 및 보호층을 개별적으로 에칭하는 것에 의한 산화 감소 - Google Patents

희생층 및 보호층을 개별적으로 에칭하는 것에 의한 산화 감소 Download PDF

Info

Publication number
KR20220168965A
KR20220168965A KR1020220040357A KR20220040357A KR20220168965A KR 20220168965 A KR20220168965 A KR 20220168965A KR 1020220040357 A KR1020220040357 A KR 1020220040357A KR 20220040357 A KR20220040357 A KR 20220040357A KR 20220168965 A KR20220168965 A KR 20220168965A
Authority
KR
South Korea
Prior art keywords
layer
conductive feature
dielectric layer
sacrificial
protective
Prior art date
Application number
KR1020220040357A
Other languages
English (en)
Inventor
치아 쳉 초우
청-치 코
쯔-리앙 리
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220168965A publication Critical patent/KR20220168965A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

구조물은 제1 전도성 피처, 제1 전도성 피처 위의 제1 에칭 정지층, 제1 에칭 정지층 위의 유전체층, 및 유전체층과 제1 에칭 정지층 내의 제2 전도성 피처를 포함한다. 제2 전도성 피처는 제1 전도성 피처 위에서 이와 접촉한다. 에어 스페이서가 제2 전도성 피처를 둘러싸고, 제2 전도성 피처의 측벽들이 에어 스페이서에 노출된다. 보호 링이 제2 전도성 피처를 또한 둘러싸고, 보호 링은 제2 전도성 피처를 에어 스페이서와 완전히 분리시킨다.

Description

희생층 및 보호층을 개별적으로 에칭하는 것에 의한 산화 감소{REDUCING OXIDATION BY ETCHING SACRIFICIAL AND PROTECTION LAYER SEPARATELY}
우선권 주장 및 교차 참조
본 출원은 “Novel N2 ELK Approach for Device Performance Improvement”라는 명칭으로 2021년 6월 17일에 가출원된 미국 특허 출원 제63/211,772호의 이익을 주장하며, 이 출원은 본원에 참조로 원용된다.
트랜지스터들과 같은 집적 회로 디바이스들은 반도체 웨이퍼들 상에 형성된다. 디바이스들은 기능 회로들을 형성하기 위해 금속 라인들 및 비아들을 통해 상호연결되며, 여기서 금속 라인들 및 비아들은 후공정(back-end-of-line process)들에서 형성된다. 금속 라인들 및 비아들의 기생 커패시턴스를 감소시키기 위해, 금속 라인들 및 비아들은 통상적으로 3.8 미만, 3.0 미만, 또는 2.5 미만의 k 값들을 갖는 로우 k 유전체층들 내에 형성된다.
로우 k 유전체층 내의 금속 라인들 및 비아들의 형성에서, 로우 k 유전체층은 트렌치들 및 비아 개구부들을 형성하기 위해 에칭된다. 로우 k 유전체층의 에칭은 트렌치들을 형성하기 위해 로우 k 유전체 재료 위에 패터닝된 하드 마스크를 형성하는 것, 및 패터닝된 하드 마스크를 에칭 마스크로서 사용하는 것을 수반할 수 있다. 비아 개구부들은 또한 트렌치들 아래에 놓이게 형성된다. 그 후, 트렌치들 및 비아 개구부들은 금속 재료로 채워지며, 이는 구리를 포함할 수 있다. 그 후, 로우 k 유전체층 위의 금속 재료의 과잉 부분들을 제거하기 위해 화학 기계적 연마(CMP) 공정이 수행된다.
에어 스페이서들은 1.0과 같은 로우 k 값을 갖는 것으로 알려져 있다. 금속 라인들 사이에 에어 스페이서들을 형성하기 위한 종래의 공정들에서는, 두 개의 금속 라인들 사이의 유전체 재료가 먼저 제거된 다음, 두 개의 금속 라인들 사이에 또 다른 유전체 재료를 재퇴적하는 것이 이어진다. 퇴적 공정은 다시 채워진 유전체 재료 내에 에어 스페이서가 형성되도록 제어된다. 그 후, 채워진 유전체 재료의 과잉 부분들 - 이 과잉 부분들은 금속 라인들 위에 있음 - 을 제거하기 위해 CMP 공정이 수행된다.
본 개시의 양태들은 하기의 상세한 설명이 첨부 도면들과 함께 읽혀질 때 이로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 사실상, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1-10, 11a, 11b, 12-16, 및 17a는 일부 실시예들에 따른 전도성 피처들 및 에어 스페이서들의 형성에 있어서의 중간 스테이지들의 단면도들을 도시한다.
도 17b는 일부 실시예들에 따른 에어 스페이서에 의해 둘러싸이지 않은 듀얼 다마신 구조물의 단면도를 도시한다.
도 17c는 일부 실시예들에 따른 에어 스페이서의 상면도를 도시한다.
도 18은 일부 실시예들에 따른 콘택트 플러그들을 둘러싸며 형성된 에어 스페이서들을 도시한다.
도 19는 일부 실시예들에 따른 전도성 피처들 및 에어 스페이서들을 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 서로 다른 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 구체적인 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하고 제한적인 것으로 의도되지 않는다. 예를 들어, 하기하는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 목적으로 한 것이며, 반복 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
나아가, 본원에서는 도면들에 도시될 때 하나의 요소 또는 피처의 또 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위해 설명의 편의상 "아래에 놓인(underlying)", "아래(below)", "아래쪽(lower)", "위에 놓인(overlying)", "위쪽(upper)" 등과 같은 공간적으로 상대적인 용어들이 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 이외에 사용 중에 있거나 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 또는 다른 배향들로 회전됨), 이에 따라 본원에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 해석될 수 있다.
에어 스페이스 및 이를 형성하는 방법이 제공된다. 본 개시의 일부 실시예들에 따르면, 희생 스페이서가 퇴적된 다음, 희생층의 수평 부분들을 제거하고 희생 링을 형성하기 위한 제1 이방성 에칭 공정이 이어진다. 그 후, 보호층이 퇴적된 다음, 보호층의 수평 부분들을 제거하여 희생 링에 의해 둘러싸이는 보호 링을 형성하기 위한 제2 이방성 에칭 공정이 이어진다. 보호층의 퇴적 이전에 제1 에칭 공정을 수행함으로써, 보호 링은 아래에 놓인 피처와 물리적으로 접촉할 수 있다. 이에 따라, 희생 링이 제거된 후에, 보호 링은 후속해서 형성되는 배리어층의 바닥 부분이 화학물질에 의해 산화되고 손상되는 것을 방지한다. 본원에서 논의되는 실시예들은 본 개시의 요지를 실시하거나 또는 사용할 수 있게 하기 위한 예들을 제공하기 위한 것이고, 당업자는 상이한 실시예들의 고려되는 범위들 내에서 이루어질 수 있는 변형을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 부호들이 사용된다. 방법 실시예들은 특정 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수도 있다.
도 1-10, 11a, 11b, 12-16, 및 17a는 본 개시의 일부 실시예들에 따른 전도성 피처들 및 에어 스페이서들의 형성에 있어서의 중간 스테이지들의 단면도들을 도시한다. 대응하는 공정들은 또한 도 19에 도시된 바와 같은 공정 흐름(200)에 개략적으로 반영된다.
도 1은 패키지 컴포넌트(20)의 단면도를 도시한다. 본 개시의 일부 실시예들에 따르면, 패키지 컴포넌트(20)는 예시된 집적 회로 디바이스들(26)로 나타내어지는 능동 디바이스들 및 가능하게는 수동 디바이스들을 포함하는 디바이스 웨이퍼이다. 디바이스 웨이퍼(20)는 그 안에 복수의 다이들(22)을 포함할 수 있으며, 다이들(22) 중 하나가 도시되어 있다. 본 개시의 대안적인 실시예에 따르면, 패키지 컴포넌트(20)는 능동 디바이스들 및/또는 수동 디바이스들을 포함할 수도 있고 포함하지 않을 수도 있는 인터포저 웨이퍼이다. 후속 논의에서, 디바이스 웨이퍼는 패키지 컴포넌트(20)의 예로서 논의된다. 본 개시의 실시예들은 또한 인터포저 웨이퍼들, 패키지 기판들, 패키지들 등과 같은 다른 유형들의 패키지 컴포넌트들에 적용될 수도 있다.
일부 실시예들에 따르면, 웨이퍼(20)는 반도체 기판(24), 및 반도체 기판(24)의 상면에 형성된 피처들을 포함한다. 반도체 기판(24)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 또는 III-V 화합물 반도체, 이를테면 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등으로 형성될 수 있다. 반도체 기판(24)은 또한, 벌크 반도체 기판 또는 반도체 온 절연체(Semiconductor-On-Insulator, SOI) 기판일 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역(도시되지 않음)은 반도체 기판(24) 내에서 활성 영역들을 격리하기 위해 반도체 기판(24) 내에 형성될 수 있다. 도시되지는 않았지만, 관통 비아들이 반도체 기판(24) 내로 연장하도록 형성될 수 있으며(또는 형성되지 않을 수도 있음), 여기서 관통 비아들은 반도체 기판(24)의 양 측면들 상의 피처들을 전기적으로 인터커플링하기 위해 사용된다. 대안적인 실시예들에 따르면, 웨이퍼(20)는 인터포저들을 형성하는 데 사용되고, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다.
본 개시의 일부 실시예들에 따르면, 집적 회로 디바이스들(26)은 반도체 기판(24)의 상면에 형성된다. 집적 회로 디바이스들(26)은 일부 실시예들에 따라 상보형 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor, CMOS) 트랜지스터들, 저항기들, 커패시터들, 다이오드들 등을 포함할 수 있다. 집적 회로 디바이스들(26)의 세부사항들은 도 1에 도시되지 않는다. 도 18은 반도체 기판(24)의 상면에 형성된 게이트 스택(92) 및 소스/드레인 영역들(94)을 포함하는 일부 실시예들에 따른 예시적인 트랜지스터의 개략도를 도시한다.
도 1을 다시 참조하면, 층간 유전체(Inter-Layer Dielectric, ILD)(28)가 반도체 기판(24) 위에 형성되고, 집적 회로 디바이스들(26)에서의 트랜지스터들(도시되지 않음)의 게이트 스택들 사이의 공간을 채운다. 일부 실시예들에 따르면, ILD(28)는 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-doped Phospho Silicate Glass), FSG(Fluorine-doped Silicate Glass), 실리콘 산화물 등으로 형성되거나 이를 포함한다. ILD(28)는 스핀 코팅, 유동성 화학적 증기 퇴적(Flowable Chemical Vapor Deposition, FCVD) 등을 사용하여 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, ILD(28)는 플라즈마 강화 화학적 증기 퇴적(Plasma Enhanced Chemical Vapor Deposition, PECVD), 화학적 증기 퇴적(Chemical Vapor Deposition, CVD), 저압 화학적 증기 퇴적(Low Pressure Chemical Vapor Deposition, LPCVD) 등과 같은 퇴적 공정을 사용하여 형성된다.
콘택트 플러그들(30)이 ILD(28) 내에 형성되고, 집적 회로 디바이스들(26)을 위에 놓인 금속 라인들 및 비아들에 전기적으로 연결하기 위해 사용된다. 본 개시의 일부 실시예들에 따르면, 콘택트 플러그들(30)은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이들의 합금들, 및/또는 이들의 다중층들로부터 선택되는 전도성 재료로 형성된다. 콘택트 플러그들(30)의 형성은 ILD(28) 내에 콘택트 개구부들을 형성하는 것, 콘택트 개구부들 내로 전도성 재료(들)를 채우는 것, 및 콘택트 플러그(30)들의 상면들을 ILD(28)의 상면과 레벨링하기 위해 화학 기계적 연마(CMP) 공정 또는 기계적 연삭(mechanical grinding) 공정과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다.
에어 스페이서들에 대한 후속 논의에서, 에어 스페이서들에 의해 둘러싸인 전도성 피처들이 예로서 유전체층 내에 콘택트 플러그들(30) 위에서 이들과 접촉하여 있다. 에어 스페이서들 및 에어 스페이서들에 의해 둘러싸인 전도성 피처들은 전도성 피처들을 갖는 임의의 층 내에, 예를 들어, 도 18에 도시된 바와 같이 콘택트 플러그들을 갖는 층 내에 있을 수 있다는 것이 이해된다.
도 2를 참조하면, 에칭 정지층(32)이 ILD(28) 및 콘택트 플러그들(30) 위에 형성된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(202)으로서 도시되어 있다. 일부 실시예들에 따르면, 에칭 정지층(32)은 ILD(28) 및 콘택트 플러그들(30)의 상면들과 접촉한다. 대안적인 실시예들에 따르면, ILD(28)와 에칭 정지층(32) 사이에 하나의 유전체층 또는 복수의 유전체층들 및 대응하는 전도성 피처들(이를테면 콘택트 플러그들, 금속 라인들, 비아들 등)이 위치된다. 예를 들어, ILD(28)와 에칭 정지층(32) 사이에는 추가적인 에칭 정지층(들), 추가적인 ILD, 로우 k 유전체층 등이 있을 수 있다. 이에 대응하여, 유전체층들 내에 콘택트 플러그들, 비아들, 금속 라인들 등이 존재할 수 있다.
에칭 정지층(32)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 에칭 정지층(32)은 또한, 금속 산화물, 금속 질화물 등을 포함할 수도 있다. 에칭 정지층(32)은 균질한 재료로 형성된 단일층, 또는 상이한 재료들로 형성된 복수의 유전체 서브층들을 포함하는 복합층일 수 있다. 본 개시의 일부 실시예들에 따르면, 에칭 정지층(32)은 알루미늄 질화물(AlN)층, 알루미늄 질화물층 위의 실리콘 산탄화물층, 및 실리콘 산탄화물층 위의 알루미늄 산화물층을 포함한다.
도 2를 더 참조하면, 유전체층(34)이 에칭 정지층(32) 위에 퇴적된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(204)으로서 도시되어 있다. 유전체층(34)은 콘택트 플러그들이 형성될 ILD층일 수 있다. 대안적으로, 유전체층(34)은 금속 라인들을 형성하기 위한 금속간 유전체(Inter-Metal Dielectric, IMD)층일 수 있다. 본 개시의 일부 실시예들에 따르면, 유전체층(34)은 3.8 미만의 유전 상수(k 값)를 갖는 로우 k 유전체 재료로 형성되거나 이를 포함하고, 유전 상수는 또한, 약 3.0 미만, 이를테면 약 2.5와 약 3.0 사이일 수 있다. 유전체층(34)은 탄소 함유 로우 k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시의 일부 실시예들에 따르면, 유전체층(34)의 형성은 포로젠(porogen) 함유 유전체 재료를 퇴적하는 것, 및 그 후 포로젠을 배출하기 위한 경화 공정을 수행하는 것을 포함하고, 이로 인해 나머지 유전체층(34)은 다공성이 된다.
패드층(36) 및 하드 마스크(38)가 반도체 기판 IMD 상에 형성된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(206)으로서 도시되어 있다. 패드층(36)은 실리콘 산화물로 형성되거나 이를 포함하는 박막일 수 있다. 본 개시의 일부 실시예들에 따르면, 패드층(36)은 TEOS(Tetraethyl orthosilicate)를 전구체로서 사용하여 형성되고, 퇴적 공정은 PECVD, CVD, 저압 화학적 증기 퇴적(LPCVD) 등을 포함할 수 있다. 패드층(36)은 유전체층(34)과 하드 마스크(38) 사이의 접착층으로서 작용한다. 패드층(36)은 또한, 하드 마스크(38)를 에칭하는 데 에칭 정지층으로서 작용할 수 있다. 본 개시의 일부 실시예들에 따르면, 하드 마스크(38)는 텅스텐 도핑된 탄화물(WDC), 실리콘 질화물, 티타늄 질화물, 붕소 질화물 등으로 형성된다. 퇴적 방법은 CVD, LPCVD, PECVD 등을 포함할 수 있다. 하드 마스크(38)는 후속 포토리소그래피 공정 동안 하드 마스크로서 사용된다.
도 2를 더 참조하면, 포토레지스트(40)가 하드 마스크(38) 상에 형성되고, 그 후 패터닝되어, 포토레지스트(40) 내에 개구부들(42)을 형성한다. 후속 공정에서, 포토레지스트(40)는 하드 마스크층(38)을 에칭하기 위해 사용된다. 각 공정은 또한, 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(206)으로서 도시되어 있다. 패드층(36)은 에칭 공정에 대한 에칭 정지층으로서 작용할 수 있다. 이에 따라, 패드층(36)이 노출된다. 에칭 공정 후에, 포토레지스트(40)는 예를 들어, 애싱(ashing) 공정으로 제거된다.
다음으로, 도 3을 참조하면, 패드층(36) 및 유전체층(34)은 하드 마스크(38)를 에칭 마스크로서 사용하여 에칭되고, 개구부들(42)은 유전체층(34) 내로 연장된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(208)으로서 도시되어 있다. 패드층(36)은 NF3 가스와 NH3 가스의 혼합물, HF 가스와 NH3 가스의 혼합물 등을 사용함으로써 건식 에칭 공정을 통해 에칭될 수 있다. 대안적으로, 패드층(36)은 예를 들어, HF 용액을 사용함으로써 습식 에칭 공정을 통해 에칭될 수 있다. 본 개시의 일부 실시예들에 따르면, 유전체층(34)의 에칭은 불소 및 탄소를 포함하는 공정 가스를 사용하여 수행되며, 여기서 불소는 에칭에 사용되고, 탄소는 유전체층(34)의 - 비아 개구부들 및 트렌치들과 대면하는 - 측벽들을 보호하는 효과를 갖는다. 예를 들어, 에칭을 위한 공정 가스들은 C4F8, CH2F2, CH4, CH3F, 및/또는 CF4와 같은 불소 및 탄소 함유 가스(들), 및 Ar, N2 등과 같은 캐리어 가스를 포함할 수 있다. 에칭은 이방성이다.
유전체층(34)의 에칭은 에칭 정지층(32) 상에서 정지한다. 다음으로, 에칭 정지층(32)이 관통 에칭되고, 개구부들(42)이 또한 에칭 정지층(32)을 관통한다. 각 공정은 또한, 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(208)으로서 도시되어 있다. 에칭 화학물질은 에칭 정지층(32)의 재료들 및 층들에 따라 선택된다. 예를 들어, 에칭 정지층(32)이 알루미늄 산화물, 실리콘 산탄화물, 알루미늄 질화물 등을 포함할 때, BCl3, Cl2, CF4, CHF3 등과 같은 에칭 가스들이 사용될 수 있고, 산소(O2)가 추가될 수 있다. 유전체층(34)의 에칭 후에, 아래에 놓인 전도성 피처들(이를테면, 에칭 정지층(32)이 콘택트 플러그들(30) 바로 위에 있을 때 콘택트 플러그들(30))이 드러난다.
도 3에 도시된 바와 같은 예시적인 실시예들에서, 전도성 피처들(30)과 유전체층(28) 양자의 상면들은 개구부들(42)에 드러난다. 대안적인 실시예들에 따르면, 개구부들(42)은 각 전도성 피처들(30)보다 더 좁고, 이로 인해 전도성 피처들(30)의 상면들이 드러나는 한편, 유전체층(28)의 상면은 드러나지 않는다. 대응하는 실시예들이 또한 게이트 스택(92) 및 소스/드레인 콘택트 플러그들(98)이 전도성 피처들(30)에 대응하는 예로서 도 18에 도시된다.
도 4는 희생층(44)의 퇴적을 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(210)으로서 도시되어 있다. 일부 실시예들에 따르면, 희생층(44)은 후속 공정에서 선택적으로 제거될 수 있고, 주변 재료와 반응하지 않는 재료로 형성되거나 이를 포함한다. 일부 실시예들에 따르면, 희생층(44)은 Si와 같은 반도체, 또는 티타늄 산화물(TiOx), 알루미늄 산화물(AlOx), 실리콘 질화물 등과 같은 유전체 재료로 형성될 수 있다. 퇴적은 CVD, ALD, 물리적 증기 퇴적(PVD), PECVD 등과 같은 컨포멀(conformal) 퇴적 공정을 통해 수행될 수 있다. 이에 따라, 희생층(44)의 수평 부분들 및 수직 부분들은 서로 동일하거나 실질적으로 동일하며, 예를 들어, 두께 변화가 약 20% 또는 10%보다 작다.
희생층(44)의 바람직한 두께(T1)는 유전체층(34)의 위치에 관련된다. 예를 들어, 유전체층(34)이 금속화층(M0, M1, 등)을 포함하는 층과 같이 낮은 IMD 층일수록, 두께(T1)는 더 작아질 수 있고, 유전체층(34)이 금속화층(M8, M9, 또는 그 이상)에 대한 층과 같이 높은 IMD 층일수록, 두께(T1)는 더 커질 수 있다. 유사하게, 이웃하는 개구부들(42)의 폭들 및 피치는 또한 하위 층들에 형성될 때 더 작은 값들을 갖고, 상위 층들에 형성될 때 더 큰 값들을 갖는다. 일부 실시예들에 따르면, 두께(T1)는 약 10Å과 약 50Å 사이의 범위 내이다. 퇴적 시간은 약 10초와 약 200초 사이의 범위 내일 수 있다. 퇴적 온도는 약 25℃와 약 50℃ 사이의 범위 내일 수 있다.
도 4는 또한 희생층(44)을 패터닝하기 위한 제1 이방성 에칭 공정(46)을 도시한다. 에칭 공정(46)은 희생층(44)의 퇴적 후에 수행된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(212)으로서 도시되어 있다. 결과적인 구조물은 도 5에 도시되어 있다. 일부 실시예들에 따르면, 에칭은 에칭 가스들로부터 방향성 플라즈마가 생성되며, 건식 에칭 공정을 통해 수행된다. 에칭 가스들은 희생층(44)의 재료에 따라, Cl2, CF4, CHF3, CH4, HBr, CO2, O2 등, 또는 이들의 조합들을 포함할 수 있다. 또한, H2 및 He와 같은 다른 가스들이 추가될 수도 있다. 일부 실시예들에 따르면, 에칭 시간은 약 10초와 약 50초 사이의 범위 내일 수 있다. 에칭 동안의 웨이퍼 온도는 약 25℃와 약 60℃ 사이의 범위 내일 수 있다. 이방성 에칭 공정의 결과로서, 희생층(44)의 수평 부분들이 제거된다. 더 나아가, 개구부들(42)의 바닥들에서, 전도성 피처들(30)이 노출된다. 희생층(44)의 수직 부분들은 희생 링들(44') - 이들은 개구부들(42)의 나머지 부분들을 둘러쌈 - 을 형성하기 위해 개구부들(42) 내에 남겨진다. 희생 링들(44')은 에칭 정지층(32), 유전체층(34), 패드층(36), 및 하드 마스크(38)의 측벽들과 접촉한다.
도 6는 보호층(48)의 퇴적을 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(214)으로서 도시되어 있다. 일부 실시예들에 따르면, 보호층(48)은 희생 링들(44')의 재료와 상이한 재료로 형성되거나 이를 포함한다. 일부 실시예들에 따르면, 보호층(48)은 전도성 재료 또는 유전체 재료로 형성될 수 있다. 전도성 재료는 TaN, TiN 등을 포함할 수 있다. 유전체 재료는 (저온) 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물 등과 같은 산화물을 포함할 수 있다. 보호층(48)의 두께(T2)는 약 20Å과 약 60Å 사이의 범위 내일 수 있다. 퇴적은 CVD, ALD, PVD, PECVD 등과 같은 컨포멀 퇴적 공정을 통해 수행될 수 있다. 이에 따라, 보호층(48)의 수평 부분들 및 수직 부분들은 서로 동일하거나 실질적으로 동일하며, 예를 들어, 두께 변화가 약 20% 또는 10%보다 작다. 일부 실시예들에 따르면, 보호층(48)의 퇴적 시간은 약 10초와 약 200초 사이의 범위 내일 수 있다. 퇴적 온도는 약 100℃보다 높을 수 있고, 약 120℃와 약 200℃ 사이의 범위 내일 수 있다.
도 6은 또한, 보호층(48)을 패터닝하기 위한 보호층(48)의 퇴적 후에 수행되는 제2 이방성 에칭 공정(50)을 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(216)으로서 도시되어 있다. 결과적인 구조물은 도 7에 도시되어 있다. 일부 실시예들에 따르면, 에칭은 에칭 가스들로부터 방향성 플라즈마가 생성되며, 건식 에칭 공정을 통해 수행된다. 에칭 가스들은 보호층(48)의 재료에 따라, Cl2, CF4, CHF3, CH4, HBr, CO2, O2 등, 또는 이들의 조합들을 포함할 수 있다. 또한, H2 및 He와 같은 다른 가스들이 추가될 수도 있다. 이방성 에칭 공정의 결과로서, 보호층(48)의 수평 부분들이 제거된다. 더 나아가, 개구부들(42)의 바닥들에서, 전도성 피처들(30)이 노출된다. 보호층(48)의 수직 부분들은 보호 링들(48')을 형성하기 위해 개구부들(42) 내에 남겨진다. 희생층(44)이 콘택트 플러그들(30) 및 유전체층(28)과 같은 아래에 놓인 피처들의 상면들을 드러내기 위해 에칭되었기 때문에, 보호 링들(48')은 아래에 놓인 피처들, 이를테면 전도성 피처들(30) 또는 유전체층(28)의 상면까지 연장하고 이와 접촉할 수 있다. 일부 실시예들에 따르면, 에칭 시간은 약 10초와 약 50초 사이의 범위 내일 수 있다. 에칭 공정 동안 웨이퍼의 온도는 약 25℃와 약 60℃ 사이의 범위 내일 수 있다.
도 8 내지 도 10은 전도성 피처들(56)(도 10)의 형성을 도시한다. 도 8을 참조하면, 배리어층(52)이 퇴적된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(218)으로서 도시되어 있다. 일부 실시예들에 따르면, 배리어층(52)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성되거나 이를 포함한다. 배리어층(52)은 컨포멀 층으로서 형성될 수 있으며, 이는 CVD, ALD, PVD 등을 사용하여 퇴적될 수 있다. 배리어층(52)의 형성 후에, 금속 시드층(도시되지 않음)이 형성된다. 금속 시드층은 구리로 형성되거나 이를 포함할 수 있고, 예를 들어, PVD를 사용하여 형성될 수 있다.
도 9는 전도성 재료(54)의 퇴적을 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(220)으로서 도시되어 있다. 일부 실시예들에 따르면, 전도성 재료(54)는 구리 또는 구리 합금, 코발트, 텅스텐, 알루미늄 등, 또는 이들의 조합들을 포함한다. 퇴적 공정은 전기 화학적 도금(Electro Chemical Plating, ECP), 무전해 도금, CVD 등을 포함할 수 있다. 전도성 재료(54)는 개구부들(42)을 완전히 채운다.
대안적인 실시예들에 따르면, 배리어층(52)과 전도성 재료(54) 양자를 퇴적하는 대신, 단일의 균질한 재료가 개구부들(42)을 채우기 위해 퇴적되어, 결과적인 전도성 피처들(56)에 배리어가 없게 된다.
다음으로, 전도성 재료(54) 및 배리어층(52)의 과잉 부분들을 제거하기 위해 화학 기계적 연마(CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(222)으로서 도시되어 있다. 평탄화 공정은 유전층(34)의 상면 상에서, 또는 패드층(36)의 상면 상에서 정지될 수 있다. 평탄화 공정은 또한, 유전체층(34)의 상부 부분이 제거될 때까지 수행될 수 있다. 결과적인 구조물은 도 10에 도시되어 있다. 본 설명 전반에 걸쳐, 전도성 재료(54) 및 배리어층(52)의 나머지 부분들은 전도성 피처들(56)로서 총칭되며, 이들은 금속 라인들, 금속 비아들, 콘택트 플러그들 등일 수 있다. 보호 링들(48')은 대응하는 전도성 피처들(56)을 둘러싸고, 희생 링들(44')은 대응하는 보호 링들(48')을 둘러싼다.
도 11a는 금속 캡들(58)의 선택적 형성을 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(224)으로서 도시되어 있다. 일부 실시예들에 따르면, 금속 캡들(58)은 금속 캡들(58)이 희생 링들(44') 및 유전체층(34)의 노출된 표면들 상에는 아니고, 전도성 피처들(56)의 노출된 표면들 상에 선택적으로 퇴적되도록, 선택적 퇴적 공정을 통해 형성된다. 보호 링들(48')이 전도성 재료로 형성될 때, 금속 캡들(58)은 보호 링들(48') 상에 연장될 수 있으며, 이 연장 부분들은 점선들(58'')로 나타내어진다. 그렇지 않고, 보호 링들(48')이 유전체 재료로 형성될 때, 금속 캡들(58)은 보호 링들(48) 상에 연장될 수도 있고 연장되지 않을 수도 있다. 이러한 실시예들에 따르면, 금속 캡들(58) 전체는 유전체층(34)의 상면보다 높다. 퇴적 공정은 예를 들어, 금속 캡들(58)의 두께를 제어함으로써, 금속 캡들(58)의 횡측 연장부들이 희생 링들(44')의 상부 상에 연장되지 않거나, 또는 부분적으로 희생 링들(44')의 상부 상에 연장되도록 제어된다. 금속 캡들(58)의 형성 후에, 희생층(44)의 상면의 충분한 부분들이 노출된 채로 남는다. 일부 실시예들에 따르면, 선택적 퇴적 공정은 ALD 또는 CVD를 통해 수행될 수 있다. 일부 실시예들에 따르면, 금속 캡들(58)은 코발트(Co), 텅스텐(W), CoWP, CoB, 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti), 철(Fe), 또는 이들의 조합들로 형성되거나 이를 포함한다. 금속 캡들(58)이 퇴적될 때, 전구체는 금속 할로겐화물(이를테면, WCl5) 또는 금속 유기 재료 및 환원제, 이를테면 H2를 포함할 수 있다.
도 12는 에어 스페이서(60)를 형성하기 위한 희생 링들(44')의 제거를 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(226)으로서 도시되어 있다. 에어 스페이서(60)는 희생층(44)의 컨포멀함으로 인해 실질적으로 균일한 두께(횡측 치수)를 가지며, 예를 들어, 에어 스페이서의 대부분의 부분들의 두께들은 약 20%보다 작은 변화를 갖는다. 일부 실시예들에 따르면, 희생층(44)은 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있는 등방성 에칭 공정을 사용하여 에칭된다. 예를 들어, 건식 에칭 공정이 수행될 때, 에칭 가스는 희생 링들(44')의 재료에 따라, HF, NF3, O2, CO2, H2, NH3, Cl2, CxFy(이를테면, CF4), CHF3, CH4, HBr, He 등, 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에 따르면, 건식 에층 공정의 에칭 시간은 약 10초와 약 60초 사이의 범위 내일 수 있다. 에칭 공정 동안 웨이퍼의 온도는 약 60℃보다 낮을 수 있고, 약 25℃와 약 60℃ 사이의 범위 내일 수 있다.
습식 에칭 공정이 수행될 때, 에칭 화학물질은 HF 용액, 암모니아수(NH4OH), 인산 등을 포함할 수 있다. 일부 실시예들에 따르면, 습식 에층 공정의 에칭 시간은 약 10초와 약 60초 사이의 범위 내일 수 있다. 에칭 공정에서 웨이퍼의 온도는 약 50℃보다 낮을 수 있고, 약 20℃와 약 50℃ 사이의 범위 내일 수 있다.
도 11a와 도 12는 조합하여 금속 캡들(58)이 먼저 형성된 다음, 에어 스페이서들(60)의 형성이 이어지는 일 실시예를 개시한다. 대안적인 실시예들에 따르면, 에어 스페이서들(60)을 형성하기 위해 희생 링들(44')의 제거가 먼저 수행된 다음, 금속 캡들(58)의 형성이 이어진다. 이 실시예는 도 11b와 도 12에 조합하여 도시된다. 도 11b를 참조하면, 에어 스페이서들(60)을 형성하기 위해 희생 링들(44')이 제거된다. 그 후, 금속 캡들(58)이 선택적으로 퇴적된다. 결과적인 구조물은 또한 도 12에 도시되어 있다.
일부 실시예들에 따르면, 금속 캡들(58)은 도 11a에 도시된 실시예들이 채택될 때 전도성 피처들(56) 바로 위의 영역들에서 제한된다. 도 11b에 도시된 실시예들이 채택될 때, 금속 캡들(58)은 오버행들을 형성하기 위해 약간 옆으로 연장하는 부분들을 포함할 수도 있고 포함하지 않을 수도 있다. 오버행들은 전도성 피처들(56)의 - 에어 스페이서들(60)과 대면하는 - 측벽들의 상부 부분들과 접촉할 수 있다. 예를 들어, 도 12는 금속 캡들(58)의 연장 부분들을 나타내는 점선(58')을 개략적으로 도시한다. 금속 캡들(58)의 연장 부분들(58')은 에어 스페이서들(60)의 상부 부분들 내로 연장될 수 있다. 더 나아가, 연장 부분들(58')은 유전체층(34)으로부터 일부 이격될 수 있거나, 또는 유전체층(34)의 가장 가까운 부분과 접촉할 정도로 충분하게 연장될 수 있다. 이에 따라, 금속 캡들(58)은 에어 스페이서들(60)을 개방된 채로 남겨 둘 수 있거나, 에어 스페이서들(60)을 부분적으로 또는 완전히 시일링할 수 있다.
에어 스페이서들(60)은 1.0과 동일한 k 값들을 가지며, 이는 다른 유전체 재료들, 심지어 로우 k 유전체 재료들보다도 작다. 에어 스페이서들의 형성으로, 이웃하는 전도성 피처들(56) 사이의 기생 용량이 감소된다.
도 12에 도시된 바와 같이, 에어 스페이서들(60)은 유전체층(이를테면, ILD(28) 및 전도성 피처들(이를테면, 콘택트 플러그들(30))과 같은 아래에 놓인 피처들의 상면까지 연장될 수 있다. 보호층(48)(도 6)의 퇴적 전에 희생층(44)의 수평 부분들이 제거되기 때문에(도 5), 보호층(48)은 희생층(44)의 수평 부분들 상에 연장되지 않는다. 이에 따라, 보호 링들(48')은 콘택트 플러그들(30)(콘택트 플러그들(30)이 충분히 넓을 때) 또는 유전체층(28)과 같은 아래에 놓인 피처들의 상면까지 내내 연장될 수 있다. 그 결과, 도 12에 도시된 구조물에서, 보호 링들(48')은 배리어층(52)의 측벽들을 완전히 보호하고, 배리어층(52)의 어떠한 부분도 에어 스페이서들(60)에 노출되지 않는다. 따라서, 산소가 배리어층(52)의 바닥 부분에 접근하여 이를 산화시킬 수 없다.
비교로서, 보호층(48)의 퇴적 후에 희생층(44)과 보호층(48) 양자의 수평 부분들이 제거되는 경우, 점선 영역들(62) 내의 보호층(48)의 바닥 부분들은 희생층(44)의 일부 수평 부분들로 대체될 것이다. 그 결과, 희생층(44)의 제거 후에, 점선 영역들(62) 내의 희생층(44)의 부분들도 제거될 것이다. 배리어층(52)의 바닥 부분들의 측벽들은 산소 및 희생 링들(44')을 제거하기 위한 화학물질에 노출되었을 수 있어, 산화 및 손상을 초래하며, 이로 인해 전도성 피처들의 저항의 증가 및 결과적인 회로들의 성능의 저하를 초래할 것이다.
일부 실시예들에 따르면, 희생 링들(44')의 제거 후에, 공정 가스를 사용하여 퍼징 공정이 수행된다. 일부 실시예들에 따르면, 공정 가스는 아르곤, N2, 및/또는 기타를 포함할 수 있다. 퍼징 공정은 약 1분과 약 10분 사이의 범위 내의 시구간 동안 수행될 수 있다. 또한, 열 어닐링 공정이 수행될 수 있으며, 이는 퍼징 공정과 동시에, 또는 퍼징 공정 전에 또는 후에 수행될 수 있다. 열 어닐링 시, 웨이퍼 온도는 약 300℃와 약 400℃ 사이의 범위 내일 수 있다. 퍼징 공정은 수분을 제거하고, 배리어층(52)의 바닥 부분과 같은 금속의 산화를 방지할 수 있다(이는 실시예 2임에 유의한다).
도 13은 에칭 정지층(64)의 형성을 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(228)으로서 도시되어 있다. 에칭 정지층(64)은 금속 캡들(58)과 접촉하고, 에어 스페이서(60)(아직 시일링되지 않은 경우)를 밀봉한다. 일부 실시예들에 따르면, 에칭 정지층(64)은 SiN, SiC, SiON, SiOC, SiCN, 또는 이들의 조합들로부터 선택되는 재료로 형성될 수 있다. 에칭 정지층(64)은 또한, 금속 산화물, 금속 질화물 등을 포함할 수도 있다. 에칭 정지층(64)은 균질한 재료로 형성된 단일층, 또는 복수의 유전체 서브층들을 포함하는 복합층일 수 있다. 본 개시의 일부 실시예들에 따르면, 에칭 정지층(64)은 AlN 층, AlN 층 위의 SiOC 층, 및 SiOC층 위의 AlOx 층을 포함할 수 있는 복합 층이다. AlN 층과 같은 바닥 층은 구리 유출을 방지할 수 있고, 상부 층들은 에칭을 정지하기 위해 사용된다.
도 14 내지 도 16은 일부 실시예들에 따른 듀얼 다마신 구조물의 형성을 도시한다. 도 14를 참조하면, 유전체층(66)이 퇴적된다. 각 공정은 또한, 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(228)으로서 도시되어 있다. 유전체층(66)은 로우 k 유전체 재료로 형성될 수 있으며, 이는 유전체층(34)을 형성하기 위한 후보 재료들의 동일한(또는 상이한) 군으로부터 선택될 수 있다. 트렌치(70) 및 비아 개구부(68)가 유전체층(66) 내에 형성된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(230)으로서 도시되어 있다. 본 개시의 일부 실시예들에 따르면, 트렌치(70)의 패턴들을 규정하기 위해 금속 하드 마스크(도시되지 않음)가 형성되고 패터닝된다. 비아 개구부를 형성하기 위해 유전체층(66)을 에칭하기 위해 포토리소그래피 공정이 수행된다. 비아 개구부는 유전체층(66)의 상면으로부터 유전체층(66)의 상면과 바닥면 사이의 중간 레벨까지 연장된다. 그 후, 금속 하드 마스크를 에칭 마스크로서 사용하여 유전체층(66)을 에칭하고 트렌치(70)를 형성하기 위해 이방성 에칭 공정이 수행된다. 트렌치(70)가 형성됨과 동시에, 비아 개구부는 금속 캡(58)까지 하방으로 연장되며, 이로 인해 비아 개구부(68)를 형성한다. 트렌치(70)를 형성하기 위한 에칭은 시간 모드를 사용하여 수행될 수 있다. 대안적인 실시예들에 따르면, 비아 개구부(68) 및 트렌치(70)는 별개의 포토리소그래피 공정들로 형성된다. 예를 들어, 제1 포토리소그래피 공정에서, 비아 개구부(68)가 금속 캡(58)까지 아래로 연장되게 형성된다. 제2 리소그래피 공정에서, 트렌치(70)가 형성된다.
도 15를 참조하면, 희생 링들(72A 및 72B)을 포함하는 패터닝된 희생층(72)이 형성된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(232)으로서 도시되어 있다. 희생층(72)의 형성 공정은 컨포멀 희생층을 퇴적하는 것, 및 그 후 컨포멀 희생층의 수평 부분들을 제거하기 위해 이방성 에칭 공정을 수행하는 것을 포함한다. 후보 재료들 및 공정 세부사항들은 본질적으로 도 4 및 도 5를 참조하여 논의되었던 것과 동일하고, 여기서 반복되지 않는다. 희생층(72)은 제1 링(72A)을 형성하기 위한 트렌치(70) 내의 제1 수직 부분, 및 제2링(72B)를 형성하기 위한 비아 개구부(68) 내의 제2 수직 부분을 포함한다. 제1 링(72A)은 제2 링(72B)보다 크고, 이와 단절되어 있다.
패터닝된 희생층(72)의 형성 후에, 패터닝된 보호층(74)이 형성된다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(234)으로서 도시되어 있다. 보호층(74)의 형성 공정은 또한 컨포멀 보호층을 퇴적하는 것, 및 그 후 컨포멀 보호층의 수평 부분들을 제거하기 위해 이방성 에칭 공정을 수행하는 것을 포함한다. 후보 재료들 및 공정 세부사항들은 본질적으로 도 6 및 도 7를 참조하여 논의되었던 것과 동일하고, 여기서 반복되지 않는다. 보호층(74)은 제1 링(74A)을 형성하기 위한 트렌치(70) 내의 제1 수직 부분, 및 제2링(74B)를 형성하기 위한 비아 개구부(68) 내의 제2 수직 부분을 포함한다. 제1 링(74A)은 제2 링(74B)보다 크고, 제2 링(74B)과 단절되어 있다.
다음으로, 도 16을 참조하면, 확산 배리어(76) 및 금속 재료(78)가 퇴적된다. 재료들 및 형성 공정들은 도 9 및 도 10을 참조하여 논의되었던 것과 유사하고, 세부사항들은 여기서 반복되지는 않는다. 확산 배리어(76) 및 금속 재료(78)의 퇴적 후에, 평탄화 공정이 수행되어, 확산 배리어(76) 및 금속 재료(78)를 포함하는 비아(80) 및 금속 라인(82)을 형성한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(236)으로서 도시되어 있다. 비아(80) 및 금속 라인(82) 각각은 보호 링 및 희생 링에 의해 둘러싸인다.
도 17a는 웨이퍼(20)의 상부로부터 볼 때 링인 에어 스페이서(84)를 형성하는 희생 링(72A)의 제거를 도시한다. 각 공정은 도 19에 도시된 바와 같은 공정 흐름(200)에서 공정(238)으로서 도시되어 있다. 제거는 또한 등방성 에칭 공정을 통해 수행될 수 있다. 결과적인 에어 스페이서(84)는 유전체층(66)의 아래에 놓인 부분의 상면까지 연장될 수 있고, 이에 노출될 수 있다. 보호 링(74A)은 유전체층(66)의 하부 부분의 상면까지 연장되고, 이로 인해 금속 라인(82) 내의 배리어층(76)의 바닥 부분이 산화되는 것을 방지한다.
희생 링(72B)은 제거될 수 없기 때문에, 희생 링(72B)은 최종 구조물에 남겨질 것이다. 희생 링(72B)은 에어 스페이서들 및 로우 k 유전체 재료에 비해 증가된 기생 커패시턴스를 초래할 것으로 이해된다. 그러나, 비아들(80)은 횡측으로 짧고, 이웃하는 비아들로부터 더 긴 거리를 가질 가능성이 크다. 이에 따라, 기생 용량의 불리한 증가는 에어 스페이서(84)의 형성으로 인한 기생 용량의 감소에 비해 작다. 대안적으로, 기생 용량의 감소는 기생 용량의 증가를 상쇄시킨다.
도 17a는 또한, 금속 캡들(58)을 형성하기 위한 후보 재료들 및 후보 방법들의 동일한 군으로부터 각각 선택되는 재료 및 방법으로 형성될 수 있는 금속 캡(86)의 형성을 도시한다. 금속 캡(86)은 에어 스페이서들(84)의 형성 전에 또는 후에 형성될 수 있으며, 이는 도 11a 및 도 11b에 도시된 실시예들과 유사하다. 또한, 금속 캡(86)이 에어 스페이서들(84)의 형성 후에 형성될 때, (금속 캡들(86)의) 연장 부분들(86')은 유전체층(66)의 상면 아래로 형성되고 연장될 수 있다. 대안적으로, 금속 캡(86)이 에어 스페이서들(84)의 형성 전에 형성될 때에는, 에어 스페이서들(84)의 바로 위에 있는 연장 부분들(86')을 포함한 희생층(72) 전체가 유전체층(66)의 상면 아래로 연장되지 않을 것이다. 그 후, 에칭 정지층(88)이 퇴적될 수 있다.
도 17b는 대안적인 실시예들에 따른 에어 갭 프리 비아(80') 및 금속 라인(82')의 형성을 도시한다. 이러한 실시예들은 비아들(80') 및 금속 라인(82')에 대해 어떠한 희생층 및 보호층도 형성되지 않고, 이에 따라 에어 스페이서들이 형성되지 않는다는 점을 제외하고는 도 15a에 도시된 실시예들과 유사하다. 이에 따라, 비아(80') 및 금속 라인(82')은 주변 유전체층(66)의 측벽들과 물리적으로 접촉한다. 도 17b가 에어 갭 프리 비아(80') 및 금속 라인(82')이 전도성 피처들(56) 바로 위에 있는 것을 도시하지만, 대안적인 실시예들에 따르면, 도 17a에 도시된 바와 같은 에어 스페이서(84)가 유전체층(34) 바로 위의 유전체층 내에 형성될 수 있는 한편, 에어 갭 프리 비아(80') 및 금속 라인(82')은 에어 스페이서(84)가 형성되는 층 위의 유전체층들 내에 형성된다. 이는 기생 커패시턴스 문제가 하부 금속층들에서보다 상부 금속층들에서 덜 심각하고, 이로 인해 에어 스페이서들이 상부 금속층들이 아니라 하부 금속층들 내에 형성되기 때문이다.
도 17c는 일부 실시예들에 따른 에어 스페이서(60 또는 84), 보호층(48' 또는 74A), 및 대응하는 전도성 피처들(56 또는 82)의 상면도를 도시한다. 도 17c에 도시된 바와 같이, 에어 스페이서(60 또는 84)는 대응하는 전도성 피처(56/82)를 둘러싸는 완전한 링을 형성할 수 있다. 에어 스페이서(60 또는 84)는 실질적으로 균일한 폭(W1')을 가질 수 있다(예를 들어, 변화가 약 10%보다 작음). 폭(W1')은 대응하는 에어 스페이서들(60, 84)의 중간 높이에서 측정될 수 있다. 에어 스페이서(60)의 폭(W1')은 에어 스페이스(84)의 폭(60)과 동일하거나 상이할 수 있다. 또한, 단면도로부터 보일 때, 에어 스페이서(60)는 상단으로부터 바닥까지 실질적으로 균일한 폭을 가질 수 있고(예를 들어, 변화가 약 20%보다 작거나 약 10%보다 작음), 에어 스페이서(84)는 상단으로부터 바닥까지 실질적으로 균일한 폭을 가질 수 있다(예를 들어, 변화가 약 20%보다 작거나 약 10%보다 작음).
도 18은 콘택트 플러그들을 둘러싸는 에어 스페이서들의 형성을 도시하며, 이들은 소스/드레인 콘택트 플러그들(98) 및 게이트 스택(92) 위에서 이들과 접촉한다. 일부 실시예들에 따르면, 트랜지스터(90)가 반도체 기판(24)의 상면에 형성된다. 트랜지스터(90)는 게이트 스택(92) 및 소스/드레인 영역들(94)을 포함한다. 소스/드레인 실리사이드 영역들(96)은 소스/드레인 영역들(94) 위에서 이들과 접촉하여 형성된다. 소스/드레인 콘택트 플러그들(98)은 소스/ 드레인 영역들(96) 위에 형성되고 이들에 연결된다. 전도성 피처들(56)은 일부 실시예들에 따라 게이트 스택(92) 및 소스/드레인 콘택트 플러그들(98) 위에 형성되고 이들에 연결되며, 에어 스페이서들(60)이 전도성 피처들(56)을 둘러싼다.
본 개시의 실시예들은 몇몇 바람직한 특징들을 갖는다. 에어 스페이서들을 형성함으로써, 이웃하는 전도성 피처들 사이의 기생 용량이 감소될 수 있다. 보호층의 퇴적 및 이방성 에칭 이전에 희생층에 대해 이방성 에칭 공정을 수행함으로써, 보호층은 그 사이에 어떠한 갭도 두지 않고 아래에 놓인 피처들의 상면까지 연장될 수 있다. 이는 전도성 피처들의 배리어층들과 같은 전도성 피처들의 바닥 부분의 산화 및 손상을 방지한다.
본 개시의 일부 실시예들에 따르면, 방법은 개구부를 형성하기 위해 유전체층을 에칭하는 단계 - 유전체층 아래에 놓인 제1 전도성 피처가 개구부에 노출됨 -; 개구부 내로 연장되는 희생 스페이서층을 퇴적하는 단계; 희생 스페이서층을 에칭하기 위한 제1 에칭 공정을 수행하는 단계 - 개구부의 바닥에서의 희생 스페이서층의 제1 바닥 부분이 제1 전도성 피처를 드러내기 위해 제거되고, 개구부 내의 그리고 유전체층의 측벽 상의 희생 스페이서층의 제1 수직 부분이 희생 링을 형성하기 위해 남겨짐-; 개구부 내로 그리고 희생 링 상에 연장되는 보호층을 퇴적하는 단계; 보호층을 에칭하기 위한 제2 에칭 공정을 수행하는 단계 - 보호층의 제2 바닥 부분은 제1 전도성 피처를 드러내기 위해 제거되고, 개구부 내의 보호층의 제2 수직 부분이 보호 링을 형성하기 위해 남겨짐 -; 개구부 내에 제2 전도성 피처를 형성하는 단계 - 제2 전도성 피처는 희생 링에 의해 둘러싸이고, 제1 전도성 피처 위에서 이에 전기적으로 커플링됨 -; 및 에어 스페이서를 형성하기 위해 희생 링을 제거하는 단계를 포함한다. 일 실시예에서, 희생 스페이서층을 퇴적하는 단계는 컨포멀(conformal) 퇴적 공정을 포함한다. 일 실시예에서, 본 방법은 제2 전도성 피처 위에 금속 캡핑층을 형성하는 단계를 더 포함하며, 금속 캡핑층은 에어 스페이서 내로 연장되는 연장 부분을 포함한다. 일 실시예에서, 제1 에칭 공정 및 제2 에칭 공정은 이방성 에칭 공정들을 포함한다. 일 실시예에서, 희생 스페이서층을 퇴적하는 단계는 실리콘층을 퇴적하는 단계를 포함한다. 일 실시예에서, 개구부가 형성된 후에, 아래에 놓인 피처의 상면이 노출되고, 보호 링은 상면과 물리적으로 접촉하는 바닥면을 포함한다. 일 실시예에서, 보호 링은 유전체 재료를 포함한다. 일 실시예에서, 보호 링은 전도성 재료를 포함한다. 일 실시예에서, 제2 전도성 피처를 형성하는 단계는 개구부 내로 연장되고 보호 링과 접촉하는 전도성 배리어층을 퇴적하는 단계; 및 전도성 배리어 층 상에 전도성 영역을 퇴적하는 단계를 포함한다. 일 실시예에서, 제2 전도성 피처는 보호 링에 의해 에어 스페이서와 완전히 분리된다. 일 실시예에서, 개구부는 트렌치, 및 트렌치 아래에 놓인 비아 개구부를 포함하고, 희생 링은 트렌치 내에 있으며, 제1 에칭 공정은 비아 개구부 내에 추가적인 희생 링을 또한 형성한다. 일 실시예에서, 보호 링은 에어 스페이서와 대면하는 측벽을 포함한다.
본 개시의 일부 실시예들에 따르면, 구조물은 제1 전도성 피처; 제1 전도성 피처 위의 제1 에칭 정지층; 1 에칭 정지층 위의 유전체층; 유전체층 및 제1 에칭 정지층 내의 제2 전도성 피처 - 제2 전도성 피처는 제1 전도성 피처 위에서 이와 접촉함 -; 제2 전도성 피처를 둘러싸는 에어 스페이서 - 제2 전도성 피처의 측벽들이 에어 스페이서에 노출됨 -; 및 제2 전도성 피처를 둘러싸는 보호 링 - 보호 링은 제2 전도성 피처를 에어 스페이서와 완전히 분리시킴 - 을 포함하는, 구조물. 일 실시예에서, 본 구조물은 추가적인 유전체층을 더 포함하며, 제1 전도성 피처는 추가적인 유전체층 내에 있고, 보호 링은 제1 전도성 피처 및 추가적인 유전체층 중 적어도 하나와 접촉하는 바닥면을 갖는다. 일 실시예에서, 본 구조물은 유전체층 및 제2 전도성 피처 위에서 이들과 접촉하는 제2 에칭 정지층을 더 포함한다. 일 실시예에서, 보호 링은 제2 전도성 피처를 에어 스페이서와 완전히 분리시키며, 제2 전도성 피처의 어떠한 부분도 에어 스페이서의 임의의 부분에 노출되지 않는다. 일 실시예에서, 보호 링은 전도성 재료를 포함한다.
본 개시의 일부 실시예들에 따르면, 구조물은 제1 유전체층; 제1 유전체층 내의 제1 전도성 피처; 제1 전도성 피처 위에서 이에 전기적으로 커플링되는 제2 전도성 피처 - 제2 전도성 피처는 확산 배리어; 및 확산 배리어에 의해 둘러싸인 금속 재료를 포함함 -; 제2 전도성 피처를 둘러싸고 이와 접촉하는 보호층 - 보호층은 제1 유전체층 및 제1 전도성 피처 중 적어도 하나의 상면과 접촉함 -; 보호층을 둘러싸는 에어 스페이서; 및 에어 스페이서를 둘러싸는 유전체층을 포함한다. 일 실시예에서, 보호층은 유전체 재료를 포함한다. 일 실시예에서, 제2 전도성 피처는 보호층에 의해 에어 스페이서와 완전히 분리된다.
전술한 내용은 당업자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 개략적으로 설명한다. 당업자들은 본원에서 소개된 실시예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 당업자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 방법으로서,
개구부를 형성하기 위해 유전체층을 에칭하는 단계 - 유전체층 아래에 놓인 제1 전도성 피처가 개구부에 노출됨 -;
개구부 내로 연장되는 희생 스페이서층을 퇴적하는 단계;
희생 스페이서층을 에칭하기 위한 제1 에칭 공정을 수행하는 단계 - 개구부의 바닥에서의 희생 스페이서층의 제1 바닥 부분이 제1 전도성 피처를 드러내기 위해 제거되고, 개구부 내의 그리고 유전체층의 측벽 상의 희생 스페이서층의 제1 수직 부분이 희생 링을 형성하기 위해 남겨짐-;
개구부 내로 그리고 희생 링 상에 연장되는 보호층을 퇴적하는 단계;
보호층을 에칭하기 위한 제2 에칭 공정을 수행하는 단계 - 보호층의 제2 바닥 부분은 제1 전도성 피처를 드러내기 위해 제거되고, 개구부 내의 보호층의 제2 수직 부분이 보호 링을 형성하기 위해 남겨짐 -;
개구부 내에 제2 전도성 피처를 형성하는 단계 - 제2 전도성 피처는 희생 링에 의해 둘러싸이고, 제1 전도성 피처 위에서 이에 전기적으로 커플링됨 -; 및
에어 스페이서를 형성하기 위해 희생 링을 제거하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 희생 스페이서층을 퇴적하는 단계는 컨포멀(conformal) 퇴적 공정을 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 제2 전도성 피처 위에 금속 캡핑층을 형성하는 단계를 더 포함하며, 금속 캡핑층은 에어 스페이서 내로 연장되는 연장 부분을 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 제1 에칭 공정 및 제2 에칭 공정은 이방성 에칭 공정들을 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 희생 스페이서층을 퇴적하는 단계는 실리콘층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 개구부가 형성된 후에, 아래에 놓인 피처의 상면이 노출되고, 보호 링은 상면과 물리적으로 접촉하는 바닥면을 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서, 보호 링은 유전체 재료를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서, 보호 링은 전도성 재료를 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서, 제2 전도성 피처를 형성하는 단계는:
개구부 내로 연장되고 보호 링과 접촉하는 전도성 배리어층을 퇴적하는 단계; 및
전도성 배리어 층 상에 전도성 영역을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 1에 있어서, 제2 전도성 피처는 보호 링에 의해 에어 스페이서와 완전히 분리되는 것인, 방법.
실시예 11. 실시예 1에 있어서, 개구부는 트렌치, 및 트렌치 아래에 놓인 비아 개구부를 포함하고, 희생 링은 트렌치 내에 있으며, 제1 에칭 공정은 비아 개구부 내에 추가적인 희생 링을 또한 형성하는 것인, 방법.
실시예 12. 실시예 11에 있어서, 보호 링은 에어 스페이서와 대면하는 측벽을 포함하는 것인, 방법.
실시예 13. 구조물로서,
제1 전도성 피처;
제1 전도성 피처 위의 제1 에칭 정지층;
1 에칭 정지층 위의 유전체층;
유전체층 및 제1 에칭 정지층 내의 제2 전도성 피처 - 제2 전도성 피처는 제1 전도성 피처 위에서 이와 접촉함 -;
제2 전도성 피처를 둘러싸는 에어 스페이서 - 제2 전도성 피처의 측벽들이 에어 스페이서에 노출됨 -; 및
제2 전도성 피처를 둘러싸는 보호 링 - 보호 링은 제2 전도성 피처를 에어 스페이서와 완전히 분리시킴 - 을 포함하는, 구조물.
실시예 14. 실시예 13에 있어서, 추가적인 유전체층을 더 포함하며, 제1 전도성 피처는 추가적인 유전체층 내에 있고, 보호 링은 제1 전도성 피처 및 추가적인 유전체층 중 적어도 하나와 접촉하는 바닥면을 갖는 것인, 구조물.
실시예 15. 실시예 13에 있어서, 유전체층 및 제2 전도성 피처 위에서 이들과 접촉하는 제2 에칭 정지층을 더 포함하는, 구조물.
실시예 16. 실시예 13에 있어서, 보호 링은 제2 전도성 피처를 에어 스페이서와 완전히 분리시키며, 제2 전도성 피처의 어떠한 부분도 에어 스페이서의 임의의 부분에 노출되지 않는 것인, 구조물.
실시예 17. 실시예 13에 있어서, 보호 링은 전도성 재료를 포함하는 것인, 구조물.
실시예 18. 구조물로서,
제1 유전체층;
제1 유전체층 내의 제1 전도성 피처;
제1 전도성 피처 위에서 이에 전기적으로 커플링되는 제2 전도성 피처 - 제2 전도성 피처는:
확산 배리어; 및
확산 배리어에 의해 둘러싸인 금속 재료를 포함함 -;
제2 전도성 피처를 둘러싸고 이와 접촉하는 보호층 - 보호층은 제1 유전체층 및 제1 전도성 피처 중 적어도 하나의 상면과 접촉함 -;
보호층을 둘러싸는 에어 스페이서; 및
에어 스페이서를 둘러싸는 유전체층을 포함하는, 구조물.
실시예 19. 실시예 18에 있어서, 보호층은 유전체 재료를 포함하는 것인, 구조물.
실시예 20. 실시예 18에 있어서, 제2 전도성 피처는 보호층에 의해 에어 스페이서와 완전히 분리되는 것인, 구조물.

Claims (10)

  1. 방법으로서,
    개구를 형성하기 위해 유전체층을 에칭하는 단계 - 상기 유전체층 아래에 놓인 제1 전도성 피처가 상기 개구에 노출됨 -;
    상기 개구 내로 연장되는 희생 스페이서층을 퇴적하는 단계;
    상기 희생 스페이서층을 에칭하기 위한 제1 에칭 공정을 수행하는 단계 - 상기 개구의 바닥에서의 상기 희생 스페이서층의 제1 바닥 부분이 상기 제1 전도성 피처를 드러내기 위해 제거되고, 상기 개구 내의 그리고 상기 유전체층의 측벽 상의 상기 희생 스페이서층의 제1 수직 부분이 희생 링을 형성하기 위해 남겨짐-;
    상기 개구 내로 그리고 상기 희생 링 상에 연장되는 보호층을 퇴적하는 단계;
    상기 보호층을 에칭하기 위한 제2 에칭 공정을 수행하는 단계 - 상기 보호층의 제2 바닥 부분은 상기 제1 전도성 피처를 드러내기 위해 제거되고, 상기 개구 내의 상기 보호층의 제2 수직 부분이 보호 링을 형성하기 위해 남겨짐 -;
    상기 개구 내에 제2 전도성 피처를 형성하는 단계 - 상기 제2 전도성 피처는 상기 희생 링에 의해 둘러싸이고, 상기 제1 전도성 피처 위에서 이에 전기적으로 커플링됨 -; 및
    에어 스페이서를 형성하기 위해 상기 희생 링을 제거하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 희생 스페이서층을 퇴적하는 단계는 컨포멀(conformal) 퇴적 공정을 포함하는 것인, 방법.
  3. 제1항에 있어서, 상기 제2 전도성 피처 위에 금속 캡핑층을 형성하는 단계를 더 포함하며, 상기 금속 캡핑층은 상기 에어 스페이서 내로 연장되는 연장 부분을 포함하는 것인, 방법.
  4. 제1항에 있어서, 상기 제1 에칭 공정 및 상기 제2 에칭 공정은 이방성 에칭 공정들을 포함하는 것인, 방법.
  5. 구조물로서,
    제1 전도성 피처;
    상기 제1 전도성 피처 위의 제1 에칭 정지층;
    상기 1 에칭 정지층 위의 유전체층;
    상기 유전체층 및 상기 제1 에칭 정지층 내의 제2 전도성 피처 - 상기 제2 전도성 피처는 상기 제1 전도성 피처 위에서 이와 접촉함 -;
    상기 제2 전도성 피처를 둘러싸는 에어 스페이서 - 상기 제2 전도성 피처의 측벽들이 상기 에어 스페이서에 노출됨 -; 및
    상기 제2 전도성 피처를 둘러싸는 보호 링 - 상기 보호 링은 상기 제2 전도체 피처를 상기 에어 스페이서와 완전히 분리시킴 - 을 포함하는, 구조물.
  6. 제5항에 있어서, 추가적인 유전체층을 더 포함하며, 상기 제1 전도성 피처는 상기 추가적인 유전체층 내에 있고, 상기 보호 링은 상기 제1 전도성 피처 및 상기 추가적인 유전체층 중 적어도 하나와 접촉하는 바닥면을 갖는 것인, 구조물.
  7. 제5항에 있어서, 상기 유전체층 및 상기 제2 전도성 피처 위에서 이들과 접촉하는 제2 에칭 정지층을 더 포함하는, 구조물.
  8. 제5항에 있어서, 상기 보호 링은 상기 제2 전도성 피처를 상기 에어 스페이서와 완전히 분리시키며, 상기 제2 전도성 피처의 어떠한 부분도 상기 에어 스페이서의 임의의 부분에 노출되지 않는 것인, 구조물.
  9. 제5항에 있어서, 상기 보호 링은 전도성 재료를 포함하는 것인, 구조물.
  10. 구조물로서,
    제1 유전체층;
    상기 제1 유전체층 내의 제1 전도성 피처;
    상기 제1 전도성 피처 위에서 이에 전기적으로 커플링되는 제2 전도성 피처 - 상기 제2 전도성 피처는:
    확산 배리어; 및
    상기 확산 배리어에 의해 둘러싸인 금속 재료를 포함함 -;
    상기 제2 전도성 피처를 둘러싸고 이와 접촉하는 보호층 - 상기 보호층은 상기 제1 유전체층 및 상기 제1 전도성 피처 중 적어도 하나의 상면과 접촉함 -;
    상기 보호층을 둘러싸는 에어 스페이서; 및
    상기 에어 스페이서를 둘러싸는 유전체층을 포함하는, 구조물.
KR1020220040357A 2021-06-17 2022-03-31 희생층 및 보호층을 개별적으로 에칭하는 것에 의한 산화 감소 KR20220168965A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163211772P 2021-06-17 2021-06-17
US63/211,772 2021-06-17
US17/480,201 US11929281B2 (en) 2021-06-17 2021-09-21 Reducing oxidation by etching sacrificial and protection layer separately
US17/480,201 2021-09-21

Publications (1)

Publication Number Publication Date
KR20220168965A true KR20220168965A (ko) 2022-12-26

Family

ID=83667805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220040357A KR20220168965A (ko) 2021-06-17 2022-03-31 희생층 및 보호층을 개별적으로 에칭하는 것에 의한 산화 감소

Country Status (5)

Country Link
US (2) US11929281B2 (ko)
KR (1) KR20220168965A (ko)
CN (1) CN115241123A (ko)
DE (1) DE102022100822A1 (ko)
TW (1) TWI812206B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675140B (zh) * 2021-08-20 2024-05-17 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492732B2 (en) * 1997-07-28 2002-12-10 United Microelectronics Corp. Interconnect structure with air gap compatible with unlanded vias
KR20130092884A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 소자의 배선 구조체 및 제조 방법
KR102055299B1 (ko) 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102146705B1 (ko) 2013-12-23 2020-08-21 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
US9412648B1 (en) * 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch
US20180012791A1 (en) * 2016-07-06 2018-01-11 Globalfoundries Inc. Interconnects with inner sacrificial spacers
KR102557400B1 (ko) 2018-01-17 2023-07-20 삼성전자주식회사 반도체 장치
KR102635828B1 (ko) 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11107896B2 (en) 2018-11-29 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect features and methods of forming
TW202103260A (zh) 2019-06-28 2021-01-16 台灣積體電路製造股份有限公司 半導體裝置

Also Published As

Publication number Publication date
DE102022100822A1 (de) 2022-12-22
US20240178059A1 (en) 2024-05-30
US20220406647A1 (en) 2022-12-22
CN115241123A (zh) 2022-10-25
US11929281B2 (en) 2024-03-12
TW202301450A (zh) 2023-01-01
TWI812206B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
US10510584B2 (en) Via patterning using multiple photo multiple etch
US11049763B2 (en) Multi-patterning to form vias with straight profiles
US11171040B2 (en) Removing polymer through treatment
US7635645B2 (en) Method for forming interconnection line in semiconductor device and interconnection line structure
US10504780B2 (en) Contact plug without seam hole and methods of forming the same
US9570341B2 (en) Semiconductor device having air gap structures and method of fabricating thereof
US11482493B2 (en) Methods for reducing dual damascene distortion
US20240178059A1 (en) Reducing oxidation by etching sacrificial and protection layer separately
TWI782674B (zh) 半導體結構及其製造方法
US20230038952A1 (en) Conductive features with air spacer and method of forming same
US20230154852A1 (en) Forming Dielectric Film With High Resistance to Tilting
US20220367266A1 (en) Interconnect Structure Including Graphite and Method Forming Same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal